本发明公开了一种数字脉宽调制器方法及系统。在一个实施方案中，本发明数字脉宽调制器包括比较器和多个相位并能在不提高时钟频率下提高分辨率。在另一个实施方案中，本发明数字脉冲调制器（DPWM）包括相等比较器和多个相位并能在不提高时钟频率下提高分辨率。本发明的系统的又一个实施方案包括将占空比指令和预设最小量进行比较的优先编码比较部件(在一个例子中包括多个比较器)，所述实施方案被称为频率折返部件。本发明还公开了其他实施方案和本发明的方法的实施方案。
接收多个时钟信号的组合作为输入的第一复用器，其中所述时钟信号具有预设频率和不同相位，其中所述组合经选择提供脉宽调制器输出的分辨率，其中所述分辨率实质上等于所述时钟信号的所述相位之间的时间差，其中通过由所述脉宽调制器的占空比信号的多个低有效位得到的信号对所述第一复用器进行寻址，并且其中所述多个低有效位足以对所述多个时钟信号进行寻址； 具有最大计数值的加法计数器；
第一比较器，所述第一比较器确定第一信号，所述第一信号判断加法计数器的输出是否大于所述占空比信号； 第二比较器，所述第二比较器确定第二信号，所述第二信号判断加法计数器的输出是否小于所述占空比信号； 第一锁存器，所述第一锁存器接收所述第一比较器的输出作为置位输入以及所述第二比较器的输出作为复位输入； 第二锁存器，所述第二锁存器接收所述第二比较器的输出作为置位输入以及所述第一比较器的输出作为复位输入； 接收所述第一复用器输出和所述第二锁存器输出的或门；及
接收所述或门的输出和所述第一锁存器输出的补码的与门；所述与门的输出即为所述脉宽调制器的输出。
接收所述加法计数器输出和所述加法计数器最大计数值的第三比较器； 其中，当所述加法计数器的输出大于或等于所述最大计数值时，所述第三比较器的输出有效； 其中，所述第三比较器的输出对第一和第二锁存器复位。
3.根据权利要求2所述的脉宽调制器，其中所述最大计数值通过脉宽调制器的速率确定；并且其中所述脉宽调制器进一步包括： 多个比较器；所述多个比较器中的每个比较器接收占空比信号和多个预定阈值中的一个阈值；所述多个预定阈值的每个阈值表示时间上的最小值；所述多个比较器中的每个比较器判断所述占空比信号是否小于所述一个预定阈值； 接收所述多个比较器输出及将折返值提供给预定位数的优先解码器；
接收所述优先解码器输出和高位运行值的第四比较器；如果高位运行值大于所述优先解码器的输出，所述第四比较器的输出有效；所述第四比较器的输出为所述第二复用器提供处理信号； 提供所述高位运行值和所述第二复用器输出之间的差作为减法部件的输出的减法部件； 接收所述减法部件输出和低位运行值的第三复用器；及
接收所述减法部件输出和所述低位运行值的第五比较器；如果所述减法部件的输出大于所述低位运行值，所述第五比较器的输出有效；所述第五比较器的输出为所述第三复用器的处理信号；所述第三复用器为D触发器部件提供输出；所述D触发器部件在标称PWM周期间隔被触发；所述D触发器部件的输出为脉宽调制器（PWM）的输入；其中所述PWM速率通过所需的PWM频率确定。
4.根据权利要求1所述的脉宽调制器，其中所述多个时钟信号由多相位数控振荡器（DCO）获得，并且其中锁相环（PLL）使所述时钟信号与已知的参考时钟同步。
接收多个时钟信号的组合作为输入的第一复用器，其中所述时钟信号具有预设频率和不同相位，其中所述组合经选择提供脉宽调制器输出的分辨率，其中所述分辨率实质上等于所述时钟信号的所述相位之间的时间差，其中通过由所述脉宽调制器的占空比信号的多个低有效位得到的信号对所述第一复用器进行寻址，并且其中所述多个低有效位足以对所述多个时钟信号进行寻址； 具有最大计数值的加法减法计数器；
接收实质上等于半个所述占空比信号的低有效位的第一信号和实质上等于1减去半个所述占空比信号的低有效位的第二信号的第二复用器；通过在加法减法计数器中表示累加的二进制信号对所述第二复用器进行寻址；通过所述第二复用器的输出对所述第一复用器进行寻址； 第一比较器，所述第一比较器确定第一信号，所述第一信号判断所述加法减法计数器的输出是否大于所述实质上等于半个占空比信号的信号； 第二比较器，所述第二比较器确定第二信号，所述第二信号判断所述加法减法计数器的输出是否小于所述实质上等于半个占空比信号的信号； 第一锁存器，所述第一锁存器接收所述第一比较器的输出作为置位输入及接收所述 第二比较器的输出作为复位输入； 第二锁存器，所述第二锁存器接收所述第二比较器的输出作为置位输入及接收所述第一比较器的输出作为复位输入； 接收所述第一复用器的输出和所述第二锁存器的输出的或门；及
接收所述或门的输出和所述第一锁存器输出的补码的与门；所述与门的输出即为所述脉宽调制器的输出。
接收所述加法减法计数器输出和所述加法减法计数器最大计数值的第三比较器； 其中，当所述加法减法计数器的输出大于或等于所述最大计数值时，所述第三比较器的输出有效； 其中，所述第三比较器的输出对第一和第二锁存器复位。
多个比较器；所述多个比较器中的每个比较器接收占空比信号和多个预定阈值中的一个阈值；所述多个预定阈值的每个阈值表示时间上的最小值；所述多个比较器中的每个比较器判断所述占空比信号是否小于所述多个预定阈值中的所述一个阈值； 接收所述多个比较器输出以及将折返值提供给预定位数的优先解码器； 接收所述优先解码器输出和高位运行值的第三复用器； 接收所述优先解码器输出和所述高位运行值的第四比较器；如果高位运行值大于所述优先解码器的输出，所述第四比较器的输出有效；所述第四比较器的输出为所述第三复用器提供寻址信号； 提供所述高位运行值和所述第三复用器输出之间的差作为减法部件的输出的减法部件； 接收所述减法部件输出和低位运行值的第四复用器；及
接收所述减法部件输出和所述低位运行值的第五比较器；如果所述减法部件的输出大于所述低位运行值，所述第五比较器的输出有效；所述第五比较器的输出为所述第四复用器的寻址信号；所述第四复用器为D触发器部件提供输出；所述D触发器部件在标称PWM周期间隔被触发；其中，所述D触发器部件的输出为脉宽调制器（PWM）的输入；其中在对所述D触发器部件进行时钟控制中使用的所述脉宽调制器周期间隔由所需的脉宽调制器频率得到。
8.根据权利要求5所述的脉宽调制器，其中所述多个时钟信号由多相位数控振荡器 （DCO）得到，并且其中锁相环（PLL）使从所述多相位DCO获得的多个时钟信号与已知的参考时钟同步。
由多个时钟信号的第一时钟信号进行时钟控制的计数器，所述多个时钟信号具有预设频率和不同相位； 接收占空比信号和所述计数器输出的加法部件；
第一D触发器部件，通过与PWM周期间隔对应的触发信号对所述第一D触发器部件进行时钟控制，并且所述加法部件的输出被供给第一D触发器部件； 接收所述第一D触发器部件输出和所述计数器输出的相等比较器；
接收与所述PWM周期间隔对应的触发信号并通过所述相等比较器的输出被复位的第二D触发器部件；当被复位后，由所述第二D触发器得到的数字信号具有所述多个时钟信号的第一时钟信号的时间分辨率； 具有多个输入的第一复用器，所述第一复用器的输出为所述脉宽调制器的输出； 接收所述占空比信号低有效位作为输入的第三D触发器部件；通过所述相等比较器的输出对所述第三D触发器部件进行时钟控制；所述第三D触发器部件的输出为所述第一复用器提供寻址信号；所述低有效位足以对所述多个输入进行寻址；及 多个D触发器部件；所述多个D触发器部件的第一半部分接收由所述第二D触发器得到的数字信号作为输入；通过来自所述多个时钟信号的第一半部分的连续的时钟信号对所述多个D触发器部件的所述第一半部分的每个连续的D触发器部件进行时钟控制；所述多个D触发器部件的第二半部分接收来自由所述第二D触发器得到的数字信号的信号作为输入；通过来自所述多个时钟信号的第二半部分的连续的时钟信号对所述多个D触发器部件的所述第二半部分的每个连续的D触发器部件进行时钟控制；所述多个D触发器部件的每个D触发器部件的输出为所述第一复用器的输入。
10.根据权利要求9所述的脉宽调制器，进一步包括：
多个比较器；所述多个比较器中的每个比较器接收占空比信号和多个预定阈值中的一个阈值；所述多个预定阈值中的每个阈值表示时间上的最小值；所述来自多个比较器的每个比较器判断所述占空比信号是否小于所述多个预定阈值中的所述一个阈值； 接收所述多个比较器输出以及将折返值提供给预定位数的优先解码器； 接收所述优先解码器输出和高位运行值的第二复用器； 接收所述优先解码器输出和所述高位运行值的第二比较器；如果高位运行值大于所 述优先解码器的输出，所述第二比较器的输出有效；所述第二比较器的输出为所述第二复用器提供寻址信号； 提供所述高位运行值与所述第二复用器输出之间的差作为减法部件的输出的减法部件； 接收所述减法部件的输出和低位运行值的第三复用器；及
接收所述减法部件的输出和所述低位运行值的第三比较器；如果所述减法部件的输出大于所述低位运行值，所述第三比较器的输出有效；所述第三比较器的输出为所述第三复用器的寻址信号；所述第三复用器提供输出给第四D触发器部件；所述第四D触发器部件在标称PWM周期间隔被触发；所述第四D触发器部件的输出为脉宽调制器（PWM）的输入；其中在对所述第四D触发器部件进行时钟控制中使用的PWM周期间隔由所需脉宽调制器频率得到。
11.根据权利要求9所述的脉宽调制器，其中所述多个时钟信号由多相位数控振荡器（DCO）得到，并且其中锁相环（PLL）使从所述多相位DCO获得的多个时钟信号与已知的参考时钟同步。
由多个时钟信号的第一时钟信号进行时钟控制的计数器，所述多个时钟信号具有预设频率和不同相位； 接收占空比信号和所述计数器输出的第一加法部件；
第一D触发器部件，通过与半个PWM周期间隔对应的第一触发信号对所述第一D触发器部件进行时钟控制，并且所述第一加法部件的输出被提供给第一D触发器部件； 接收所述第一D触发器部件输出和所述计数器输出的第一相等比较器； 接收实质上等于1减去所述占空比信号的信号和所述计数器输出的第二加法部件； 第二D触发器部件，通过与所述PWM周期间隔对应的第二触发信号对所述第二D触发器部件进行时钟控制，所述第二加法部件的输出被提供给第二D触发器部件； 接收所述第二D触发器部件的输出和所述计数器输出的第二相等比较器； 接收所述第二相等比较器输出，并通过所述第二相等比较器的输出被复位的第三D触发器部件；被复位后，由所述第三D触发器得到的数字信号具有所述多个时钟信号的第一时钟信号的时间分辨率； 具有多个输入的第一复用器；所述复用器的输出为所述脉宽调制器的输出； 接收实质上等于所述占空比信号低有效位的第一信号和实质上等于1减去所述占空 比信号的低有效位的第二信号的第二复用器；通过所述第一和第二相等比较器的输出对所述第二复用器进行寻址； 接收所述第一和第二相等比较器输出的或逻辑部件；
接收所述第二复用器的输出作为输入的第四D触发器部件；通过所述或逻辑部件的输出对所述第四D触发器部件进行时钟控制；所述第三D触发器部件的输出为所述第一复用器提供寻址信号；所述低有效位足以对所述多个输入进行寻址；及 多个D触发器部件；所述多个D触发器部件的第一半部分接收由所述第三D触发器得到的数字信号作为输入；通过来自所述多个时钟信号的第一半部分的连续的时钟信号对所述多个D触发器部件的所述第一半部分的每个连续的D触发器部件进行时钟控制；所述多个D触发器部件的第二半部分接收来自由所述第三D触发器得到的数字信号的信号作为输入；通过来自所述多个时钟信号的第二半部分的连续的时钟信号对所述多个D触发器部件的所述第二半部分的每个连续的D触发器部件进行时钟控制；所述多个D触发器部件的每个D触发器部件的输出为所述复用器的输入。
13.根据权利要求12所述的脉宽调制器，进一步包括：
多个比较器；所述多个比较器中的每个比较器接收占空比信号和多个预定阈值中的一个阈值；所述多个预定阈值的每个阈值表示时间上的最小值；所述来自多个比较器的每个比较器判断所述占空比信号是否小于所述多个预定阈值中的所述一个阈值； 接收所述多个比较器的输出以及将折返值提供给预定位数的优先解码器； 接收所述优先解码器输出和高位运行值的第三复用器； 接收所述优先解码器输出和所述高位运行值的第三比较器；如果高位运行值大于所述优先解码器的输出，所述第三比较器的输出有效；所述第三比较器的输出为所述第三复用器提供寻址信号； 提供所述高位运行值与所述第三复用器输出之间的差作为减法部件输出的减法部件； 接收所述减法部件的输出和低位运行值的第四复用器；及
接收所述减法部件输出和所述低位运行值的第四比较器；如果所述减法部件的输出大于所述低位运行值，所述第四比较器的输出有效；所述第四比较器的输出为所述第四复用器的寻址信号；所述第四复用器提供输出给第五D触发器部件；所述第五D触发器部件在标称PWM周期间隔被触发；所述第五D触发器部件的输出为脉宽调制器（PWM）的输入；其中在对所述第五D触发器部件进行时钟控制中使用的PWM周期间隔由所需的 脉宽调制器频率得到。
14.根据权利要求12所述的脉宽调制器，其中所述多个时钟信号由多相位数控振荡器（DCO）获得，并且其中锁相环（PLL）使从所述多相位DCO获得的多个时钟信号与已知的参考时钟同步。
15.一种提高脉宽调制器输出分辨率的方法，所述方法包括以下步骤：
通过所述经扰动的位和所述单板位，得到增加的分辨率的额外位；
根据所述折返值生成的缩放指令(scaling prescription)缩放加成结果。
16.根据权利要求15所述的方法，其中插补通过西格玛-德尔塔调制器实施。
一种数字脉宽调制器方法及系统
技术领域
[0001] 本发明主要涉及脉宽调制器（Pulse Width Modulators，PWMs），尤其是数字脉宽调制器（Digital Pulse Width Modulators，DPWMs）。
背景技术
[0002] 在大功率应用中，PWM（Pulse Width Modulator，脉宽调制器）的输出通常用于控制大型半导体开关器件，所述半导体开关器件具有相对较长的开启或者关闭时间。这样导致的一个问题是实际操作中在最终开关状态为稳定的关闭或开启之前可以实现施加最小和最大占空比（duty cycle）。这被称为最小/最大导通时间（Ton time）并影响接近其极限的调控能力。需要提供一种围绕这些情况不产生损害整体性能的间断(discontinuities)，提高DPWM分辨率的方法。
[0003] 所有电子设备都会发射射频干扰。要求这些设备通过FCC测试以保证与其他设备的正常运行。需要提供一种改善符合EMI标准的机制。
[0004] 在典型的多相位PWM应用中，要求所有PWM电路都能被频率锁定，使得它们可在有规律的预定间隔上发生。这使得运行中获得最佳效率。需要有一种将DPWM电路锁定在一起并在他们之间传递重要联系信息的机制。
发明内容
[0005] 在一个实施方案中，本发明数字脉宽调制器包括比较器和多个相位，并能在不提高时钟频率下提高分辨率。在一个实例中，利用两个比较器和锯齿波（ramp）来判断占空比大于或者小于锯齿波。在另一个实例中，利用三个比较器和上/下锯齿波（up/downramp）来得到双缘调制器（dual edge modulator）。
[0006] 在另一实施方案中，本发明数字脉冲调制器（DPWM）包括多个相等比较器（equality comparator）和多个相位，并在不提高时钟频率下提高分辨率。在一个实例中，实施方案采用足够大于PWM速率的自由运行计数器（free running counter）；所述计数器用来测试计数器输出和占空比指令输入是否相等。在另一个实例中，采用足够大于PWM速率的自由运行计数器并且将计数器的输出与占空比指令输入之间的相等用于双缘调制。
[0007] 在又一个实施方案中，本发明的系统包括将占空比指令与预设最小值进行比较的优先编码比较部件（priority encoded comparator component）(在一个实例中包括多个比较器)，所述实施方案被称为频率折返（frequency Foldback）部件。
[0008] 本文还公开了本发明的其他实施方案及其方法的实施方案。
附图说明
[0009] 为了更好理解本发明及其他和进一步的需要，下面结合附图及详细的描述对本发明的具体实施方案作进一步说明，其范围在随附的权利要求中指出。
[0010] 图1显示了本发明的一个实施方案，单板（veneer）如何提高PWM的分辨率；
[0011] 图2是本发明的电路方框图；
[0012] 图3是本发明的另一电路方框图；
[0013] 图4是本发明的系统的方框图；
[0014] 图5是本发明另一系统的方框图；
[0015] 图6是本发明另一电路方框图；
[0016] 图7是显示根据本发明的一个实施方案改变PWM开关频率对分辨率位的影响的图；
[0017] 图8是本发明另一系统的方框图；以及
[0018] 图9是本发明另一系统的方框图。
具体实施方式
[0019] 本发明数字脉宽调制器（DPWM）的一个实施方案采用多相位数控振荡器（Digitally Controlled Oscillator，DCO）和锁相环（Phase Locked Loop，PLL）以使DCO输出时钟与已知的参考时钟同步。DPWM时基（time base）包括通过称为ph0的DCO的第一相位来进行时钟控制的自由运行计数器。分辨率取决于DCO的时钟速率和DCO的相位数。在该实施方案中，使用4个相位及其互补（compliments）相位（8个相位），形成PWM分辨率额外的3位。应该指出的是，尽管上述实施方案中采用DCO和锁相环来得到多个具有相同频率的时钟信号（相位）且每个时钟信号具有不同的相位，其他获得多个时钟信号的方法也在本发明的保护范围之内。
[0020] 在一些实施方案中，使用基于4相位DCO的PLL以产生ph0、ph45、ph90和ph135。通过使用时钟缓冲器，可由ph0、ph45、ph90和ph135相应地得到ph180、ph225、ph270和ph315。这里所述8个相位一起被称为单板（veneer）（图1）。
[0021] 在传统的PWM控制中，控制系统仅能在固定的间隔内修正占空比。在设想的试验中，如果在更新后紧接出现一个长瞬态，电路必须等到下一个间隔才可修正误差。在这样的单缘调制（single edge modulation）中，每个PWM周期只允许一次修正。改善这种情况的方法是在这些技术中实施双缘调制，从而在保持PWM开关周期不变时将更新速率提高一倍。
[0022] 一种用来实现本发明上述实施方案的方法，包括将占空比跟与所需的占空比的上游位（upper coarse bits）具有相同位数的计数器进行比较。如果计数器大于占空比，称为大于的信号有效(asserted)。相反，如果计数器小于占空比，称为小于的信号有效。仅当占空比等于计数器时，大于和小于同时无效(de-assert)。这种情况使得单板复用器（veneer multiplexer）的输出可以通过DPWM电路输出处的门（gate）。单板复用器使用占空比指令的低位（在显示的本实施方案中为低3位）作为选择。由此产生的PWM输出的分辨率是相位间的时间差。（图2）
[0023] 上述实施方案可描述为包括将计数器的输出与由占空比信号和输出逻辑部件获得的信号进行比较的比较部件。所述比较部件具有两个输出；当计数器的输出小于由占空比信号导出（die from）的信号时，第一输出有效；当计数器的输出大于由占空比信号导出的信号时，第二输出有效。当计数器的输出等于占空比信号时，第一输出和第二输出的两个输出同时无效。输出逻辑部件接收复用器的输出和比较部件的第一及第二输出，并且当比较部件的第一及第二输出无效时提供相位之间的时间差作为脉宽调制器输出。
[0024] 图2所示的实施方案采用两个比较器10、20和锯齿波（加法计数器(up-counter)）30来确定占空比大于或者小于锯齿波。图2所示的实施方案是本发明数字脉冲调制器实施方案的一个实例，包括比较器和多个相位并能在不提高时钟频率下提高分辨率。
[0025] 参照图2，两个比较器中的第一比较器10判断锯齿波（计数器）30的输出是否大于占空比信号。两个比较器中的第二比较器20判断计数器30的输出是否小于占空比信号。一个双稳态锁存器（触发器）50接收第一比较器10的输出作为置位输入（S），接收第二比较器20的输出作为复位输入（R）。另一个双稳态锁存器（触发器）60接收第二比较器20的输出作为置位输入（S），接收第一比较器10的输出信号作为复位输入（R）。所述第一、第二比较器10、20及第一和第二双稳态锁存器50、60包括比较部件。比较部件的第一输出为第一触发器50输出的补充（complement）（-￣Q）。比较部件的第二输出为第二触发器60的输出（Q）。在图2所示的实施方案中，逻辑部件包括接收比较部件第二输出和复用器40输出的或门70，及接收或(OR)门70的输出和比较部件第一输出的与（AND）门80。在图2所示的实施方案中,对复位器40的输入包括多个与门45，每个与门接收ph0信号和一个来自第三和第四象限接收ph0和ph225的与门信号，下一个与门接收ph0和ph270，第三个与门接收ph0和ph315、ph0信号；多个或门55，每个或门接收ph0信号和一个来自第一及第二象限接收ph0和ph45的或门信号，下一个或门接收ph0和ph90，最后的或门接收ph0和ph135，及逻辑1信号。同样在图2所示的实施方案中，另一个比较器90将计数器的输出与最大计数值进行比较并在最大计数值溢出时提供信号以使触发器50、60复位。
[0026] 双缘单板DPWM
[0027] 本发明方法的双缘实施方案包括用加法/减法计数器（110，图3）替换加法计数器。使用由计数器产生的表示累加的标志对单板复用器（40，图3）选择1-duty*0.5（应该认识到1duty是指分数空间；在整数空间，在所示实施方案中，其以7-duty表示；所述信号以下指1-duty）以适应占空比（duty）增加引起上升缘在时间上较早移动的事实。这对粗略比较是非必需的，因为这会使上升缘和下降缘得到相同的大于/小于的低倍（low times）。（图3）。图3所示的实施方案采用3个比较器和上/下锯齿波来获得双缘调制器。
[0028] 参照图3，本发明所示实施方案与图2中的相似，但其在于提供双缘调制器。加法减法计数器110提供表示累加的二进制信号用于对另一复用器120进行寻址(address)。由占空比信号得到的信号实质上等于占空比信号的一半（duty*0.5）。另一个复用器接收一个等于duty*0.5的低位的信号和另一个等于1-duty*0.5的低位的信号。另一复用器120的输出将寻址信号(addressing signal)提供给单板复用器40。对比较部件的两个比较器
10、20的输入实质上等于占空比信号的一半（duty*0.5）。
[0029] 基于单缘触发器的DPWM
[0030] 本发明PWM的另一实施方案包括所有同步设计元件。优选的是能实施静态时序分析并且不会在先前实施方法中因为对同样的输出有贡献的多种组合路径而关闭时间的自动数字设计流程。
[0031] 不管是单缘还是双缘调制，其实施基本上相似。一个n位自由运行计数器关闭时钟ph0时钟，并作为DPWM电路的粗的时基（coarse time base）。计数器现值与占空比相加锁存于由计数器得到的PWM间隔。通过相等运算符，可能得到为基准计数器速率的二进制倍数的多个PWM速率。PWM速率在单缘调制情况下被解码为称为全周期（FC）的触发器，在双缘调制情况下被解码为称为全周期（FC）/半周期（HC）的触发器。
[0032] 单缘调制器在占空比锁存器（duty latch）和计数器之间采用一种相等比较。在与PWM周期间隔相应的FC触发点，存储装置设为逻辑1状态。在本实施方案中存储装置采用时钟设置/复位触发器（clocked Set/Reset flop）。当计数器锯齿波等于占空比+计数值时，存储装置设为逻辑0状态。产生的信号被称为粗PWM信号，因为它在一个ph0时钟的分辨率内。
[0033] 在粗PWM信号设为0点处，占空比的低位被锁存并用来选择8输入复用器的输入。复用器的8个输入为通过连续增加的相位进行时钟控制的粗PWM信号。结果是，通过所需的相位时钟或者单板选择，最终HS脉冲在时间上前移（图4）。
[0034] 在图4所示的实施方案中，数字PWM采用足够大于PWM速率的自由运行计数器210；所述计数器210用来测试计数器的输出与占空比指令输入是否相等。图4所示实施方案提供单缘调制。图4所示的实施方案是采用相等比较和多个相位在不增加时钟频率下提高分辨率的实施方案之一。
[0035] 参照图4，将计数器210的输出和占空比信号提供给加法部件（adding component）220。将加法部件220的输出提供给数字延迟部件（在所示的本实施方案中为D触发器）225。通过触发生成（解码）部件215产生的触发信号来对数字延迟部件225进行时钟控制。如本实施方案中所示，触发信号与PWM的周期间隔对应。相等比较器230接收计数器210的输出和数字延迟部件225的输出。数字存储部件235（本实施方案中为触发器）接收与PWM周期间隔（如本实施方案所示）相应的触发信号及其通过相等比较器230的输出的复位。具有由多个相位（ph0、ph45、ph90、ph135、ph180、ph225、ph270、ph315）得到的信号作为输入的复用器260提供脉宽调制器的输出。复用器260的寻址信号(addressing signal)获自占空比信号的低位。如图4所示的实施方案，另一个数字延迟部件240（本实施方案中为D触发器）接收做周期信号的低位作为输入并通过相等比较器230的输出来进行时钟控制。数字延迟部件240的输出将寻址信号提供给复用器260。在图4所示的实施方案中，复用器260的输入包括多个其它数字延迟部件（本实施方案中为D触发器）255、265、270、280、285、290、295、305。其它数字延迟部件的第一半部分接收数字存储部件235的信号作为输入和输出。通过连续相位对其它数字延迟部件中的每个部件进行时钟控制。通过ph0对第一个其它数字延迟部件255进行时钟控制；通过ph45对下一个数字延迟部件265进行时钟控制；依此类推（在复用器260的输入中的每个连续的数字延迟部件都由时钟相位标识）。其它数字延迟部件的第二半部分接收由数字存储部件235得到的信号作为输入。
在图4所示的实施方案中，将数字存储部件235的输出作为输入提供给下一级数字延迟部件245并将数字延迟部件245的输出作为输入提供给最后的数字部件250。最后的数字数据部件250的输出为第二半部分其它数字延迟部件285、290、295、305的输入。
[0036] 基于双缘触发器的DPWM
[0037] 双缘调制器与单缘调制器的微小区别在于其在量值（1-duty）和计数器之间采用另外的相等比较。这是由于当占空比增加时PWM输出的上升缘在时间上较早移动，而当占空比增加时PWM输出的下降缘在时间上前移。当（1-duty）+锁存的计数器的总和等于计数器现值时，存储装置被设为逻辑1状态。在本实施方案中，将时钟设置/复位触发器用作存储装置。当duty+锁存的计数的总和等于计数器现值时，存储装置被设为逻辑0状态。
[0038] 考虑到本实施中双缘的性质，应交换占空比的低位以匹配单板电路应生成的边缘。这是在占空比锁存器前通过复用器完成。锁存器的输出用来选择哪个单板值应最终生成PWM的输出（图5）。图5所示的实施方案采用足够大于使用的PWM速率的自由运行计数器来测试双缘调制中计数器输出和占空比指令输入之间是否相等。
[0039] 参照图5，所示实施方案与图4中所示的实施方案的区别仅在于实施双缘调节需要的那些细节。触发生成部件310产生与半个PWM周期间隔相应的触发信号和与PWM周期间隔相应的触发信号。数字延时部件225通过与半个PWM周期间隔相应的触发信号被触发。另一个加法部件315接收等于1-Duty（在有理数范围）的信号和计数器210的输出。将所述另一加法部件315的输出提供给另一数字延迟部件320，所述另一数字延迟部件320通过与PWM周期间隔相应的触发信号被触发。另一相等比较器325接收另一数字延迟部件320的输出和计数器输出。存储部件235接收另一相等比较器325的输出作为输入。另一复用器330接收等于占空比信号低位的信号和等于1-duty低位的信号。另一复用器330通过相等比较器230和另一相等比较器325处理。所述另一复用器330的输出用来产生第一个复用器260的处理信号。图5所示的实施方案中，两个相等比较器230、325的输出被提供给或门。另一复用器330的输出被提供给数字延迟部件245（本实施方案中为D触发器）作为输入，数字延迟部件245通过或门的输出被触发。
[0040] 频率折返(Frequency Foldback)
[0041] 在电力应用中使用前述类型的DPWM来驱动大型硅开关装置的情况下，需要一种保证最小导通时间的机制以在占空比端点提高有效控制分辨率。为此，探测会导致最小/最大导通时间冲突的占空比指令的机制在DPWM模块之前实施。所得的DPWM频率的二进制除法(binary dividing)称为折返。
[0042] 当占空比变小，7个比较器（在图6所示的实施方案中，非本发明的限制）中的一个或多个判断为真。这通过优先编码器解码成3位（在本实施方案中，但并不是对本发明的限制；其他位数也在本发明的保护范围内）折返值。所述折返值被钳制在高位运行值（或标称PWM频率）和低位运行值之间。为保证无故障运行，折返值被锁存在全周期（FC）触发点处。折返值被传递到DPWM模块并用于合理控制时基（图6）。在图6所示的实施方案中，采用优先编码比较部件（在一个例子中包含多个比较器）对占空比指令和预设最小值至连续半个DPWM开关频率进行比较以保证实质上最小的导通时间。
[0043] 参照图6，多个比较器405的每一个比较器接收占空比信号和不同的阈值；每个编译用于判断占空比信号是否小于各自的阀值。将比较器405的输出作为输入提供给优先编码器（priority encoder）410，优先编码器410的输出为预定位数的折返值。钳制部件将折返值钳制在高位运行值和低位运行值之间。在图6所示的实施方案中，钳制部件包括接收折返值和高位PWM频率的第一复用器420，第一复用器420通过第一比较器415的输出被触发，第一比较器415判断高位PWM频率是否大于折返值。第一复用器的输出通过减法部件425从高位PWM频率中被减去。第二复用器435接收减法部件425的输出和低位PWM频率。第二复用器435通过第二比较器430的输出被处理，第二比较器430判断减法部件425的输出是否大于低位PWM频率。
[0044] 第二复用器435的输出（被钳制的折返值）是数字延迟部件440的输入，所述数字延迟部件440由与标称PWM周期间隔（FC）相应的触发信号触发。
[0045] 占空比扰动插补器（Duty Cycle Dither Interpolator）
[0046] 另一用来提高DPWM输出的有效分辨率的方法包括以产生平均完备的占空比输出的方式摆动占空比指令的最低有效位。这是由简单的第一顺序西格玛-德尔塔调制器（first-order sigma-delta modulator）实现的。本实施典型地集成了前述的频率折返系统。本发明方法的本实施方案通过基于频率折返动态缩放占空比的输入来改善占空比的插值（interpolation）。频率折返电路改变DPWM开关频率，因此在分辨率的实际位和分辨率的插值位之间取得折中。在示例性的DPWM电路中，占空比为16位（不是对本发明的限制）。随附的图显示，作为示例性的实施方案，在频率上限7，具有7位插补的分辨率。当PWM的开关频率降低时插位数下降（图7）。图7提供了一种示例性的由折返值产生的掩码（mask）的实施方案。图7中的插位（interpolated bits）作为折返值的函数变化并且图7中标识为插位的部分是用来提供扰动（dither）至插补器的位数和位置的频率折返掩码（445，图8）的示例性实施方案。图7中标识为PWM精单板位的区域是在插补器（455，图8）输出增加的单板位的掩码的一个示例性实施方案。西格玛-德尔塔调制器是插补器（450，图8）的一个示例性实施方案，并且基于在先提交的美国专利申请公布20070182610——数字控制的方法和系统，其通过整体引用作为参考。这种版本的西格玛-德尔塔调制器为单一顺序并具有基于频率折返的动态缩放（scale）占空比的逻辑（图8）。所述基于频率折返动态缩放占空比的逻辑对抖动和单板值及占空比粗值的总和进行操作并基于折返值(460，图8)大约缩放该总和。图8所示实施方案包括西格玛-德尔塔调制器和多个频率折返子系统（如图
6、7所示的系统）。
[0047] 锁相环扩频DPWM时序发生器
[0048] 如前所述，使用4相位数控振荡器产生DPWM逻辑的前四个相位，用时钟逆变器产生其余四个相位。基于稳定的相位关系和在大的动态范围内被控制电压调节的能力，DCO（510，图9）的优选结构为简单的环形振荡器。数模转换器（DAC）（520,图9）用来将数字控制字转换成模拟控制电压。DCO的ph0输出连接至标称地通过固定的数字设定的整数除法器（integer divider）（525，图9）。该标称除法器的值最终决定DCO输出的频率。反馈除法器的标称值通过具有选择锯齿波大小和周期的参数的加法/减法锯齿波计数器（up/down ramp counter）（545，图9）调整。这允许用户对特定应用调节扩频操作。在反馈路径引入扩频的优点是容易适应转换至外部同步输入。
[0049] 数字锁相环包括频率探测器（530，图9）、相位探测器（535，图9）和积分器（540，图9）。设有持续监控频率探测器输出的电路并且当DCO频率处于目标频率15%内时，将频率探测器从环中移除。然后，所述电路将仅锁住由于移除频率探测器和相位探测器之间的相互作用而导致输出稳定得多的相位（图9）。如图9所示的实施方案在锁相环的反馈路径中实施扩频以扰动PWM转换输出（PWMswitching output）。
[0050] 尽管本发明对多种实施方案进行了具体说明，应该意识到，在随附的权利要求的精神和范围内，本发明还能具有多种多样的进一步和其它实施方案。
