本发明公开了一种CMOS带隙基准源，主要解决现有技术电路复杂、版图面积大的问题。它由启动电路(1)、偏置电流产生电路(2)、基准电压产生电路(3)和输出缓冲电路(4)依次电连接构成；其中，启动电路(1)产生一个低电压输出到偏置电流产生电路和基准产生电路，以使偏置电流产生电路和基准产生电路脱离零稳态；偏置电流产生电路(2)产生一个高电压输出到基准电压产生电路和输出缓冲电路，同时反馈到启动电路，使启动电路脱离正常工作状态，并使基准电压产生电路和输出缓冲电路开始正常工作；基准电压产生电路(3)产生的基准电压经输出缓冲电路(4)输出给外部电路。本发明具有结构简单、版图面积小和失调低的特点，可广泛应用在大规模集成电路中。
1.一种CMOS带隙基准电压源，包括启动电路（1）、偏置电流产生电路（2）、基准电压产生电路（3）及输出缓冲电路（4），它们之间依次电连接，其特征在于：基准电压产生电路（3）主要由3个PMOS管MP3、MP4、MP5，4个三极管Q1、Q2、Q3、Q4，运算放大器OPA及阻容元件组成；所述3个PMOS管MP3、MP4、MP5组成固定比例1:4:1的电流镜，PMOS管MP3、MP4、MP5源极与直流电压Vdd相连，栅极均与偏置电流产生电路（2）的输入端、运算放大器OPA的输出端及电容C1的一端连接；该MP3的漏极与所述三极管Q1的发射极和运算放大器OPA的负相输入端连接；该MP4的漏极与电阻R1、R2、R5的一端及输出缓冲电路（4）的第一输入端连接；该MP5的漏极与所述三极管Q2的发射极和运算放大器OPA的正相输入端连接；以稳定运算放大器OPA的两个输入端电压；所述三极管Q1的基极通过电阻R4与所述三极管Q3的发射极和电阻R1连接，集电极与公共地端GND连接；所述三极管Q3的基极、集电极与公共地端GND连接；所述三极管Q2的基极与电阻R2和R3连接，集电极与公共地端GND连接；
所述三极管Q4的发射极通过电阻R3与三极管Q2的基极连接，且基极和集电极与公共地端GND连接；以增加三极管发射结电压差△VBE，进而减小失调电压；运算放大器OPA与作为尾电流源的PMOS管MP4组成反馈环路，以保证输出基准电压的稳定性。
2.根据权利要求1所述的CMOS带隙基准电压源，其特征在于：启动电路（1）主要由1个PMOS管MP1和2个NMOS管MN1、MN2组成；PMOS管MP1的漏极与NMOS管MN1的漏极和NMOS管MN2的栅极连接，源极与直流电源Vdd相连，栅极与公共地端GND连接，以当PMOS管MP1的栅源电压大于开启阈值电压时，电路自动启动；NMOS管MN1的栅极与偏置电流产生电路（2）的输出端连接，源极与公共地端GND连接；NMOS管MN2的的源极与公共地端GND连接，漏极与偏置电流产生电路（2）的输入端和基准电压产生电路（3）的第二输入端连接，以为偏置电流产生电路（2）和基准电压产生电路（3）提供偏置电压。
3.根据权利要求1所述的CMOS带隙基准电压源，其特征在于：偏置电流产生电路（2）由至少一个PMOS管MP2和一个NMOS管MN3组成；PMOS管MP2的源极与直流电源Vdd相连，栅极与启动电路（1）的输出端连接，漏极与NMOS管MN3的栅极和漏极连接；NMOS管MN3的源极与公共地端GND连接，漏极与栅极的连接点与启动电路（1）的输入端、基准电压产生电路（3）的第一输入端及输出缓冲电路（4）的第二输入端连接，以保证在电源电压上升到额定工作电压后，关断启动电路（1），并为基准电压产生电路（3）和输出缓冲电路（4）提供持续偏置电压。
4.根据权利要求1所述的CMOS带隙基准电压源，其特征在于：输出缓冲电路（4）由3个PMOS管MP6、MP7、MP8，3个NMOS管MN4、MN5、MN6及阻容元件构成，所述3个PMOS管MP6、MP7、MP8，3个NMOS管MN4、MN5、MN6及电阻R7、R8构成一个连接成负反馈形式的两级运算放大器，保证NMOS管MN4的栅极电压与PMOS管MP8的漏极电压相等，从而稳定输出电压。
5.根据权利要求4所述的CMOS带隙基准电压源，其特征在于：输出缓冲电路（4）中的
3个PMOS管MP6、MP7、MP8的源极与直流电源Vdd相连，该MP6的栅极与MP7的栅极和漏极连接，漏极与NMOS管MN4的漏极和PMOS管MP8的栅极连接；该MP7的漏极与NMOS管MN5的漏极连接；该MP8的漏极与NMOS管MN5的栅极连接，且通过电容C2和电阻R6与MP8栅极连接；NMOS管MN4的源极与NMOS管MN5的源极和NMOS管MN6的漏极连接，栅极与基准电压产生电路（3）的输出端连接；NMOS管MN5的栅极通过电阻R7和R8与公共地端GND连接；NMOS管MN6的栅极与偏置电流产生电路（2）的输出端连接，源极与公共地端GND连接；
电阻R7和R8的连接点作为输出缓冲电路（4）的输出端，且通过电容C3与公共地端GND连接。
CMOS带隙基准源
技术领域
[0001] 本发明属于微电子学技术领域，涉及集成电路的电压基准源电路，尤其涉及一种低失调CMOS带隙基准电路。
背景技术
[0002] 基准电压源是CMOS集成电路中非常重要的单元模块电路，可提供高精度和高稳定度的基准电压，被广泛应用于各种模拟和数字系统中。随着移动通信及其他通信技术的不断发展,对基准电压源模块的要求越来越高。
[0003] 关于CMOS基准电压源的设计，基本都是基于带隙基准源技术。利用带隙结构结合各种温度曲率补偿得到温度系数极低的电压参考源；并且一般在电源电压变化10%的情况下，得到的电压基准基本不受影响。基本实现了与温度变化、电源电压变化无关的基准电压源的设计。
[0004] 但在集成电路的实际生产及应用过程中，由于工艺失调引起的失调电压的存在，导致随温度和电源电压变化不大的带隙基准电压源的稳定性仍然很差，带隙基准电压源的抗工艺失调能力有待于进一步提高。现有减小失调电压的文章也有很多，大多是采用开关电容来消除失调电压，如图1所示，开关S1需要时钟信号CLK1控制，开关S2、S3、S4、S5需要时钟信号CLK2控制，它需要单独的时钟信号产生电路，这种采用时钟信号控制开关的方法，在开关开启和关断瞬间会引入很大的噪声；需要引入自动调零技术以消除失调，不仅增大了电路设计的难度，还增加了所用器件的数目，从而增大了芯片的面积，加大了芯片设计的成本，因此这种减小失调电压的方法并不能有效地运用在实际带隙基准源电路中。
[0005] 因此，如何得到抗工艺失调能力强，而且结构简单、功耗低、版图面积小且能被广泛应用的带隙基准电压源，是CMOS高性能集成电路设计领域的一个重要问题。
发明内容
[0006] 针对上述问题，本发明的目的是在CMOS高性能集成电路内部为各个核心模块单元电路提供一种抗工艺失调能力强、结构简单、版图面积较小的CMOS带隙基准电压源，以减小CMOS高性能集成电路的设计难度。
[0007] 为达到上述发明目的，本发明包括启动电路、偏置电流产生电路、基准电压产生电路及输出缓冲电路，它们之间依次电连接，其中：基准电压产生电路3主要由3个PMOS管MP3、MP4、MP5，4个三极管Q1、Q2、Q3、Q4，运算放大器OPA及阻容元件组成；所述3个PMOS管MP3、MP4、MP5组成固定比例1:4:1的电流镜，PMOS管MP3、MP4、MP5源极与直流电压Vdd相连，栅极均与偏置电流产生电路2的输入端、运算放大器OPA的输出端及电容C1的一端连接；该MP3的漏极与所述三极管Q1的发射极和运算放大器OPA的负相输入端连接；该MP4的漏极与电阻R1、R2、R5的一端及输出缓冲电路4的第一输入端连接；该MP5的漏极与所述三极管Q2的发射极和运算放大器OPA的正相输入端连接；以稳定运算放大器OPA的两个输入端电压；所述三极管Q1的基极通过电阻R4与所述三极管Q3的发射极和电阻R1连接，集电极与公共地端GND连接；所述三极管Q3的基极、集电极与公共地端GND连接；所述三极管Q2的基极与电阻R2和R3连接，集电极与公共地端GND连接；所述三极管Q4的发射极通过电阻R3与三极管Q2的基极连接，且基极和集电极与公共地端GND连接；以增加三极管发射结电压差△VBE，进而减小失调电压；运算放大器OPA与作为尾电流源的PMOS管MP4组成反馈环路，以保证输出基准电压的稳定性。
[0008] 本发明与现有技术相比具有如下优点：
[0009] （1）本发明由于其基准电压产生电路采用的两组级联二极管，因而得到了较大的三极管发射结电压差△VBE，避免了现有开关电容技术复杂的电路设计，以简单的结构，极大地抑制了工艺失调对基准电压的影响。
[0010] （2）本发明由于采用将基准电压从运算放大器OPA与作为尾电流源的PMOS管MP4组成的共模反馈环路直接输出，避免了现有带隙基准电路中的电流镜不匹配的问题,同时增大了基准电压的电源抑制比，提高了输出基准电压的稳定性。
[0011] （3）本发明采用标准CMOS工艺实现，不仅版图面积小，而且实现的电路功耗低。
附图说明
[0012] 图1为现有带隙基准电路等效结构图；
[0013] 图2为本发明的原理框图；
[0014] 图3为本发明带隙基准电路结构图。
具体实施方式
[0015] 以下通过本发明的具体实施例并结合附图，对本发明的目的、电路结构和优点作进一步详细描述。
[0016] 参照图2，本发明的CMOS基准电压源电路包括：启动电路1、偏置电流产生电路2、基准电压产生电路3和输出缓冲电路4，它们的直流电输入端均与直流电源Vdd相连，启动电路1产生一个略高于公共地端GND的电压输出到偏置电流产生电路2和基准产生电路3，以使偏置电流产生电路2和基准产生电路3脱离零稳态，转入正常工作状态；偏置电流产生电路2产生一个略低于直流电源Vdd的电压输出到基准电压产生电路3和输出缓冲电路4，同时反馈到启动电路1，以使启动电路1脱离正常工作状态，使基准电压产生电路3和输出缓冲电路4开始正常工作；基准电压产生电路3产生的基准电压经输出缓冲电路4输出给外部电路。
[0017] 参照图3，本发明各单元电路的结构及原理描述如下：
[0018] 启动电路1主要由一个PMOS管MP1和两个NMOS管MN1、MN2组成；偏置电流产生电路2由至少一个PMOS管MP2和一个NMOS管MN3组成；基准电压产生电路3主要由3个PMOS管MP3、MP4、MP5，4个三极管Q1、Q2、Q3、Q4，运算放大器OPA及阻容元件组成；输出缓冲电路4主要由3个PMOS管MP6、MP7、MP8，3个NMOS管MN4、MN5、MN6及阻容元件构成。其中PMOS管MP1的漏极与NMOS管MN1的漏极和NMOS管MN2的栅极连接，源极与直流电源Vdd相连，栅极与公共地端GND连接；NMOS管MN1的栅极与NMOS管MN3的栅极漏极连接点、运算放大器OPA的偏置输入端Ibias和NMOS管MN6的栅极连接，源极与公共地端GND连接；NMOS管MN2的源极与公共地端GND连接，漏极与PMOS管MP2、MP3、MP4、MP5的栅极连接；PMOS管MP2的源极与直流电源Vdd相连，漏极与NMOS管MN3的栅极和漏极连接；NMOS管MN3的源极与公共地端GND连接；PMOS管MP3、MP4、MP5的源极与直流电压Vdd相连，该MP3的漏极与三极管Q1的发射极和运算放大器OPA的负相输入端连接；该MP4的漏极与电阻R1、R2、R5的一端和NMOS管MN4的栅极连接；该MP5的漏极与三极管Q2的发射极和运算放大器OPA的正相输入端连接；三极管Q1的基极通过电阻R4与三极管Q3的发射极和电阻R1连接，集电极与公共地端GND连接；三极管Q3的基极、集电极与公共地端GND连接；三极管Q2的基极与电阻R2和R3连接，集电极与公共地端GND连接；三极管Q4的发射极通过电阻R3与三极管Q2的基极连接，且基极和集电极与公共地端GND连接，所述三极管Q1、电阻R4、三极管Q3和三极管Q2、电阻R3、三极管Q4分别组成两组级联二极管，该Q1、Q2、Q3、Q4的发射结面积比为固定比例1:8:1:8；PMOS管MP6、MP7、MP8的源极与直流电源Vdd相连，该MP6的栅极与MP7的栅极和漏极连接，漏极与NMOS管MN4的漏极和PMOS管MP8的栅极连接；该MP7的漏极与NMOS管MN5的漏极连接；该MP8的漏极与NMOS管MN5的栅极连接，且通过电容C2和电阻R6与MP8栅极连接；NMOS管MN4的源极与NMOS管MN5的源极和NMOS管MN6的漏极连接；NMOS管MN5的栅极通过电阻R7和R8与公共地端GND连接；NMOS管MN6的源极与公共地端GND连接；电阻R7和R8的连接点作为输出缓冲电路4的输出端，且通过电容C3与公共地端GND连接。
[0019] 本发明电路的工作原理如下：
[0020] 接通电源电压后，PMOS管MP1栅极被拉低到地电位，在电源电压上升到额定工作电压期间，当PMOS管MP1的栅源电压大于开启阈值电压时，MP1导通，NMOS管MN2的栅极被拉到高电位，使MN2导通；MN2导通后使PMOS管MP2、MP3、MP4、MP5的栅极被拉到低电位，从而使它们导通并产生电流，进而使NMOS管MN3导通，MN3导通后会产生两种结果：一是使NMOS管MN1导通，MN1导通后使NMOS管MN2的栅极被拉到低电位，关断NMOS管MN2，从而启动电路1脱离正常工作状态，该启动电路1脱离正常工作状态后使在基准电压正常输出期间，启动电路1不产生更多的功耗；二是为运算放大器OPA的偏置输入端Ibias和NMOS管MN6的栅极提供偏置电压，以使基准电压产生电路3开始正常工作。运算放大器OPA的输出端为PMOS管MP2、MP3、MP4和MP5的栅极提供偏置电压，以使所述MP2、MP3、MP4、MP5导通并产生电流，其中PMOS管MP3、MP4、MP5组成固定比例1:4:1的电流镜，以保证流过PMOS管MP3、MP5的电流相等；三极管Q1、Q2、Q3、Q4及电阻R3、R4组成的两组级联二极管，用于产生三极管发射结电压差△VBE，其中三极管Q1、Q2的发射极电流分别为I1和I2，基极电流分别为Ib1、Ib2，三极管Q1、Q2、Q3、Q4的发射极-基极电压分别为Veb1、Veb2、Veb3、Veb4，电流放大倍数均为β；PMOS管MP4的漏极经电阻R2、三极管Q2、运算放大器OPA的正相输入端、PMOS管MP4的栅极再返回到出发点，构成第一个环路；PMOS管MP4的漏极经电阻R1、R4、三极管Q1、运算放大器OPA的反相输入端、PMOS管MP4的栅极再返回到出发点，构成第二个环路；所述第一个、第二个环路是为了保证输出基准电压的稳定性；运算放大器OPA的反相输入端经PMOS管MP3的栅极、漏极再返回到运算放大器OPA的反相输入端，构成第三个反馈环路；运算放大器OPA的正相输入端经PMOS管MP5的栅极、漏极再返回到运算放大器OPA的正相输入端，构成第四个反馈环路；所述第三个、第四个反馈环路是为了保证运算放大器OPA的反相输入端电压Ve1和正相输入端电压Ve2相等，即Ve1=Ve2，其中Ve1=Veb1+Ib1*R4+Veb3，Ve2=Veb2+（Ib2+I2）*R3+Veb4。PMOS管MP6、MP7、MP8和NMOS管MN4、MN5、MN6及电阻R7、R8构成一个连接成负反馈形式的两级运算放大器，以调节NMOS管MN4的栅极电压与NMOS管MN5的栅极电压使其相等，进而稳定基准输出电压：Vref=Veb4+K*(VT*ln64a-VOS)，其中，*表示相乘，a=I1/I2，VT为热电压，K=1+{4β*R2+(a+1)*R4}/{4β*R3+(a+1)*(R3-R4)}，VOS为运算放大器的失调电压，NMOS管MN5的栅极电压经电阻R7和电阻R8分压，得到需要的基准电压，并输出给外部电路。本发明通过上述的两组级联二极管产生了较大的三极管发射结电压差△VBE=VT*ln64a，抑制了运算放大器的失调电压VOS，从而大大减小失调电压对输出基准电压的影响。
[0021] 以上仅是本发明的一个最佳实例，不构成对本发明的任何限制，显然在本发明的构思下，可以对其电路进行不同的变更与改进，但这些均在本发明的保护之列。
