K值存储单元嵌入DRAM的二多转换电路及其构建方法转让专利
申请号 : CN201110280840.4
文献号 : CN102324249B
文献日 : 2013-10-30
发明人 : 方振贤 , 刘莹 , 方倩
申请人 : 黑龙江大学
摘要 :
本发明公开一种K值存储单元嵌入DRAM的二多转换电路BMVCK及其构建方法。方法具体为：二多转换电路BMVCK由选通信号形成电路、二极管接通控制电路及电源组成，BMVCK有一位K值输出YWRj和k+1位2值输入bj+k、·····bj+2、bj+1、bj，输入信号为K个2-K进制码：(0)2、(1)2、(2)2、·····、(F-1)2、(F)2；该K个2-K进制码(0)2～(F)2依次为采用k+1位2进制码来表示K个正整数0～F，F＝K-1＝2k+r，k＝2，3，4·····，r＝0，1，2·······(2k-2)，(2k-1)；本发明的构建方法简单实用，适合于任意K值，包括10值和16值。
权利要求 :
1.一种K值存储单元嵌入DRAM的二多转换电路的构建方法，其特征在于：所述的二多转换电路是一种将2值信号转换为K值信号的二多转换电路BMVCK，由选通信号形成电路、二极管接通控制电路和电源三部分组成，二多转换电路BMVCK有一位K值输出YWRj和k+1位
2值输入bj+k、……bj+2、bj+1、bj，输入信号为2-K进制码：(0)2、(1)2、(2)2、……、(F-1)2、(F)2；该K个2-K进制码(0)2～(F)2依次为采用k+1位2进制码来表示K个正整数0～F，k k kF＝K-1＝2+r，k＝2，3，4……，r＝0，1，2……(2-2)，(2-1)；K值存储单元嵌入DRAM的二多转换电路BMVCK的构建方法为：①对2-K进制码除全0的(0)2外，按数值从小到大的顺序写出F个2-K进制码(1)2～
(F)2，依次表示为bj+kbj+k-1bj+k-2…bj+3bj+2bj+1bj＝000…0001、000…0010、000…0011、000…
0100、000…0101、000…0110、000…0111、000…1000、………、Num；其中Num为2-K进制码k
最大值(F)2，当r＝0时，Num＝(2)2＝100…0000，即最高位是1，其余低位全是0，当r＝k k
1时，Num＝(2+1)2＝100…0001，当r＝2时，Num＝(2+2)2＝100…0010，………，当rk k+1 k k+1
＝(2-2)时，Num＝(2 -2)2＝1111…1110，当r＝(2-1)时，Num＝(2 -1)2＝1111…
1111，即k+1位全是1；
②对上述写出的每个2-K进制码，将bj+kbj+k-1…bj+3bj+2bj+1bj按位考虑，凡是2-K进制码中1的位对应的变量都保留，其余变量删去，由此根据上述写出的2-K进制码从小到大的顺序依次得出F个积项S1～SF为：S1＝bj、S2＝bj+1、S3＝bj+1bj、S4＝bj+2、S5＝bj+2bj、S6＝bj+2bj+1、S7＝bj+2bj+1bj、S8＝bj+3、……………、SF＝S(Num)；当r＝0时，S(Nurm)＝bj+k，当r＝1时，S(Num)＝bj+kbj，即除最高位bj+k外的其余低位变量和Sr变量相同，其中Sr＝S1，以下有同样的特点，当r＝k
2时，S(Num)＝bj+kbj+1，…………，当r＝(2-2)时，S(Num)＝bj+kbj+k-1bj+k-2…bj+3bj+2bj+1，k当r＝(2-1)时，S(Num)＝bj+kbj+k-1bj+k-2…bj+3bj+2bj+1bj，此bj+kbj+k-1bj+k-2…bj+3bj+2bj+1bj有从bj到bj+k全部k+1位变量；
③依次对S1～SF取反，得出F个选通门的逻辑式fj1～fjF为：
当r＝0时， 当r＝1时， 当r
k
＝2时， ……………，当r＝(2-2)时， 当
k
r＝(2-1)时， 此 即非运算
下有从bj到bj+k全部k+1位变量；上述F个逻辑式fj1～fjF各自为数码(1)2～(F)2派生逻辑式；
④F个选通门的逻辑式fj1～fjF形成F个选通门fj1～fjF，选通信号形成电路由F个选通门fj1～fjF构成；选通门fj1～fjF各自为数码(1)2～(F)2派生选通门；F个选通门具有
1∶0阶梯特性输出，所述的1∶0阶梯特性输出就是：当输入信号为2-K进制码(U)2时，对小于K的任意正整数V＞U，任意数码(V)2派生选通门fjv的输出全都是高电平，而数码(U)2派生选通门fjU的输出是低电平，即输出fjF＝1，fjF-1＝1，……fjU+2＝1，fjU+1＝1，fjU＝0；其中等于1的式的个数为F-U，F-U为选通门fjU的1∶0长度nd，上述等式表明输出fjF依次到fjU+1共nd个输出都为1，紧接着fjU输出为0，简述为输出fjF依次到fjU所呈现的由nd个1到0，称此为1∶0阶梯特性输出；选通门fjF的nd为0，选通门fj(F-1)的nd为
1，选通门fj(F-2)的nd为2，…………选通门fj3的nd为F-3，选通门fj2的nd为F-2，选通门fj1的nd为F-1；
⑤选通信号形成电路输出F个选通信号fj1～fjF，并输送到二极管接通控制电路，二极管接通控制电路中有一列串联二极管，F个选通信号按1∶0阶梯特性输出用开关方式控制VDC和YWRj间接通串联二极管的数量nd，nd＝0，1，2，3……(F-2)，(F-1)，电源VDC经过nd个导通状态的串联二极管连接到YWRj，二极管导通压降为Vd，于是YWRj输出电压VYWRj＝VDC-ndVd；
F个nd决定YWRj有F个输出值，此外还有VDC与YWRj间开路得出VYWRj＝VSS，所以YWRj输出电压VYWRj总共有F+1＝K个，其中VDC为最高电源电压，VSS为最低电源电压，VDC-VSS＝FVd+Δ，Δ为K值存储单元电路特性要求补偿的偏移量；由此完成BMVCK的K个2-K进制码输入产生YWRj的K值输出。
2.根据权利要求1所述的一种K值存储单元嵌入DRAM的二多转换电路的构建方法形
成的一种K值存储单元嵌入DRAM的二多转换电路，其特征在于：所述的二多转换电路BMVCK由选通信号形成电路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括F-1个串联二极管Da2～DaF和F个PMOS管Qa1～QaF，形成一个梯形网络：二极管Dai的正极接管Qai-1的漏极，二极管Dai的负极接管Qai的漏极，i＝2，3，4，……，F-1，F；二极管导通压降为Vd，管QaF的漏极接电流源Ij的一端，该连接处为BMVCK输出YWRj，Ij的另一端接最低电源电压VSS，电流Ij由YWRj流向VSS；管Qa1～QaF的源极接最高电源电压VDC，管Qa1～QaF的栅极各自接F个选通门输出fj1～fjF，VDC和VSS满足VDC-VSS＝FVd+Δ，Δ为K值存储单元电路特性要求补偿的偏移量；F个选通门按各自逻辑式得出：门fj1是输入为bj的非门，门fj2是输入为bj+1的非门，门fj3是输入为bj+1、bj的与非门，门fj4是输入为bj+2的非门，门fj5是输入为bj+2、bj的与非门，门fj6是输入为bj+2、bj+1的与非门，门fj7是输入为bj+2、bj+1、bj的与非门，门fj8是输入为bj+3的非门，……………，门fjF；当r＝0时，门fjF是输入为bj+k的非门，当r＝1时，门fjF是输入为bj+k、bj的与非门，当r＝2时，门fjF是输入为kbj+k、bj+1的与非门，……………，当r＝(2-2)时，门fjF是k个输入为bj+k、bj+k-1、bj+k-2、…k
bj+3、bj+2、bj+1的与非门，当r＝(2-1)时，门fjF是k+1个输入为bj+k、bj+k-1、bj+k-2、…bj+3、bj+2、bj+1、bj的与非门；基于F个选通门具有1∶0阶梯特性输出，BMVCK输入输出关系为：①当输入bj+k…bj+1bj为(0)2时，fjF＝fjF-1＝……＝fj2＝fj1＝1，F个PMOS管Qa1～QaF截止，得出YWRj输出电压VYWRj＝VSS，②当输入bj+k…bj+1bj为(1)2时，fjF＝fjF-1＝……＝fj3＝fj2＝1，fj1＝0，管Qa1导通，F-1个管Qa2～QaF截止，VDC经F-1个导通状态的串联二极管Da2～DaF接通YWRj，得出VYWRj＝VDC-(F-1)Vd，③当输入bj+k…bj+1bj为(U)2时，U＝2～(F-1)，则fjF＝fjF-1＝……＝fjU+2＝fjU+1＝1，fjU＝0，管QaU导通，nd个管QaU+1～QaF截止，VDC经nd个导通状态的串联二极管接通YWRj，得出VYWRj＝VDC-ndVd，nd＝(F-U)＝(F-2)～1，④当输入bj+k…bj+1bj为(F)2时，fjF＝0，管QaF导通，VDC直接连通YWRj，得出VYWRj＝VDC；YWRj输出电压VYWRj总共有K个：VSS，VDC-(F-1)Vd，VDC-(F-2)Vd，…………，VDC-2Vd，VDC-Vd，VDC，由此完成‘由BMVCK的K个2-K进制码输入产生YWRj的K值输出’的功能。
3.根据权利要求2所述的一种K值存储单元嵌入DRAM的二多转换电路，其特征在于：
所述的二多转换电路BMVCK中取K＝10，得出2-10转换电路BMVC10，BMVC10由选通信号形成电路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括8个串联二极管Da2～Da9和9个PMOS管Qa1～Qa9，形成一个梯形网络：二极管Dai的正极接管Qai-1的漏极，二极管Dai的负极接管Qai的漏极，i＝2，3，4，……，8，9，其中管Qa9的漏极接电流源Ij的一端，该连接处为BMVC10输出YWRj，Ij的另一端接最低电源电压VSS，电流Ij由YWRj流向VSS；管Qa1～Qa9的源极接最高电源电压VDC，管Qa1～Qa9的栅极各自接9个选通门输出fj1～fj9，VDC-VSS＝9Vd+Δ，二极管导通压降为Vd，Δ为10值存储单元电路特性要求补偿的偏移量；9个选通门按各自逻辑式得出：门fj1是输入为bj的非门，门fj2是输入为bj+1的非门，门fj3是输入为fj+1、fj的与非门，门fj4是输入为bj+2的非门，门fj5是输入为bj+2、bj的与非门，门fj6是输入为bj+2、bj+1的与非门，门fj7是输入为bj+2、bj+1、bj的与非门，门fj8是输入为bj+3的非门，门fj9是输入为bj+3、bj的与非门；基于9个选通门具有1∶0阶梯特性输出，BMVC10输入输出关系为：①当输入bj+3bj+2bj+1bj为0000时，fj9＝fj8＝……＝fj2＝fj1＝1，9个PMOS管Qa1～Qa9截止，得出YWRj输出电压VYWRj＝VSS，②当输入bj+3bj+2bj+1bj为0001时，fj9＝fj8＝……＝fj3＝fj2＝1，fj1＝0，管Qa1导通，8个管Qa2～Qa9截止，VDC经8个导通状态的串联二极管Da2～Da9接通YWRj，得出VYWRj＝VDC-8Vd，③当输入bj+3bj+2bj+1bj为(U)2时，U＝
2～8，即(U)2＝0010～1000，则fj9＝fj8＝……＝fjU+2＝fjU+1＝1，fjU＝0，管QaU导通，nd个管QaU+1～QaF截止，VDC经nd个导通状态的串联二极管接通YWRj，得出VYWRj＝VDC-ndVd，nd＝(9-U)＝7～1，④当输入bj+3bj+2bj+1bj为1001时，fj9＝0，管Qa9导通，输出YWRj直接连通VDC，得出VYWRj＝VDC；YWRj输出电压VYWRj总共有10个：VSS，VDC-8Vd，VDC-7Vd，…………VDC-2Vd，VDC-Vd，VDC；由此完成‘由BMVC10的10个2-10进制码输入产生YWRj的10值输出’的功能。
4.根据权利要求2所述的一种K值存储单元嵌入DRAM的二多转换电路，其特征在于：
所述的二多转换电路BMVCK中取K＝16，得出2-16转换电路BMVC16，BMVC16由选通信号形成电路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括14个串联二极管Da2～Da15和15个PMOS管Qa1～Qa15，形成一个梯形网络：二极管Dai的正极接管Qai-1的漏极，二极管Dai的负极接管Qai的漏极，i＝2，3，4，……，14，15，其中管Qa15的漏极接电流源Ij的一端，该连接处为BMVC16输出YWRj，Ij的另一端接最低电源电压VSS，电流Ij由YWRj流向VSS；管Qa1～Qa15的源极接最高电源电压VDC，管Qa1～Qa15的栅极各自接15个选通门输出fj1～fj15，VDC-VSS＝15Vd+Δ，二极管导通压降为Vd，Δ为16值存储单元电路特性要求补偿的偏移量；15个选通门按各自逻辑式得出：门fj1是输入为bj的非门，门fj2是输入为bj+1的非门，门fj3是输入为bj+1、bj的与非门，门fj4是输入为bj+2的非门，门fj5是输入为bj+2、bj的与非门，门fj6是输入为bj+2、bj+1的与非门，门fj7是输入为bj+2、bj+1、bj的与非门，门fj8是输入为bj+3的非门，门fj9是输入为bj+3、bj的与非门，门fj10是输入为bj+3、bj+1的与非门，门fj11是输入为bj+3、bj+1、bj的与非门，门fj12是输入为bj+3、bj+2的与非门，门fj13是输入为bj+3、bj+2、bj的与非门，门fj14是输入为bj+3、bj+2、bj+1的与非门，门fj15是输入为bj+3、bj+2、bj+1、bj的与非门；基于15个选通门具有1∶0阶梯特性输出，BMVC16输入输出关系为：①当输入bj+3bj+2bj+1bj为0000时，fj15＝fj14＝……＝fj2＝fj1＝1，15个PMOS管Qa1～Qa15截止，得出YWRj输出电压VYWRj＝VSS，②当输入bj+3bj+2bj+1bj为0001时，fj15＝fj14＝……＝fj3＝fj2＝1，fj1＝0，管Qa1导通，14个管Qa2～Qa15截止，VDC经14个导通状态的串联二极管Da2～Da15接通YWRj，得出VYWRj＝VDC-14Vd，③当输入bj+3bj+2bj+1bj为(U)2时，U2＝2～
14，即(U)2＝0010～1110，则fj15＝fj14＝……＝fjU+2＝fjU+1＝1，fjU＝0，管QaU导通，nd个管QaU+1～Qa15截止，VDC经nd个导通状态的串联二极管接通YWRj，得出VYWRj＝VDC-ndVd，nd＝(15-U)＝13～1，④当输入bj+3bj+2bj+1bj为1111时，fj15＝0，管Qa15导通，VDC直接连通YWRj，得出VYWRj＝VDC；YWRj输出电压VYWRj总共有16个：VSS，VDC-14Vd，VDC-13Va，………VDC-2Va，VDC-Vd，VDC；由此完成‘由BMVC16的16个2-16进制码输入产生YWRj的16值输出’的功能。
5.根据权利要求2所述的一种K值存储单元嵌入DRAM的二多转换电路，其特征在于：
所述的二多转换电路BMVCK中取VDC＝1.5V，VSS＝1.5V-FVd-Δ。
6.根据权利要求2所述的一种K值存储单元嵌入DRAM的二多转换电路，其特征在于：
所述的二多转换电路BMVCK中取Δ＝0，得出输出YWRj为等阶梯的K值信号，阶梯电压为Vd。
说明书 :
K值存储单元嵌入DRAM的二多转换电路及其构建方法
技术领域
[0001] 本发明属于数字集成电路领域，具体地说是一种K值存储单元嵌入DRAM的二多转换电路及其构建方法。技术背景
[0002] 随着MOS集成电路技术的飞速发展，集成规模越来越大，集成度越来越高，VLSI(超大规模集成电路)出现一些不足：①首先在VLSI基片上，布线却占用70％以上的
硅片面积；在可编程逻辑器件(如FPGA和CPLD)中也需有大量可编程内部连线(包括可
编程连接开关，如熔丝型开关、反熔丝型开关、浮栅编程元件等)，将各逻辑功能块或输入/输出连接起来，完成特定功能的电路，布线(包括编程连接开关)占了材料很大的成本。减少布线成本的比重成为十分重要的问题。②从信息传输方面看，采用多值信号可减少连线数；对每根连线传输数字信息，二值信号是携带信息量最低的一种，多值信号携带信息量大于二值信号。③从信息存储方面看，采用多值信号可提高信息存储密度，特别是利用MOS管栅极电容存储信息(用于动态随机存取存储器DRAM中)，因同一电容存储信息量多值比二
值大，多值DRAM比二值DRAM可大大提高信息存储密度。目前多值器件的研制已广泛开展，
2
东芝与Sandisk公司通过70nm的CMOS技术和2bit/单元的多值技术相配合，在146mm 的
芯片上实现了8Gbit的存储容量；东芝与美国SanDisk发表了通过采用43nm工艺和2bit/
单元多值技术实现的16gbitNAND闪存。三星开发的8Gbit产品采用63nm的CMOS技术和
2bit/单元的多值技术。4值存储器的研制成功和商品化是多值研究的重要的一步，但需要控制或改变管的开关阈值Vtn，改变阈值方法是在半导体制造工艺中用多级离子注入技术，或控制浮游栅极存储的电子量等方法控制阈值。尚未发现有多于4值的DRAM的研制成功。
硅片面积；在可编程逻辑器件(如FPGA和CPLD)中也需有大量可编程内部连线(包括可
编程连接开关，如熔丝型开关、反熔丝型开关、浮栅编程元件等)，将各逻辑功能块或输入/输出连接起来，完成特定功能的电路，布线(包括编程连接开关)占了材料很大的成本。减少布线成本的比重成为十分重要的问题。②从信息传输方面看，采用多值信号可减少连线数；对每根连线传输数字信息，二值信号是携带信息量最低的一种，多值信号携带信息量大于二值信号。③从信息存储方面看，采用多值信号可提高信息存储密度，特别是利用MOS管栅极电容存储信息(用于动态随机存取存储器DRAM中)，因同一电容存储信息量多值比二
值大，多值DRAM比二值DRAM可大大提高信息存储密度。目前多值器件的研制已广泛开展，
2
东芝与Sandisk公司通过70nm的CMOS技术和2bit/单元的多值技术相配合，在146mm 的
芯片上实现了8Gbit的存储容量；东芝与美国SanDisk发表了通过采用43nm工艺和2bit/
单元多值技术实现的16gbitNAND闪存。三星开发的8Gbit产品采用63nm的CMOS技术和
2bit/单元的多值技术。4值存储器的研制成功和商品化是多值研究的重要的一步，但需要控制或改变管的开关阈值Vtn，改变阈值方法是在半导体制造工艺中用多级离子注入技术，或控制浮游栅极存储的电子量等方法控制阈值。尚未发现有多于4值的DRAM的研制成功。
[0003] 半导体存储器可以分为只读存储器ROM和随机存储器RAM。而RAM又分为双极型和MOS型两类。双极型RAM工作速度高，但制造工艺复杂、功耗大、集成度低，主要用于高速工作的场合。MOS型RAM又分为静态随机存取存储器SRAM和动态随机存取存储器
DRAM(Dynamic Random Access Memory)两种。DRAM存储信息的原理是基于MOS管栅极电
容的电荷存储效应。由于栅极存储电容的容量很小(通常至多几皮法)，而漏电流又不可能绝对等于零，所以电荷保存的时间有限；为了及时补充漏掉的电荷以避免存储的信号丢失，必须定时给栅极存储电容补充电荷，通常将这种操作称为刷新或再生，DRAM工作时必须辅以必要的刷新控制电路。DRAM是由大的矩形存储单元阵列与用来对阵列读和写的支持性逻辑电路，以及维持存储数据完整性的刷新电路等组成。在DRAM中最简单的可用单管动态存储单元。存储单元是按行、列排成矩阵式结构，用两个译码电
DRAM(Dynamic Random Access Memory)两种。DRAM存储信息的原理是基于MOS管栅极电
容的电荷存储效应。由于栅极存储电容的容量很小(通常至多几皮法)，而漏电流又不可能绝对等于零，所以电荷保存的时间有限；为了及时补充漏掉的电荷以避免存储的信号丢失，必须定时给栅极存储电容补充电荷，通常将这种操作称为刷新或再生，DRAM工作时必须辅以必要的刷新控制电路。DRAM是由大的矩形存储单元阵列与用来对阵列读和写的支持性逻辑电路，以及维持存储数据完整性的刷新电路等组成。在DRAM中最简单的可用单管动态存储单元。存储单元是按行、列排成矩阵式结构，用两个译码电
[0004] 路分别译码。X向译码称为行译码，其输出线Xi称为字线，它选中存储矩阵中一行的所有存储单元。Y向译码又称为列译码，其输出线Yj称为位线。一般将DRAM设计为字长Lw位(即一字有Lw位，如1位，4位，8位或N位)，对地址译码器译输出Xi和Yj输出有效时，同时被选中一字的Lw个(如1位，4个，8个或N个)存储单元，使这些被选中的存储单
元经读/写控制电路进行读写操作，并且在每次读出数据的同时完成了对存储单元原来所存数据的恢复。DRAM读写控制电路控制数据信息输入输出.外界对存储器的控制信号有读信号RD、写信号WR和片选信号CS等等。DRAM的输入输出数据的位数有1位，2位，4位或N
位。除多位输入输出外，为了提高集成度的同时减少器件引脚的数目，大容量DRAM常常采用1位输入、1位输出和地址分时输入的方式，相应的有输入缓冲器，输出缓冲器和输出锁存器等。
元经读/写控制电路进行读写操作，并且在每次读出数据的同时完成了对存储单元原来所存数据的恢复。DRAM读写控制电路控制数据信息输入输出.外界对存储器的控制信号有读信号RD、写信号WR和片选信号CS等等。DRAM的输入输出数据的位数有1位，2位，4位或N
位。除多位输入输出外，为了提高集成度的同时减少器件引脚的数目，大容量DRAM常常采用1位输入、1位输出和地址分时输入的方式，相应的有输入缓冲器，输出缓冲器和输出锁存器等。
[0005] 现有技术和存在问题：
[0006] 1.在二值DRAM存储矩阵中嵌入K值存储单元(K＞4)是困难重重的，二值数据是按存储电容的电荷的有和无来决定的，很容易读出；K值存储单元主要部分是源极跟随器，结构极简单，但K值信号读出和写入要区分出量级，常规放大器对多值信号容易形成严重失真，常规读出放大器方法很难读出和写入多值信号，很难实现可嵌入二值DRAM存储矩阵的8值和任意K值DRAM的存储单元电路，尚未发现有多于4值的DRAM的研制成功，其原
因不在K值存储单元本身；而在于多值信号读出和写入，特别是将K值存储单元嵌入二值
DRAM中，不能按习惯方法单纯考虑结构极简单的K值存储单元，要在保持二值DRAM基本特长不变的前提下，考虑支持K值存储单元嵌入二值DRAM存储矩阵的二值-多值转换电路和
多值-二值转换电路的构建方法，及其与二值DRAM存储矩阵相配合的问题。
因不在K值存储单元本身；而在于多值信号读出和写入，特别是将K值存储单元嵌入二值
DRAM中，不能按习惯方法单纯考虑结构极简单的K值存储单元，要在保持二值DRAM基本特长不变的前提下，考虑支持K值存储单元嵌入二值DRAM存储矩阵的二值-多值转换电路和
多值-二值转换电路的构建方法，及其与二值DRAM存储矩阵相配合的问题。
[0007] 2.在实现多值电路，包括实现二值-多值转换电路和多值-二值转换电路，已有技术控制MOS管阈值有很大的缺点：①只能控制阈值的幅度，不能实现MOS管阈区间的开启性质，例如要求PMOS管仅当输入在规定的电压范围(区间)内才导通，称此电压范围为带
[0008] 区间，或当输入在带区间内PMOS管截止，类似有当输入在高区间MOS管导通，及当输入在低区间PMOS管导通。多值逻辑门须有多种开启性质的MOS管，才能使多值电路结构最简，然而目前只控制阈值幅度的工艺，使多值电路结构差别很大，结构复杂，影响其实现。②控制阈值的幅度有限(因离子注入浓度是有限的)，开启分辨率很低；而且工艺中控制阈值幅度常会改变MOS管的性能，例如阈值电压的降低回导致切断电流的剧增，阈值电压的调整对管的性能和稳定性有影响，稳定的Vtn和Vtp非常重要。对多值记忆，注入浮游栅极的电子量是连续变化的，需极精细地控制，各门槛电压电平尚达不到准稳定状态。因此目前实用的电压型多值电路不大于4值电路，更多值电路应用较困难。③需要增加离子注入额外的工序，只能在半导体制造工艺中控制阈值，既增加工艺复杂性，又不能后由用户来控制阈值，或对阈值用户不可编程。
发明内容
[0009] 本发明目的是公开一种K值存储单元嵌入DRAM的二多转换电路及其构建方法。上述的目的通过以下的技术方案实现：
[0010] 1.本发明的一种K值存储单元嵌入DRAM的二多转换电路的构建方法是这样执行的：所述的二多转换电路是一种将2值信号转换为K值信号的二多转换电路BMVCK，BMVCK
由选通信号形成电路和二极管接通控制电路及电源三部分组成，BMVCK有一位K值输出YWRj和k+1位2值输入bj+k、……bj+2、bj+1、bj，输入信号为2-K进制码：(0)2、(1)2、(2)2、……、(F-1)2、(F)2；该K个2-K进制码(0)2～(F)2依次为采用k+1位2进制码来表示K个正整
k k k
数0～F，F＝K-1＝2+r，k＝2，3，4……，r＝0，1，2………(2-2)，(2-1)；所述的K值
存储单元嵌入DRAM的二多转换电路BMVCK的构建方法为：
由选通信号形成电路和二极管接通控制电路及电源三部分组成，BMVCK有一位K值输出YWRj和k+1位2值输入bj+k、……bj+2、bj+1、bj，输入信号为2-K进制码：(0)2、(1)2、(2)2、……、(F-1)2、(F)2；该K个2-K进制码(0)2～(F)2依次为采用k+1位2进制码来表示K个正整
k k k
数0～F，F＝K-1＝2+r，k＝2，3，4……，r＝0，1，2………(2-2)，(2-1)；所述的K值
存储单元嵌入DRAM的二多转换电路BMVCK的构建方法为：
[0011] ①对2-K进制码除全0的(0)2外，按数值从小到大的顺序写出F个2-K进制码(1)2～(F)2，依次表示为bj+kbj+k-1bj+k-2…bj+3bj+2bj+1bj＝000…0001、000…0010、000…0011、
000…0100、000…0101、000…0110、000…0111、000…1000、…………、Num；其中Num为k
2-K进制码最大值(F)2，当r＝0时，Num＝(2)2＝100…0000，即最高位是1，其余低位
k k
全是0，当r＝1时，Num＝(2+1)2＝100…0001，当r＝2时，Num＝(2+2)2＝100…
k k+1 k
0010，………，当r＝(2-2)时，Num＝(2 -2)2＝1111…1110，当r＝(2-1)时，Num＝
k+1
(2 -1)2＝1111…1111，即k+1位全是1；
000…0100、000…0101、000…0110、000…0111、000…1000、…………、Num；其中Num为k
2-K进制码最大值(F)2，当r＝0时，Num＝(2)2＝100…0000，即最高位是1，其余低位
k k
全是0，当r＝1时，Num＝(2+1)2＝100…0001，当r＝2时，Num＝(2+2)2＝100…
k k+1 k
0010，………，当r＝(2-2)时，Num＝(2 -2)2＝1111…1110，当r＝(2-1)时，Num＝
k+1
(2 -1)2＝1111…1111，即k+1位全是1；
[0012] ②对上述写出的每个2-K进制码，将bj+kbj+k-1…bj+3bj+2bj+1bj按位考虑，凡是2-K进制码中1的位对应的变量都保留，其余变量删去，由此根据上述写出的2-K进制码从小到大的顺序依次得出F个积项S1～SF为：
[0013] S1＝bj、S2＝bj+1、S3＝bj+1bj、S4＝bj+2、S5＝bj+2bj、S6＝bj+2bj+1、S7＝bj+2bj+1bj、S8＝bj+3、……………、SF＝S(Num)；当r＝0时，S(Num)＝bj+k，当r＝1时，S(Num)＝bj+kbj，即除最高位bj+k外的其余低位变量和Sr变量相同，其中Sr＝S1，以下有同样的特点，当r＝k2时，S(Num)＝bj+kbj+1，…………，当r＝(2-2)时，S(Num)＝bj+kbj+k-1bj+k-2…bj+3bj+2bj+1，k
当r＝(2-1)时，S(Num)＝bj+kbj+k-1bj+k-2…bj+3bj+2bj+1bj，此bj+kbj+k-1bj+k-2…bj+3bj+2bj+1bj有从bj到bj+k全部k+1位变量(简述为k+1位变量全有)；
当r＝(2-1)时，S(Num)＝bj+kbj+k-1bj+k-2…bj+3bj+2bj+1bj，此bj+kbj+k-1bj+k-2…bj+3bj+2bj+1bj有从bj到bj+k全部k+1位变量(简述为k+1位变量全有)；
[0014] ③依次对S1～SF取反，得出F个选通门的逻辑式fj1～fjF为：
[0015]当r＝0时， 当r＝1时， 当r＝2
k
时， ……………，当r＝(2-2)时， 当r
＝(2k-1)时， 此 即非运算
下有从bj到bj+k全部k+1位变量(简述为非运算下的k+1位变量全有)；上述F个逻辑式
fj1～fjF各自为数码(1)2～(F)2派生逻辑式)；
k
时， ……………，当r＝(2-2)时， 当r
＝(2k-1)时， 此 即非运算
下有从bj到bj+k全部k+1位变量(简述为非运算下的k+1位变量全有)；上述F个逻辑式
fj1～fjF各自为数码(1)2～(F)2派生逻辑式)；
[0016] ④F个选通门的逻辑式fj1～fjF形成F个选通门fj1～fjF，选通信号形成电路由F个选通门fj1～fjF构成；选通门fj1～fjF各自为数码(1)2～(F)2派生选通门；F个选通门具有1∶0阶梯特性输出，所述的1∶0阶梯特性输出就是：当输入信号为2-K进制码(U)2时，对小于K的任意正整数V＞U，任意数码(V)2派生选通门fjv的输出全都是高电平，而数码(U)2派生选通门fjU的输出是低电平，即输出fjF＝1，fjF-1＝1，……fjU+2＝1，fjU+1＝
1，fjU＝0；其中等于1的式的个数为F-U，F-U为选通门fjU的1∶0长度nd，上述等式表明输出fjF依次到fjU+1共nd个输出都为1，紧接着fjU输出为0，简述为输出fjF依次到fjU所呈现的由nd个1到0，称此为1∶0阶梯特性输出(即上述输出fjF依次到fjU所呈现的由nd
个1到0即为1∶0阶梯特性输出；注：只考虑输出依次为nd个1到第1个输出为0)；选
通门fjF的nd为0，选通门fj(F-1)的nd为1，选通门fj(F-2)的nd为2，…………选通门fj3的nd为F-3，选通门fj2的nd为F-2，选通门fj1的nd为F-1；
1，fjU＝0；其中等于1的式的个数为F-U，F-U为选通门fjU的1∶0长度nd，上述等式表明输出fjF依次到fjU+1共nd个输出都为1，紧接着fjU输出为0，简述为输出fjF依次到fjU所呈现的由nd个1到0，称此为1∶0阶梯特性输出(即上述输出fjF依次到fjU所呈现的由nd
个1到0即为1∶0阶梯特性输出；注：只考虑输出依次为nd个1到第1个输出为0)；选
通门fjF的nd为0，选通门fj(F-1)的nd为1，选通门fj(F-2)的nd为2，…………选通门fj3的nd为F-3，选通门fj2的nd为F-2，选通门fj1的nd为F-1；
[0017] ⑤选通信号形成电路输出F个选通信号fj1～fjF，并输送到二极管接通控制电路，二极管接通控制电路中有一列串联二极管，F个选通信号按1∶0阶梯特性输出用开关方式控制VDC和YWRj间接通串联二极管的数量nd，nd＝0，1，2，3……(F-2)，(F-1)，电源VDC经过nd个导通状态的串联二极管连接到YWRj，二极管导通压降为Vd，于是YWRj输出电压VYWRj＝VDC-ndVd；F个nd决定YWRj有F个输出值，此外还有VDC与YWRj间开路得出VYWRj＝VSS，所以YwRj输出电压VYWRj总共有F+1＝K个，其中VDC为最高电源电压，VSS为最低电源电压，VDC-VSS＝FVd+Δ，Δ为K值存储单元电路特性要求补偿的偏移量；由此完成BMVCK的K个2-K进制码
输入产生YWRj的K值输出；
输入产生YWRj的K值输出；
[0018] 当输入信号有输入约束条件时二多转换电路BMVCK的构建方法仍成立。
[0019] 注：所述的开关方式对PMOS管为低电平导通，高电平截止；对NMOS管为高电平导通，低电平截止。
[0020] 2.根据上述的一种K值存储单元嵌入DRAM的二多转换电路的构建方法形成的本发明的一种K值存储单元嵌入DRAM的二多转换电路BMVCK是这样实现的：所述的二多转换
电路BMVCK由选通信号形成电路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括F-1个串联二极管Da2～DaF和F个PMOS管Qa1～QaF，形成一个梯形网
络：二极管Dai的正极接管Qai-1的漏极，二极管Dai的负极接管Qai的漏极，i＝2，3，4，……，F-1，F；二极管导通压降为Vd，管QaF的漏极接电流源Ij的一端，该连接处为BMVCK输出YWRj，Ij的另一端接最低电源电压VSS，电流Ij由YWRj流向VSS；管Qa1～QaF的源极接最高电源电压VDC，管Qa1～QaF的栅极各自接F个选通门输出fj1～fjF，VDC和VSS满足VDC-VSS＝FVd+Δ，Δ为K值存储单元电路特性要求补偿的偏移量；F个选通门按各自逻辑式得出：门fj1是输入为bj的非门，门fj2是输入为bj+1的非门，门fj3是输入为bj+1、bj的与非门，门fj4是输入为bj+2的非门，门fj5是输入为bj+2、bj的与非门，门fj6是输入为bj+2、bj+1的与非门，门fj7是输入为bj+2、bj+1、bj的与非门，门fj8是输入为bj+3的非门，……………，门fjF；当r＝0时，门fjF是输入为bj+k的非门，当r＝1时，门fjF是输入为bj+k、bj的与非门，当r＝2时，门k
fjF是输入为bj+k、bj+1的与非门，……………，当r＝(2-2)时，门fjF是k个输入为bj+k、k
bj+k-1、bj+k-2、…bj+3、bj+2、bj+1的与非门，当r＝(2-1)时，门fjF是k+1个输入为bj+k、bj+k-1、bj+k-2、…bj+3、bj+2、bj+1、bj的与非门；基于F个选通门具有1∶0阶梯特性输出，BMVCK输入输出关系为：①当输入bj+k…bj+1bj为(0)2时，fjF＝fjF-1＝……＝fj2＝fj1＝1，F个PMOS管Qa1～QaF截止，得出YWRj输出电压VYWRj＝VSS，②当输入fj+k…bj+1bj为(1)2时，fjF＝fjF-1＝……＝fj3＝fj2＝1，fj1＝0，管Qa1导通，F-1个管Qa2～QaF截止，VDC经F-1个导通状态的串联二极管Da2～DaF接通YWRj，得出VYWRj＝VDC-(F-1)Vd，③当输入bj+k…bj+1bj为(U)2时，U＝2～(F-1)，则fjF＝fjF-1＝……＝fjU+2＝fjU+1＝1，fjU＝0，管QaU导通，nd个管QaU+1～QaF截止，VDC经nd个导通状态的串联二极管接通YWRj，得出VYWRj＝VDC-ndVd，nd＝(F-U)＝(F-2)～1，④当输入bj+k…bj+1bj为(F)2时，fjF＝0，管QaF
电路BMVCK由选通信号形成电路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括F-1个串联二极管Da2～DaF和F个PMOS管Qa1～QaF，形成一个梯形网
络：二极管Dai的正极接管Qai-1的漏极，二极管Dai的负极接管Qai的漏极，i＝2，3，4，……，F-1，F；二极管导通压降为Vd，管QaF的漏极接电流源Ij的一端，该连接处为BMVCK输出YWRj，Ij的另一端接最低电源电压VSS，电流Ij由YWRj流向VSS；管Qa1～QaF的源极接最高电源电压VDC，管Qa1～QaF的栅极各自接F个选通门输出fj1～fjF，VDC和VSS满足VDC-VSS＝FVd+Δ，Δ为K值存储单元电路特性要求补偿的偏移量；F个选通门按各自逻辑式得出：门fj1是输入为bj的非门，门fj2是输入为bj+1的非门，门fj3是输入为bj+1、bj的与非门，门fj4是输入为bj+2的非门，门fj5是输入为bj+2、bj的与非门，门fj6是输入为bj+2、bj+1的与非门，门fj7是输入为bj+2、bj+1、bj的与非门，门fj8是输入为bj+3的非门，……………，门fjF；当r＝0时，门fjF是输入为bj+k的非门，当r＝1时，门fjF是输入为bj+k、bj的与非门，当r＝2时，门k
fjF是输入为bj+k、bj+1的与非门，……………，当r＝(2-2)时，门fjF是k个输入为bj+k、k
bj+k-1、bj+k-2、…bj+3、bj+2、bj+1的与非门，当r＝(2-1)时，门fjF是k+1个输入为bj+k、bj+k-1、bj+k-2、…bj+3、bj+2、bj+1、bj的与非门；基于F个选通门具有1∶0阶梯特性输出，BMVCK输入输出关系为：①当输入bj+k…bj+1bj为(0)2时，fjF＝fjF-1＝……＝fj2＝fj1＝1，F个PMOS管Qa1～QaF截止，得出YWRj输出电压VYWRj＝VSS，②当输入fj+k…bj+1bj为(1)2时，fjF＝fjF-1＝……＝fj3＝fj2＝1，fj1＝0，管Qa1导通，F-1个管Qa2～QaF截止，VDC经F-1个导通状态的串联二极管Da2～DaF接通YWRj，得出VYWRj＝VDC-(F-1)Vd，③当输入bj+k…bj+1bj为(U)2时，U＝2～(F-1)，则fjF＝fjF-1＝……＝fjU+2＝fjU+1＝1，fjU＝0，管QaU导通，nd个管QaU+1～QaF截止，VDC经nd个导通状态的串联二极管接通YWRj，得出VYWRj＝VDC-ndVd，nd＝(F-U)＝(F-2)～1，④当输入bj+k…bj+1bj为(F)2时，fjF＝0，管QaF
[0021] 导通，VDC直接连通YWRj，得出VYWRj＝VDC；YWRj输出电压VYWRj总共有K个：VSS，VDC-(F-1)Vd，VDC-(F-2)Vd，…………，VDC-2Vd，VDC-Vd，VDC，由此完成‘由BMVCK的K个2-K进制码输入产生YWRj的K值输出’的功能。
[0022] 本发明K值存储单元嵌入DRAM的二多转换电路及其构建方法还有这样一些技术特征：
[0023] (1)根据上述2所述的一种K值存储单元嵌入DRAM的二多转换电路BMVCK，在所述的二多转换电路BMVCK中取K＝10，得出2-10转换电路BMVC10，BMVC10由选通信号形成电
路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括8个串联二极管Da2～Da9和9个PMOS管Qa1～Qa9，形成一个梯形网络：二极管Dai的正极接管Qai-1的漏极，二极管Dai的负极接管Qai的漏极，i＝2，3，4，……，8，9，其中管Qa9的漏极接电流源Ij的一端，该连接处为BMVC10输出YWRj，Ij的另一端接最低电源电压VSS，电流IJ由YWRj流向VSS；管Qa1～Qa9的源极接最高电源电压VDC，管Qa1～Qa9的栅极各自接9个选通门输出fj1～fj9，VDC-VSS＝9Vd+Δ，二极管导通压降为Vd，Δ为10
路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括8个串联二极管Da2～Da9和9个PMOS管Qa1～Qa9，形成一个梯形网络：二极管Dai的正极接管Qai-1的漏极，二极管Dai的负极接管Qai的漏极，i＝2，3，4，……，8，9，其中管Qa9的漏极接电流源Ij的一端，该连接处为BMVC10输出YWRj，Ij的另一端接最低电源电压VSS，电流IJ由YWRj流向VSS；管Qa1～Qa9的源极接最高电源电压VDC，管Qa1～Qa9的栅极各自接9个选通门输出fj1～fj9，VDC-VSS＝9Vd+Δ，二极管导通压降为Vd，Δ为10
[0024] 值存储单元电路特性要求补偿的偏移量；9个选通门按各自逻辑式得出：门fj1是输入为bj的非门，门fj2是输入为bj+1的非门，门fj3是输入为bj+1、bj的与非门，门fj4是输入为bj+2的非门，门fj5是输入为bj+2、bj的与非门，门fj6是输入为bj+2、bj+1的与非门，门fj7是输入为bj+2、bj+1、bj的与非门，门fj8是输入为bj+3的非门，门bj9是输入为bj+3、bj的与非门；基于9个选通门具有1∶0阶梯特性输出，BMVC10输入输出关系为：①当输入bj+3bj+2bj+1bj为0000时，fj9＝fj8＝……＝fj2＝fj1＝1，9个PMOS管Qa1～Qa9截止，得出YWRj输出电压VYWRj＝VSS，②当输入bj+3bj+2bj+1bj为0001时，fj9＝fj8＝……＝fj3＝fj2＝1，fj1＝0，管Qa1导通，8个管Qa2～Qa9截止，VDC经8个导通状态的串联二极管Da2～Da9接通YWRj，得出VYWRj＝VDC-8Vd，③当输入bj+3bj+2bj+1bj为(U)2时，U＝2～8，即(U)2＝0010～1000，则fj9＝fj8＝……＝fjU+2＝fjU+1＝1，fjU＝0，管QaU导通，nd个管QaU+1～QaF截止，VDC经nd个导通状态的串联二极管接通YWRj，得出VYWRj＝VDC-ndVd，nd＝(9-U)＝7～1，④当输入bj+3bj+2bj+1bj为1001时，bj9＝0，管Qa9导通，输出YWRj直接连通VDC，得出VYWRj＝VDC；YWRj输出电压VYWRj总共有10个：VSS，VDC-8Vd，VDC-7Vd，…………VDC-2Vd，VDC-Vd，VDC；由此完成‘由BMVC10的10个
2-10进制码输入产生YWRj的10值输出’的功能。
2-10进制码输入产生YWRj的10值输出’的功能。
[0025] (2)根据上2所述的一种K值存储单元嵌入DRAM的二多转换电路BMVCK，在所述的二多转换电路BMVCK中取K＝16，得出2-16转换电路BMVC16，BMVC16由选通信号形成电
路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括14个串联
二极管Da2～Da15和15个PMOS管Qa1～Qa15，形成一个梯形网络：二极管Dai的正极接管Qai-1的漏极，二极管Dai的负极接管Qai的漏极，i＝2，3，4，……，14，15，其中管Qa15的漏极接电流源Ij的一端，该连接处为BMVC16输出YWRj，Ij的另一端接最低电源电压VSS，电流Ij由YWRj流向VSS；管Qa1～Qa15的源极接最高电源电压VDC，管Qa1～Qa15的栅极各自接15个选通门输出fj1～fj15，VDC-VSS＝15Vd+Δ，二极管导通压降为Vd，Δ为16值存储单元电路特性要求补偿的偏移量；15个选通门按各自逻辑式得出：门fj1是输入为bj的非门，门fj2是输入为bj+1的非门，门fj3是输入为bj+1、bj的与非门，门fj4是输入为
路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括14个串联
二极管Da2～Da15和15个PMOS管Qa1～Qa15，形成一个梯形网络：二极管Dai的正极接管Qai-1的漏极，二极管Dai的负极接管Qai的漏极，i＝2，3，4，……，14，15，其中管Qa15的漏极接电流源Ij的一端，该连接处为BMVC16输出YWRj，Ij的另一端接最低电源电压VSS，电流Ij由YWRj流向VSS；管Qa1～Qa15的源极接最高电源电压VDC，管Qa1～Qa15的栅极各自接15个选通门输出fj1～fj15，VDC-VSS＝15Vd+Δ，二极管导通压降为Vd，Δ为16值存储单元电路特性要求补偿的偏移量；15个选通门按各自逻辑式得出：门fj1是输入为bj的非门，门fj2是输入为bj+1的非门，门fj3是输入为bj+1、bj的与非门，门fj4是输入为
[0026] bj+2的非门，门fj5是输入为bj+2、bj的与非门，门fj6是输入为bj+2、bj+1的与非门，门fj7是输入为bj+2、bj+1、bj的与非门，门fj8是输入为bj+3的非门，门fj9是输入为bj+3、bj的与非门，门fj10是输入为bj+3、bj+1的与非门，门fj11是输入为bj+3、bj+1、bj的与非门，门fj12是输入为bj+3、bj+2的与非门，门fj13是输入为bj+3、bj+2、bj的与非门，门fj14是输入为bj+3、bj+2、bj+1的与非门，门fj15是输入为bj+3、bj+2、bj+1、bj的与非门；基于15个选通门具有1∶0阶梯特性输出，BMVC16输入输出关系为：①当输入bj+3bj+2bj+1bj为0000时，fj15＝fj14＝……＝fj2＝fj1＝1，15个PMOS管Qa1～Qa15截止，得出YWRj输出电压VYWRj＝VSS，②当输入bj+3bj+2bj+1bj为0001时，fj15＝fj14＝……＝fj3＝fj2＝1，fj1＝0，管Qa1导通，14个管Qa2～Qa15截止，VDC经14个导通状态的串联二极管Da2～Da15接通YWRj，得出VYWRj＝VDC-14Vd，③当输入bj+3bj+2bj+1bj为(U)2时，U2＝2～14，即(U)2＝0010～1110，则fj15＝fj14＝……＝fjU+2＝fjU+1＝1，fjU＝0，管QaU导通，nd个管QaU+1～Qa15截止，VDC经nd个导通状态的串联二极管接通YWRj，
[0027] 得出VYWRj＝VDC-ndVd，nd＝(15-U)＝13～1，④当输入bj+3bj+2bj+1bj为1111时，fj15＝0，管Qa15导通，VDC直接连通YWRj，得出VYWRj＝VDC；YWRj输出电压VYWRj总共有16个：VSS，VDC-14Vd，VDC-13Vd，………VDC-2Vd，VDC-Vd，VDC；由此完成‘由BMVC16的16个2-16进制码输入产生YWRj的16值输出’的功能。
[0028] (3)根据上述2所述的一种K值存储单元嵌入DRAM的二多转换电路BMVCK，在二多转换电路BMVCK中取VDC＝1.5V，VSS＝1.5V-FVd-Δ。
[0029] (4)根据上述2所述的一种K值存储单元嵌入DRAM的二多转换电路BMVCK，在二多转换电路BMVCK中取取Δ＝0，得出输出YWRj为等阶梯的K值信号，阶梯电压为Vd。
[0030] (5)根据上述(1)所述的2-10多转换电路BMVC10，在2-10转换电路BMVC10中取二极管Da2～Da9为硅二极管Da2～Da9，VDC＝1.5V，VSS＝-5.5V，其中1.5V为常规二值数字电路采用的直流电源电压(注：2-10转换电路BMVC10示如图24和实施例2)。
[0031] (6)根据上述1所述的一种K值存储单元嵌入DRAM的二多转换电路的构建方法，输入信号的输入约束条件为‘输入信号只出现K个2-K进制码按小到大的顺序的前Ks个’；
该K个2-K进制码的前Ks个为：(0)2、(1)2、(2)2、……、(Fs-1)2、(Fs)2，其中Fs＝Ks-1，满足Ks＜K。
该K个2-K进制码的前Ks个为：(0)2、(1)2、(2)2、……、(Fs-1)2、(Fs)2，其中Fs＝Ks-1，满足Ks＜K。
[0032] (7)根据上述(6)所述的一种K值存储单元嵌入DRAM的二多转换电路的构建方法，当要求构建二多转换电路BMVCKs时，Ks＜K，Fs＝Ks-1＜F，则按小到大的顺序在上述(6)步骤中，从步骤①已列出的F个2-K进制码中选取前Fs个、从步骤②已得出的F个积项
中选取前Fs个、从步骤③已得出的F个选通门的逻辑式中选取前Fs个，分别作
中选取前Fs个、从步骤③已得出的F个选通门的逻辑式中选取前Fs个，分别作
[0033] 为BMVCKs的构建方法中写出的Fs个2-Ks进制码(1)2～(Fs)2、Fs个积项S1～SFs、Fs个选通门的逻辑式fj1～fjFs；Fs个逻辑式fj1～fjFs形成Fs个选通门fj1～fjFs，选通门fj1～fjFs构成BMVCKs的选通信号形成电路，该选通信号形成电路输出Fs个选通信号fj1～fjFs，输送到BMVCKs的二极管接通控制电路，由此完成BMVCKs的Ks个2-Ks进制码输入产生YWRj的Ks值输出。
[0034] K值存储单元电路主要部分是NMOS管源极跟随器，电路极简单，为了在二值DRAM中嵌入K值存储单元，需要有二多转换电路BMVCK，本发明的BMVCK及其构建方法简单实用，适合于任意K值，包括10值和16值。利用BMVCK嵌入K值存储单元的DRAM通过读写控制电路除完成K值存储信息的读和写功能之外，还可完成K值存储信息的刷新，既保持二值
DRAM原有特点，又嵌入K值存储单元。主要用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。
DRAM原有特点，又嵌入K值存储单元。主要用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。
附图说明
[0035] 图1.为本发明的第一种K值存储单元嵌入2值DRAM存储矩阵的电路图；
[0036] 图2.为本发明有关的第一种K值存储单元Mij的电路图；
[0037] 图3.为本发明有关的第二种K值存储单元Mij的电路图；
[0038] 图4.为本发明的一种二多转换电路BMVCK的电路图；
[0039] 图5.为已有的一种多输出精密镜像恒流源电路图和符号图；
[0040] 图6.为本发明有关的一种PMOS管带通-带阻变阈电路和符号图；
[0041] 图7.为本发明有关的第一种PMOS管高通-低通变阈电路和符号图；
[0042] 图8.为本发明有关的第二种PMOS管高通-低通变阈电路和符号图；
[0043] 图9.为本发明有关的一种8-2值转换电路MBVC8的电路图；
[0044] 图10.为图24所示的2-10转换电路BMVC10在输入bj+3bj+2bj+1bj为0000～1111时，bj+3、bj+2、bj+1、bj、fj9、fj8、fj7、fj6、fj5、fj4、fj3、fj2、fj先后上下分立的波形图；
[0045] 图11.为图24所示的2-10转换电路BMVC10在输入bj+3bj+2bj+1bj为0000～1111时，YWRj、fj9、fj8、fj7、fj6、fj5、fj4、fj3、fj2、fj1先后上下分立的波形图；
[0046] 图12.为10值存储单元电路嵌入2值DRAM存储矩阵的BMVC10和MBVC10在Xi、Yj为高电平和输入bj+3bj+2bj+1bj为0000～1001时，bj+3、bj+2、bj+1、bj、YWRj、YRDj、mj+3、mj+2、mj+1、mj先后上下分立的波形图；
[0047] 图13.为图22所示的8值存储单元嵌入2值DRAM存储矩阵的电路在Xi、Yj为高电平和输入bj+2bj+1bj为000～111时，bj+2、bj+1、bj、YWRj、YRDj、mj+2、mj+1、mj先后上下分立的波形图；
[0048] 图14.为本发明的一种2-8值转换电路BMVC8在输入bj+2bj+1bj为000～111时，bj+2、bj+1、bj、fj7、fj6、fj5、fj4、fj3、fj2、fj先后上下分立的波形图；
[0049] 图15.为本发明的一种2-8值转换电路BMVC8在Xi、Yj为高电平和输入bj+2bj+1bj为000～111时，YWRj、DMCij、fj7、fj6、fj5、fj4、fj3、fj2、fj1先后上下分立的波形图；
[0050] 图16.为图9所示的8-2值转换电路MBVC8在Xi、Yj为高电平和输入bj+2bj+1bj为000～111时，DMij、YRDj、thj4、thj5、tbj0、tbj1、tbj2、tbj3、thj6先后上下分立的波形图；
[0051] 图17.为图9所示的8-2值转换电路MBVC8在Xi和Yj为高电平和输入bj+2bj+1bj为000～111时，mj+2、mj+1、mj、thj4、thj5、tbj0、tbj1、tbj2、tbj3、thj6先后上下分立的波形图；
[0052] 图18.为图6所示的带通-带阻变阈电路中参考电压Vref1和Vref0依次取4组值：2.2V和3.85V、2.2V和3.3V、2.2V和2.2V、3.3V和2.2V，管Q5漏极的输出依次为tbj0、tbj1、tbj2、tbj3，输入Vx为三角形波bin时的输入输出波形图；
[0053] 图19.为图6所示的带通-带阻变阈电路中参考电压Vrefl和Vref0依次取4组值：2.2V和3.85V、2.2V和3.3V、2.2V和2.2V、3.3V和2.2V，管Q5栅极的输出依次为t/bj0、t/bj1、t/bj2、t/bj3，输入Vx为三角形波bin时的输入输出波形图；
[0054] 图20.为图7所示的高通-低通变阈电路中参考电压Vrefl依次为3.85V、2.2V，图8所示的高通-低通变阈电路中Vref0依次为1.65V和3.3V，4种参考电压下管Q5漏极的输
出依次为t/hj4、t/hj5、thj5、thj6，输入Vx为三角形波bin时的输入输出波形图；
出依次为t/hj4、t/hj5、thj5、thj6，输入Vx为三角形波bin时的输入输出波形图；
[0055] 图21.为图7所示的高通-低通变阈电路中参考电压Vrefl依次为3.85V、2.2V，图8所示的高通-低通变阈电路中Vref0依次为1.65V和3.3V，4种参考电压下管Q5栅极的输
出依次为thj4、thj5、t/hj5、t/hj6，输入Vx为三角形波bin时的输入输出波形图；
出依次为thj4、thj5、t/hj5、t/hj6，输入Vx为三角形波bin时的输入输出波形图；
[0056] 图22.为本发明的一种8值存储单元嵌入2值DRAM存储矩阵的电路图；
[0057] 图23.为本发明的一种2-16转换电路BMVC16的电路图；
[0058] 图24.为本发明的一种2-10转换电路BMVC10的电路图；
具体实施方式
[0059] 本发明具体的内容说明如下：
[0060] (一)本发明目的是在保持二值DRAM原有特点的前提下嵌入K值存储单元，K≥4。K值存储单元嵌入DRAM的存储矩阵示如图1(图22为8值存储单元嵌入DRAM的存储矩
阵)，K值存储单元电路主要部分是NMOS管源极跟随器，电路极简单，随K值增大源极跟随器改动不大；重要的是：为实现二值DRAM中嵌入K值存储单元(取代2值存储单元)，要有
二多转换电路BMVCK支持，还要有多二转换电路MBVCK支持(实施例5已描述了8-2转换
电路MBVC8，参照图9所示的MBVC8，用类似方法去构成MBVCK)，因此基于本发明方法很容易实现K值存储单元嵌入DRAM的存储矩阵；K为2的幂或非2的幂，BMVCK习惯用K为2的幂
k+1 k k
(即K＝2 ，如K＝8，16，32等)，但非2的幂的K(K＝2+r+1，r≠2-1)也是实际需要
3
的，例如K＝2+2＝10，十进制数(2-10进制码，即BCD码)是人最常用的，十进制数的数
据量常常很大，诸如人工输入输出数据，测量仪表输出和显示数据等都是十进制数，需要存储大量十进制数，因此嵌入10值存储单元是非常实际和必要的，在DRAM的存储矩阵中可以大部分或全部分嵌入10值存储单元；参看图1，当行选择线Xi是高电平，从存储矩阵中选中该行所有的存储单元电路(打开传输门TG1和TG2)；当列选择线Yj是高电平，从上述选中
的一行中再选出Yj列的Lw位存储单元电路，字长Lw≥k+1，使这些被选中的单元经读/写
控制电路，与数据输入/输出端接通；最好选取Lw是k+1的整数倍n(满足存储2-K进制数
的数据的要求)，即Lw＝n(k+1)，则按二进制数最低位开始，每k+1位为一组，共n组，按图
1所示，每组接有一个K值存储单元电路，选中Xi行Yj列共有n个K值存储单元电路，每一
写位线有一个BMVCK，每一读位线有一个MBVCK，每一列有n个BMVCK和n个MBVCK(对所有
行)；如果Lw不是k+1的整数倍n，Lw＝n(k+1)+s，s≤k(每列存储有n个2-K进制数的数
s-1
据，余下s个非2-K进制数的数据)，记Ks＝2 ＜K，除嵌入n个K值存储单元电路外，余
下的s位用一个Ks值存储单元和二多转换电路BMVCKs及多二转换电路MBVCKs支持(注：Ks
值存储单元和K值存储单元结构基本相同，主要部分都是NMOS管源极跟随器)，其中BMVCKs可按照下述(二)中可叠加的特点①所述的方法快速构成；显然，s位也可保持用原s个2
值存储单元。Xi为高电平时除Yi为高电平的一列在读数据时兼刷新，其余Yi为低电平的列也在读数据时刷新；对Xj为高电平和Yi为低电平的列则全进行刷新；通过读写控制电路除完成K值存储信息的读和写功能之外，还可完成K值存储信息的刷新功能，保持二值DRAM
原有特点，K值存储单元电路结构极简单，用于存储量非常大的DRAM。
阵)，K值存储单元电路主要部分是NMOS管源极跟随器，电路极简单，随K值增大源极跟随器改动不大；重要的是：为实现二值DRAM中嵌入K值存储单元(取代2值存储单元)，要有
二多转换电路BMVCK支持，还要有多二转换电路MBVCK支持(实施例5已描述了8-2转换
电路MBVC8，参照图9所示的MBVC8，用类似方法去构成MBVCK)，因此基于本发明方法很容易实现K值存储单元嵌入DRAM的存储矩阵；K为2的幂或非2的幂，BMVCK习惯用K为2的幂
k+1 k k
(即K＝2 ，如K＝8，16，32等)，但非2的幂的K(K＝2+r+1，r≠2-1)也是实际需要
3
的，例如K＝2+2＝10，十进制数(2-10进制码，即BCD码)是人最常用的，十进制数的数
据量常常很大，诸如人工输入输出数据，测量仪表输出和显示数据等都是十进制数，需要存储大量十进制数，因此嵌入10值存储单元是非常实际和必要的，在DRAM的存储矩阵中可以大部分或全部分嵌入10值存储单元；参看图1，当行选择线Xi是高电平，从存储矩阵中选中该行所有的存储单元电路(打开传输门TG1和TG2)；当列选择线Yj是高电平，从上述选中
的一行中再选出Yj列的Lw位存储单元电路，字长Lw≥k+1，使这些被选中的单元经读/写
控制电路，与数据输入/输出端接通；最好选取Lw是k+1的整数倍n(满足存储2-K进制数
的数据的要求)，即Lw＝n(k+1)，则按二进制数最低位开始，每k+1位为一组，共n组，按图
1所示，每组接有一个K值存储单元电路，选中Xi行Yj列共有n个K值存储单元电路，每一
写位线有一个BMVCK，每一读位线有一个MBVCK，每一列有n个BMVCK和n个MBVCK(对所有
行)；如果Lw不是k+1的整数倍n，Lw＝n(k+1)+s，s≤k(每列存储有n个2-K进制数的数
s-1
据，余下s个非2-K进制数的数据)，记Ks＝2 ＜K，除嵌入n个K值存储单元电路外，余
下的s位用一个Ks值存储单元和二多转换电路BMVCKs及多二转换电路MBVCKs支持(注：Ks
值存储单元和K值存储单元结构基本相同，主要部分都是NMOS管源极跟随器)，其中BMVCKs可按照下述(二)中可叠加的特点①所述的方法快速构成；显然，s位也可保持用原s个2
值存储单元。Xi为高电平时除Yi为高电平的一列在读数据时兼刷新，其余Yi为低电平的列也在读数据时刷新；对Xj为高电平和Yi为低电平的列则全进行刷新；通过读写控制电路除完成K值存储信息的读和写功能之外，还可完成K值存储信息的刷新功能，保持二值DRAM
原有特点，K值存储单元电路结构极简单，用于存储量非常大的DRAM。
[0061] (二)本发明的二多转换电路及其构建方法十分方便和实用，输入2-K进制码中Kk+1
可为2的整数幂(K＝2 ，如K＝16，得出2-16进制码，即4位二进制码)或非2的整数
k
幂(K＝2+r+1，如K＝10，得出2-10进制码，即BCD码)，电路结构具有可叠加的特点；①
如果已构建出二多转换电路BMVCK，但K大于实际需求值K1，K-K1＝me，则只要将BMVCK中删去me个二极管DaF-me+1～DaF(用一导线短路DaF-me+1～DaF)，删去me个管QaF-me+1～QaF和删去me个选通门fjF-me+1～fjF，就可得出实际需求的BMVCK1；②反之，如果已构建出二多转换电路BMVCK，但K小于实际需求值K2，K2-K＝md，则只要将BMVCK中增加md个二极管DaF+1～DaF+md，增加md个管QaF+1～QaF+md和增加md个选通门输出fjF+1～fjF+md，就可得出实际需求的BMVCK2；
例如，已构建出BMVC16(图23)，但实际需求BMVC10，16-10＝6，只要将BMVC16中删去6个二极管Da10～Da15(用一导线短路Da10～Da15)，删去6个管Qa10～Qa15和删去6个选通门输出fj10～fj15，就可得出实际需求的BMVC10(图24)，反之(已构建BMVC10，实际需求BMVC16)，实现也十分方便。为保持二值DRAM原有特点，最好选取VDC＝1.5V(或VDC＝1.8V)，VSS＝
1.5V-FVd-Δ(或VSS＝1.8V-FVd-Δ)，其中1.5(或1.8V)为常规二值DRAM采用的直流电源
电压，显然取VDC为其它电压也可行，如VDC＝3.0V等，而Δ稍大点并不影响结果。注：根据MOS管的特点，PMOS管的衬底接最高电源电压VDC，NMOS管的衬底接最低电源电压VSS，为简便，DRAM的存储矩阵等电路中略去衬底不画。
可为2的整数幂(K＝2 ，如K＝16，得出2-16进制码，即4位二进制码)或非2的整数
k
幂(K＝2+r+1，如K＝10，得出2-10进制码，即BCD码)，电路结构具有可叠加的特点；①
如果已构建出二多转换电路BMVCK，但K大于实际需求值K1，K-K1＝me，则只要将BMVCK中删去me个二极管DaF-me+1～DaF(用一导线短路DaF-me+1～DaF)，删去me个管QaF-me+1～QaF和删去me个选通门fjF-me+1～fjF，就可得出实际需求的BMVCK1；②反之，如果已构建出二多转换电路BMVCK，但K小于实际需求值K2，K2-K＝md，则只要将BMVCK中增加md个二极管DaF+1～DaF+md，增加md个管QaF+1～QaF+md和增加md个选通门输出fjF+1～fjF+md，就可得出实际需求的BMVCK2；
例如，已构建出BMVC16(图23)，但实际需求BMVC10，16-10＝6，只要将BMVC16中删去6个二极管Da10～Da15(用一导线短路Da10～Da15)，删去6个管Qa10～Qa15和删去6个选通门输出fj10～fj15，就可得出实际需求的BMVC10(图24)，反之(已构建BMVC10，实际需求BMVC16)，实现也十分方便。为保持二值DRAM原有特点，最好选取VDC＝1.5V(或VDC＝1.8V)，VSS＝
1.5V-FVd-Δ(或VSS＝1.8V-FVd-Δ)，其中1.5(或1.8V)为常规二值DRAM采用的直流电源
电压，显然取VDC为其它电压也可行，如VDC＝3.0V等，而Δ稍大点并不影响结果。注：根据MOS管的特点，PMOS管的衬底接最高电源电压VDC，NMOS管的衬底接最低电源电压VSS，为简便，DRAM的存储矩阵等电路中略去衬底不画。
[0062] (三)考虑F个积项S1～SF是2-K进制码中按1的位对应的变量写出，其余变量删去，本发明的二多转换电路BMVCK的构建方法在熟练后，步骤①可进一步简化书写形式，基于常用十进制数书写形式只写有效位，如012常书写为12(高位0略去)，类似方式简化
①中2-K进制码为只写有效位：(1)2＝1，(2)2＝10，(3)2＝11，(4)2＝100，(5)2＝101，(6)2＝110，(7)2＝111，(8)2＝1000，(9)2＝1001，…………(高位0略去)，其中变量
bj+kbj+k-1bj+k-2…bj+3bj+2bj+1bj从最低位(最右)开始计算(按1的位对应的变量写出，其余变量删去)。另外，方法很熟练后还可略去②F个积项S1～SF，直接写出F个逻辑式fj1～
fjF，甚至还可直接画出F个选通门fj1～fjF。
①中2-K进制码为只写有效位：(1)2＝1，(2)2＝10，(3)2＝11，(4)2＝100，(5)2＝101，(6)2＝110，(7)2＝111，(8)2＝1000，(9)2＝1001，…………(高位0略去)，其中变量
bj+kbj+k-1bj+k-2…bj+3bj+2bj+1bj从最低位(最右)开始计算(按1的位对应的变量写出，其余变量删去)。另外，方法很熟练后还可略去②F个积项S1～SF，直接写出F个逻辑式fj1～
fjF，甚至还可直接画出F个选通门fj1～fjF。
[0063] 实施例1：F个选通门具有1∶0阶梯特性输出的数学证明：
[0064] 当输入2-K进制码为(U)2时，(1)设U＜F，对任意输入2-K进制码(V)2＞(U)2，将2-K进制码(V)2和(U)2进行按位比较，如果(V)2任一位都不大于(U)2相同位，则与(V)2＞(U)2矛盾，所以2-K进制码(V)2只少有1位bj+L之值大于(U)2的相同位bj+L之值，即
(V)2的bj+L＝1，(U)2的bj+L＝0；(V)2的bj+L＝1表明数码(V)2派生选通门输入必含有变量bj+L；现在输入2-K进制码为(U)2，即输入2-K进制码中bj+L为0，也就是(V)2派生选通门的输入bj+L为低电平，而(V)2派生选通门只有与非门和非门二种形式，所以该(V)2派生选通门输出必为高电平；对所有2-K进制码(V)2＞(U)2，所有(V)2派生选通门fjv的输出
全都是高电平(即fjv＝1)；而输入2-K进制码为(U)2，显然数(U)2派生选通门fjU的所有
输入全是高电平，fjU输出必是低电平(即fjU＝0)，得出fjF＝1，fjF-1＝1，………＝fjU+3＝1，fjU+2＝1，fjU+1＝1，fjU＝0；选通门fjU的nd＝F-U；(2)设U＝F，输入2-K进制码为(F)2，则fjF＝0，即选通门fjF的nd＝0。F个选通门具有1∶0阶梯特性输出是二多转换
电路及其构建方法和电路实现的基础，利用式fjF＝fjF-1＝………＝fjU+3＝fjU+2＝fjU+1＝
1和fjU＝0证明BMVCK功能的实现；注：①因为已规定输入K个2-K进制码是(0)2～(F)2，
所以输入2-K进制码的上限是(F)2，下限是(0)2；②当输入2-K进制码为(0)2时，fjF＝fjF-1＝………＝fj3＝fj2＝fj1＝1，而fj0不存在，不存在的输出fj0可取随意值，不妨取fj0＝
0，于是有fjF＝fjF-1＝…………＝fj3＝fj2＝fj1＝1，fj0＝0；当输入2-K进制码为(F)2时，fjF＝0。
(V)2的bj+L＝1，(U)2的bj+L＝0；(V)2的bj+L＝1表明数码(V)2派生选通门输入必含有变量bj+L；现在输入2-K进制码为(U)2，即输入2-K进制码中bj+L为0，也就是(V)2派生选通门的输入bj+L为低电平，而(V)2派生选通门只有与非门和非门二种形式，所以该(V)2派生选通门输出必为高电平；对所有2-K进制码(V)2＞(U)2，所有(V)2派生选通门fjv的输出
全都是高电平(即fjv＝1)；而输入2-K进制码为(U)2，显然数(U)2派生选通门fjU的所有
输入全是高电平，fjU输出必是低电平(即fjU＝0)，得出fjF＝1，fjF-1＝1，………＝fjU+3＝1，fjU+2＝1，fjU+1＝1，fjU＝0；选通门fjU的nd＝F-U；(2)设U＝F，输入2-K进制码为(F)2，则fjF＝0，即选通门fjF的nd＝0。F个选通门具有1∶0阶梯特性输出是二多转换
电路及其构建方法和电路实现的基础，利用式fjF＝fjF-1＝………＝fjU+3＝fjU+2＝fjU+1＝
1和fjU＝0证明BMVCK功能的实现；注：①因为已规定输入K个2-K进制码是(0)2～(F)2，
所以输入2-K进制码的上限是(F)2，下限是(0)2；②当输入2-K进制码为(0)2时，fjF＝fjF-1＝………＝fj3＝fj2＝fj1＝1，而fj0不存在，不存在的输出fj0可取随意值，不妨取fj0＝
0，于是有fjF＝fjF-1＝…………＝fj3＝fj2＝fj1＝1，fj0＝0；当输入2-K进制码为(F)2时，fjF＝0。
[0065] 当输入信号有输入约束条件时仍成立(因不存在的信号可取随意值，不妨按所需的要求选取＝0和1之一)。特别是输入信号的输入约束条件为：输入信号只出现K个2-K进制码的前Ks个；该K个2-K进制码的前Ks个为：(0)2、(1)2、(2)2、……、(Fs-1)2、(Fs)2，其中Fs＝Ks-1，Ks＜K；注：基于常用十进制数书写形式只写有效位(高位0略去)，类似
方式2-K进制码也可只写有效位，则K个2-K进制码的前Ks个实为Ks个2-Ks进制码(如
同尖塔形的上部仍是尖塔形，表明电路结构具有可叠加的特点)。
方式2-K进制码也可只写有效位，则K个2-K进制码的前Ks个实为Ks个2-Ks进制码(如
同尖塔形的上部仍是尖塔形，表明电路结构具有可叠加的特点)。
[0066] 实施例2：2-10值转换电路BMVC10实现功能的证明。
[0067] 利用9个选通门具有1∶0阶梯特性输出证明BMVC10实现的功能，BMVCK中取K＝10，得出2-10值转换电路BMVC10，示如图24，BMVC10满足实现的功能：①当bj+3bj+2bj+1bj＝
1001时，fj9＝0，fj9低电平送到PMOS管Qa9栅极，管Qa9导通，VDC直接连通YWRj，YWRj输出电压VYWRj＝VDC(逻辑9)；②当bj+3bj+2bj+1bj＝1000时，fj9＝1和fj8＝0，fj9高电平送到管Qa9栅极，管Qa9截止，fj8低电平送到管Qa8栅极，管Qa8导通，VDC经过1个二极管Da9接通YWRj，VYWRj＝VDC-Vd(逻辑8)；③当bj+3bj+2bj+1bj＝0111时，fj9＝fj8＝1和fj7＝0，fj9、fj8高电平各自送到管Qa9、Qa8栅极，2个管Qa9、Qa8截止，fj7低电平送到管Qa7栅极，管Qa7导通，VDC经过2个二极管Da9和Da8接通YWRj，VYWRj＝VDC-2Vd(逻辑7)；④当bj+3bj+2bj+1bj＝0110时，fj9＝fj8＝fj7＝1和fj6＝0，fj9～fj7高电平各自送到管Qa9～Qa7栅极，3个管Qa9～Qa7截止，fj6低电平送到管Qa6栅极，管Qa6导通，VDC经过3个二极管Da9～Da7接通YWRj，VYWRj＝VDC-3Vd(逻辑6)；………，⑤当bj+3bj+2bj+1bj＝0010时，fj9＝fj8＝fj7＝fj6＝fj5＝fj4＝fj3＝1和fj2＝0，fj9～fj3高电平各自送到管Qa9～Qa3栅极，7个管Qa9～Qa3截止，fj2低电平送到管Qa2栅极，管Qa2导通，VDC经过7个二极管Da9～Da3接通YWRj，VYWRj＝VDC-7Vd(逻辑2)；⑥当bj+3bj+2bj+1bj＝0001时，fj9＝fj8＝fj7＝fj6＝fj5＝fj4＝fj3＝fj2＝1和fj2＝0，fj9～fj2高电平各自送到管Qa9～Qa2栅极，8个管Qa9～Qa2截止，fj1送低电平到管Qa1栅极，管Qa1导通，VDC经过8个二极管Da9～Da2接通YWRj，VYWRj＝VDC-8Vd(逻辑1)；⑦当bj+3bj+2bj+1bj＝0000时，fj9＝fj8＝fj7＝fj6＝fj5＝fj4＝fj3＝fj2＝fj1＝1，fj9～fj1高电平各自送到管Qa9～Qa1栅极，9个管Qa9～Qa1全都截止，VYWRj与VDC断开，VYWRj＝VSS(逻辑0)；示如图10～12中的YWRj，二进制数码0000～1001对应十进制数码为0～9，当输
入bj+3bj+2bj+1bj＝0000～1001时，YWRj输出电压VYWRj有10个逻辑电平v(0)～v(9)，各自表示逻辑0～9，其中v(0)＝VSS，v(k)＝VDC-(9-k)Vd，k＝1～9。
1001时，fj9＝0，fj9低电平送到PMOS管Qa9栅极，管Qa9导通，VDC直接连通YWRj，YWRj输出电压VYWRj＝VDC(逻辑9)；②当bj+3bj+2bj+1bj＝1000时，fj9＝1和fj8＝0，fj9高电平送到管Qa9栅极，管Qa9截止，fj8低电平送到管Qa8栅极，管Qa8导通，VDC经过1个二极管Da9接通YWRj，VYWRj＝VDC-Vd(逻辑8)；③当bj+3bj+2bj+1bj＝0111时，fj9＝fj8＝1和fj7＝0，fj9、fj8高电平各自送到管Qa9、Qa8栅极，2个管Qa9、Qa8截止，fj7低电平送到管Qa7栅极，管Qa7导通，VDC经过2个二极管Da9和Da8接通YWRj，VYWRj＝VDC-2Vd(逻辑7)；④当bj+3bj+2bj+1bj＝0110时，fj9＝fj8＝fj7＝1和fj6＝0，fj9～fj7高电平各自送到管Qa9～Qa7栅极，3个管Qa9～Qa7截止，fj6低电平送到管Qa6栅极，管Qa6导通，VDC经过3个二极管Da9～Da7接通YWRj，VYWRj＝VDC-3Vd(逻辑6)；………，⑤当bj+3bj+2bj+1bj＝0010时，fj9＝fj8＝fj7＝fj6＝fj5＝fj4＝fj3＝1和fj2＝0，fj9～fj3高电平各自送到管Qa9～Qa3栅极，7个管Qa9～Qa3截止，fj2低电平送到管Qa2栅极，管Qa2导通，VDC经过7个二极管Da9～Da3接通YWRj，VYWRj＝VDC-7Vd(逻辑2)；⑥当bj+3bj+2bj+1bj＝0001时，fj9＝fj8＝fj7＝fj6＝fj5＝fj4＝fj3＝fj2＝1和fj2＝0，fj9～fj2高电平各自送到管Qa9～Qa2栅极，8个管Qa9～Qa2截止，fj1送低电平到管Qa1栅极，管Qa1导通，VDC经过8个二极管Da9～Da2接通YWRj，VYWRj＝VDC-8Vd(逻辑1)；⑦当bj+3bj+2bj+1bj＝0000时，fj9＝fj8＝fj7＝fj6＝fj5＝fj4＝fj3＝fj2＝fj1＝1，fj9～fj1高电平各自送到管Qa9～Qa1栅极，9个管Qa9～Qa1全都截止，VYWRj与VDC断开，VYWRj＝VSS(逻辑0)；示如图10～12中的YWRj，二进制数码0000～1001对应十进制数码为0～9，当输
入bj+3bj+2bj+1bj＝0000～1001时，YWRj输出电压VYWRj有10个逻辑电平v(0)～v(9)，各自表示逻辑0～9，其中v(0)＝VSS，v(k)＝VDC-(9-k)Vd，k＝1～9。
[0068] 实施例3：2-8转换电路BMVC8实现功能的证明。
[0069] 利用7个选通门具有1∶0阶梯特性输出证明BMVC8实现的功能，BMVCK中取K＝8，得出2-8转换电路BMVC8；根据前述BMVCK电路构建具有可叠加的特点，BMVC8可由BMVC10图24得出，将图24中的二极管Da9和Da8短路(短路则Da9和Da8不起作用，即删去)，断开
管Qa9和Qa8(断开则Qa9和Qa8不起作用，即删去)，删去选通门fj9和fj8；BMVC8有三位输入bj+2bj+1bj，①当bj+2bj+1bj＝111时，fj7＝0，fj7低电平送到PMOS管Qa7栅极，管Qa7导通，YWRj输出电压VYWRj＝VDC(逻辑7)；②当bj+2bj+1bj＝110时，fj7＝1和fj6＝0，fj7高电平送到管Qa7栅极，管Qa7截止，fj6低电平送到管Qa6栅极，管Qa6导通，VDC经过1个二极管Da7接通YWRj，VYWRj＝VDC-Vd(逻辑6)；③当bj+2bj+1bj＝101时，fj7＝fj6＝1和fj5＝0，fj7、fj6高电平各自送到管Qa7、Qa6栅极，2个管Qa7、Qa6截止，fj5低电平送到管Qa5栅极，管Qa5导通，VDC经过2个二极管Da7、Da6接通YWRj，VYWRj＝VDC-2Vd(逻辑5)；………④当bj+2bj+1bj＝010时，fj7＝fj6＝fj5＝fj4＝fj3＝1和fj2＝0，fj7～fj3低电平各自送到管Qa7～Qa3栅极，5个管
Qa7～Qa3截止，fj2低电平各自送到管Qa2栅极，管Qa2导通，VDC经过5个二极管Da7～Da3接通YWRj，VYWRj＝VDC-5Vd(逻辑2)；⑤当bj+2bj+1bj＝001时，fj7＝fj6＝fj5＝fj4＝fj3＝fj2＝1和fj2＝0，fj7～fj2高电平各自送到管Qa7～Qa2栅极，6个管Qa7～Qa2截止，fj1低电平送到管Qa1栅极，管Qa1导通，VDC经过6个二极管Da7～Da2接通YWRj，VYWRj＝VDC-6Vd(逻辑
1)；⑥当bj+2bj+1bj＝000时，fj7＝fj6＝fj5＝fj4＝fj3＝fj2＝fj1＝1，fj7～fj1高电平各自送到管Qa7～Qa1栅极，7个管Qa7～Qa1全都截止，VDC与VYWRj断开，VYWRj＝VSS(逻辑0)，示如图13和图15中的YWRj；当输入bj+2bj+1bj＝000～111时，YWRj输出电压VYWRj有8个逻辑电平V(0)～V(7)，各自表示逻辑0～7，其中v(0)＝VSS，v(k)＝VDC-(7-k)Vd，k＝1～
7。
管Qa9和Qa8(断开则Qa9和Qa8不起作用，即删去)，删去选通门fj9和fj8；BMVC8有三位输入bj+2bj+1bj，①当bj+2bj+1bj＝111时，fj7＝0，fj7低电平送到PMOS管Qa7栅极，管Qa7导通，YWRj输出电压VYWRj＝VDC(逻辑7)；②当bj+2bj+1bj＝110时，fj7＝1和fj6＝0，fj7高电平送到管Qa7栅极，管Qa7截止，fj6低电平送到管Qa6栅极，管Qa6导通，VDC经过1个二极管Da7接通YWRj，VYWRj＝VDC-Vd(逻辑6)；③当bj+2bj+1bj＝101时，fj7＝fj6＝1和fj5＝0，fj7、fj6高电平各自送到管Qa7、Qa6栅极，2个管Qa7、Qa6截止，fj5低电平送到管Qa5栅极，管Qa5导通，VDC经过2个二极管Da7、Da6接通YWRj，VYWRj＝VDC-2Vd(逻辑5)；………④当bj+2bj+1bj＝010时，fj7＝fj6＝fj5＝fj4＝fj3＝1和fj2＝0，fj7～fj3低电平各自送到管Qa7～Qa3栅极，5个管
Qa7～Qa3截止，fj2低电平各自送到管Qa2栅极，管Qa2导通，VDC经过5个二极管Da7～Da3接通YWRj，VYWRj＝VDC-5Vd(逻辑2)；⑤当bj+2bj+1bj＝001时，fj7＝fj6＝fj5＝fj4＝fj3＝fj2＝1和fj2＝0，fj7～fj2高电平各自送到管Qa7～Qa2栅极，6个管Qa7～Qa2截止，fj1低电平送到管Qa1栅极，管Qa1导通，VDC经过6个二极管Da7～Da2接通YWRj，VYWRj＝VDC-6Vd(逻辑
1)；⑥当bj+2bj+1bj＝000时，fj7＝fj6＝fj5＝fj4＝fj3＝fj2＝fj1＝1，fj7～fj1高电平各自送到管Qa7～Qa1栅极，7个管Qa7～Qa1全都截止，VDC与VYWRj断开，VYWRj＝VSS(逻辑0)，示如图13和图15中的YWRj；当输入bj+2bj+1bj＝000～111时，YWRj输出电压VYWRj有8个逻辑电平V(0)～V(7)，各自表示逻辑0～7，其中v(0)＝VSS，v(k)＝VDC-(7-k)Vd，k＝1～
7。
[0070] 利用F个选通门具有1∶0阶梯特性输出可证明BMVC16实现的功能，按上述同样方法分析图23所示的BMVC16，二进制数码0000～1111对应十进制数码为0～15，当输入
bj+3bj+2bj+1bj＝0000～1111时，YWRj输出电压VYWRj有16个逻辑电平v(0)～v(15)，各自表示逻辑0～15，其中v(0)＝VSS，v(k)＝VDC-(15-k)Vd，k＝1～15。所用二极管为硅二极
管(也可用其它二极管)，为降低功耗和提高性能，恒流源Ij电流取较小值。
bj+3bj+2bj+1bj＝0000～1111时，YWRj输出电压VYWRj有16个逻辑电平v(0)～v(15)，各自表示逻辑0～15，其中v(0)＝VSS，v(k)＝VDC-(15-k)Vd，k＝1～15。所用二极管为硅二极
管(也可用其它二极管)，为降低功耗和提高性能，恒流源Ij电流取较小值。
[0071] 实施例4：对图24所示电路BMVC10的Pspice计算机模拟波形图10～12的说明。
[0072] 2-10转换电路BMVC10示如图24，其Pspice计算机模拟波形示如图10～12。图10为BMVC10在输入bj+3bj+2bj+1bj为0000～1111时，bj+3、bj+2、bj+1、bj、fj9、fj8、fj7、fj6、fj5、fj4、fj3、fj2、fj先后上下分立的波形图；图11为BMVC10在输入bj+3bj+2bj+1bj为0000～1111时，YWRj、fj9、fj8、fj7、fj6、fj5、fj4、fj3、fj2、fj1先后上下分立的波形图，由图10看出，当输入bj+3bj+2bj+1bj为0000～1111时(上面4个)，得出9个选通门输出为fj9～fj1(下上面9
个)，由图11看出，在fj9～fj1作用下(下上面9个)，得出BMVC10输出YWRj有10值(0～
9)(上面第1个)，满足BMVC10规定的功能；图12为10值存储单元电路嵌入2值DRAM存储
矩阵的BMVC10和MBVC10在Xi、Yj为高电平和输入bj+3bj+2bj+1bj为0000～1001时，bj+3、bj+2、bj+1、bj、YWRj、YRDj、mj+3、mj+2、mj+1、mj先后上下分立的波形图；由图12看出，当BMVC10的输入bj+3bj+2bj+1bj＝0000～1001(上面4个波形)时，BMVC10输出YWRj为10值信号(第5个波
形)，该10值信号经10值存储单元得出的YRDj(第6个波形)，YRDj输入到MBVC10，最后MBVC10输出mj+3mj+2mj+1mj＝0000～1001(下面4个波形)，MBVC10的4位2值输出mj+3mj+2mj+1mj波形与BMVC10的4位2值输入bj+3bj+2bj+1bj波形相同；BMVC10中可取二极管Da2～Da9为硅二极管Da2～Da9，VDC＝1.5V，VSS＝-5.5V，VD＝0V。注：Xi和Yi的高电平和低电平各自为近VDC和0；因TG1和TG2是传输10值信号，其控制信号幅度要和10值信号幅度一致，所以由Xi产生另一个同相的幅度增加的行选择线X0i，X0i的高电平和低电平各自为VDC和VSS；当行选择线Xi是高电平时，对应X0i也是高电平，为简便，附图均按Xi为高低电平来说明。
个)，由图11看出，在fj9～fj1作用下(下上面9个)，得出BMVC10输出YWRj有10值(0～
9)(上面第1个)，满足BMVC10规定的功能；图12为10值存储单元电路嵌入2值DRAM存储
矩阵的BMVC10和MBVC10在Xi、Yj为高电平和输入bj+3bj+2bj+1bj为0000～1001时，bj+3、bj+2、bj+1、bj、YWRj、YRDj、mj+3、mj+2、mj+1、mj先后上下分立的波形图；由图12看出，当BMVC10的输入bj+3bj+2bj+1bj＝0000～1001(上面4个波形)时，BMVC10输出YWRj为10值信号(第5个波
形)，该10值信号经10值存储单元得出的YRDj(第6个波形)，YRDj输入到MBVC10，最后MBVC10输出mj+3mj+2mj+1mj＝0000～1001(下面4个波形)，MBVC10的4位2值输出mj+3mj+2mj+1mj波形与BMVC10的4位2值输入bj+3bj+2bj+1bj波形相同；BMVC10中可取二极管Da2～Da9为硅二极管Da2～Da9，VDC＝1.5V，VSS＝-5.5V，VD＝0V。注：Xi和Yi的高电平和低电平各自为近VDC和0；因TG1和TG2是传输10值信号，其控制信号幅度要和10值信号幅度一致，所以由Xi产生另一个同相的幅度增加的行选择线X0i，X0i的高电平和低电平各自为VDC和VSS；当行选择线Xi是高电平时，对应X0i也是高电平，为简便，附图均按Xi为高低电平来说明。
[0073] 实施例5：实现8-2转换电路MBVC8功能的说明。
[0074] 参看图5，考虑管GB0mj～GB3mj的栅极经带通-带阻变阈电路接输入YRDj，管GH4mj～GH6mj的栅极经高通-低通变阈电路接输入YRDj，其中管GH4mj在YRDj输入仅为逻辑4～7时导通，管GH5mj在YRDj输入仅为逻辑6、7时导通，管GH6mj在YRDj输入仅为逻辑7时导通，管GB0mj在YRDj输入仅为逻辑2、3时导通，管GB0nj在YRDj输入仅为逻辑2、3时导通，管GB1mj在YRDj输入仅为逻辑电平1时导通，管GB2mj在YRDj输入仅为逻辑电平3时导通，管GB3mj在YRDj输入仅为逻辑电平5时导通，还考虑输出mj+2接管GH4mj的漏极，输出mj+1接GH5mj和GB0mj的漏极，输出mj接GB1mj、GB2mj、GB3mj和GH6mj的漏极，所有管的源极都接VDC，只要其中有一管导通，即该管漏极和源极导通，该管漏极输出就是高电平，所以MBVC8的输入输出关系为：(1)当YRDj输入为逻辑7时，管GH4mj、GH5mj、GH6mj导通，输出mj+2mj+1mj＝111；(2)当YRDj输入为逻辑6时，管GH4mj、GH5mj导通，其它管截止，输出mj+2mj+1mj＝110；(3)当YRDj输入为逻辑5时，管GH4mj、GB3mj导通，其它管截止，输出mj+2mj+1mj＝101；(4)当YRDj输入为逻辑4时，管GH4mj导通，其它管截止，输出mj+2mj+1mj＝100；(5)当YRDj输入为逻辑3时，管GB0mj、GB2mj导通，其它管截止，输出mj+2mj+1mj＝011；(6)当YRDj输入为逻辑2时，管GB0mj导通，其它管截止，输出mj+2mj+1mj＝010；(7)当YRDj输入为逻辑1时，管GB1mj导通，其它管截止，输出mj+2mj+1mj＝001；(8)当YRDj输入为逻辑0时，所有管都截止，输出mj+2mj+1mj＝000；表示YRDj输入逻辑0～7时，得出对应的二值输出000～111；注：MBVC8中取VDC＝1.8V，VSS＝-3.5V，VD＝0V。类似方法实现K-2转换电路MBVCK。
[0075] 实施例6：对Pspice计算机模拟波形图13～17的说明。
[0076] 图9为8-2转换电路MBVC8，在实施例3中已描述2-8转换电路BMVC8构成(将图24中的二极管Da9和Da8短路，即用一导线取代Da9和Da8，删去Da9和Da8，删去选通门fj9和fj8)；图22为8值存储单元嵌入2值DRAM存储矩阵的电路图，结合图9和图22说明，VDC＝
1.8V，VSS＝-3.5V，VD＝0V；图13为Xi和Yj为高电平时，bj+2、bj+1、bj、YWRj、YRDj、mj+2、mj+1、mj按顺序先后上下分立的波形图，由图13看出，当BMVC8的输入bj+2bj+1bj＝000～111(上面3个波形)时，BMVC8输出YWRj为8值信号(第4个波形)，该8值信号经8值存储单元
得出的YRDj(第5个波形)，YRDj输入到MBVC8，最后MBVC8输出mj+2mj+1mj＝000～111(下面
3个波形)，MBVC8的3位2值输出mj+2mj+1mj波形与BMVC8的3位2值输入bj+2bj+1bj波形相
同；注：Xi和Yi的高电平和低电平各自为近VDC和0；因TG1和TG2是传输8值信号，所以由Xi产生另一个同相的幅度增加的行选择线X0i，X0i的高电平和低电平各自为VDC和VSS当行选择线Xi是高电平时，对应X0i也是高电平，附图均按Xi为高低电平来说明；
1.8V，VSS＝-3.5V，VD＝0V；图13为Xi和Yj为高电平时，bj+2、bj+1、bj、YWRj、YRDj、mj+2、mj+1、mj按顺序先后上下分立的波形图，由图13看出，当BMVC8的输入bj+2bj+1bj＝000～111(上面3个波形)时，BMVC8输出YWRj为8值信号(第4个波形)，该8值信号经8值存储单元
得出的YRDj(第5个波形)，YRDj输入到MBVC8，最后MBVC8输出mj+2mj+1mj＝000～111(下面
3个波形)，MBVC8的3位2值输出mj+2mj+1mj波形与BMVC8的3位2值输入bj+2bj+1bj波形相
同；注：Xi和Yi的高电平和低电平各自为近VDC和0；因TG1和TG2是传输8值信号，所以由Xi产生另一个同相的幅度增加的行选择线X0i，X0i的高电平和低电平各自为VDC和VSS当行选择线Xi是高电平时，对应X0i也是高电平，附图均按Xi为高低电平来说明；
[0077] 图14为2-8转换电路BMVC8在Xi和Yj为高电平时，bj+2、bj+1、bj、fj7、fj6、fj5、fj4、fj3、fj2、fj先后上下分立的波形图；当BMVC8的输入bj+2bj+1bj＝000～111(上面3个波形)时，BMVC8中生成7个门fj7、fj6、fj5、fj4、fj3、fj2、fj的输出波形(下面7个波形)；图15为2-8转换电路BMVC8在Xi和Yj为高电平时，YWRj、DMCij、fj7、fj6、fj5、fj4、fj3、fj2、fj1先后上下分立的波形图，管Qa7～Qa1在fj7～fj1(下面7个波形)的作用下，YWRj输出有8个逻辑电
平v(0)～v(7)，各自对应逻辑0～7(上面第1个波形)，YWRj传输到FS的输入DMCij，DMcij有相同的8个逻辑电平(上面第2个波形)；图16为8-2转换电路MBVC8(图9)在Xi和Yj
为高电平时，DMij、YRDj、thj4、thj5、tbj0、tbj1、tbj2、tbj3、thj6先后上下分立的波形图，DMCij经FS形成波形相接近的8值射极输出DMij(上面第1个波形)，DMij经导通的TG2向外输出YRDj，YRDj波形与DMij波形相同(上面第2个波形)；MBVC8在YRDj作用下生成4个带通阈信号tbj0、tbj1、tbj2、tbj3(下面倒数第2～5个波形)，生成3个高通阈信号thj4、thj5、thj6(正数第
3、4个波形和下面倒数第1个波形)；图17为8-2转换电路MBVC8在Xi和Yj为高电平时，
mj+2、mj+1、mj、thj4、thj5、tbj0、tbj1、tbj2、tbj3、thj6先后上下分立的波形图，在阈信号thj4、thj5、tbj0、thb1、tbj2、tbj3、thj6作用下(下面倒数第1～7个波形)，得出MBVC8输出mj+2、mj+1、mj的波形(上面第1～3个波形)；可以看出，MBVC8输出mj+2、mj+1、mj的波形和上述BMVC8输入bj+2、bj+1、bj的波形相同，BMVC8将3位2值输入转换为8值信号YWRj，存入8值存储单元，
8值存储单元产生YRDj，MBVC8又将8值信号YRDj转换为3位2值信号输出；注：MBVC8中VDC＝1.8V，VSS＝-3.5V，VD＝0V。
平v(0)～v(7)，各自对应逻辑0～7(上面第1个波形)，YWRj传输到FS的输入DMCij，DMcij有相同的8个逻辑电平(上面第2个波形)；图16为8-2转换电路MBVC8(图9)在Xi和Yj
为高电平时，DMij、YRDj、thj4、thj5、tbj0、tbj1、tbj2、tbj3、thj6先后上下分立的波形图，DMCij经FS形成波形相接近的8值射极输出DMij(上面第1个波形)，DMij经导通的TG2向外输出YRDj，YRDj波形与DMij波形相同(上面第2个波形)；MBVC8在YRDj作用下生成4个带通阈信号tbj0、tbj1、tbj2、tbj3(下面倒数第2～5个波形)，生成3个高通阈信号thj4、thj5、thj6(正数第
3、4个波形和下面倒数第1个波形)；图17为8-2转换电路MBVC8在Xi和Yj为高电平时，
mj+2、mj+1、mj、thj4、thj5、tbj0、tbj1、tbj2、tbj3、thj6先后上下分立的波形图，在阈信号thj4、thj5、tbj0、thb1、tbj2、tbj3、thj6作用下(下面倒数第1～7个波形)，得出MBVC8输出mj+2、mj+1、mj的波形(上面第1～3个波形)；可以看出，MBVC8输出mj+2、mj+1、mj的波形和上述BMVC8输入bj+2、bj+1、bj的波形相同，BMVC8将3位2值输入转换为8值信号YWRj，存入8值存储单元，
8值存储单元产生YRDj，MBVC8又将8值信号YRDj转换为3位2值信号输出；注：MBVC8中VDC＝1.8V，VSS＝-3.5V，VD＝0V。
[0078] 实施例7：PMOS管带通-带阻和高通-低通变阈电路功能的说明：
[0079] 参看图6所示的PMOS管带通-带阻变阈电路，Vex1＝Vrefl-VDC+Vtn1+|Vtp2|，Vex0＝Vref0-VDC-Vtn3-|Vtp4|，由图得出：①当Vex1＞Vx-VDC＞Vex0时，QB1导通(∵管Q1、Q2支路和管Q3、Q4支路全截止)，否则，QB1截止，带区间为(Vex0，Vex1)；接有带通-带阻变阈电路的PMOS管QB1称为带通式变阈PMOS管，tb＝(Vex0，Vex1)，称tb为带通阈；②当Vex1＞Vx-VDC＞Vex0时，QR0截止(∵Q1、Q2支路和Q3、Q4支路有一支路导通)，否则，QR0导通；接有带通-带阻变阈电路的PMOS管QR0称为带阻式变阈PMOS管，t/b＝(Vex0，Vex1)，称t/b为带阻阈，带通阈tb和带阻阈t/b由符号‘b’和‘/b’区分。
[0080] 参看图7所示的第一种PMOS管高通-低通变阈电路，仅当Vx-VDC＞Vex1(高区间)时，QH1导通(∵管Q1、Q2支路导通)，QL0截止；接有高通-低通变阈电路的PMOS管QH1称为高通式变阈PMOS管，th＝(Vex1)，th称为高通阈；接有高通-低通变阈电路的PMOS管QL0称为低通式变阈PMOS管，t/h＝(＜Vex1)，t/h称为低通阈；高通阈th和低通阈t/h由符号‘h’和‘/h’区分。参看图8所示的第二种PMOS管高通-低通变阈电路，仅当Vx-VDC≤Vex0(低区间)时，QL0导通(∵管Q3、Q4支路导通)，QH1截止；类似上述方式，接有高通-低通变阈电路的PMOS管QH1和QL0各自称为高通式和低通式变阈PMOS管，th＝(＞Vex0)，t/h＝
(＜Vex0)，th和t/h各自称为高通阈和低通阈。
(＜Vex0)，th和t/h各自称为高通阈和低通阈。
[0081] 上述带通阈，带阻阈，高通阈和低通阈包括电压范围和开启性质二个属性，在MOS管栅极标以符号tb，t/b，th或t/h来表示其属性。为简化书写，MOS管栅极的阈控制信号用阈信号tb，阈信号t/b，阈信号th或阈信号t/h来表示，即上述符号前加‘阈信号’。图6～8中的R1可用恒流源I1代替(电流I1由VDC流向管Q1和Q3的漏极)。注：上述带通
阈，带阻阈，高通阈和低通阈中直流电源VDC＝5.5V，VSS＝0V，VD＝4.0V，VDC-VSS＝5.5V，常规PMOS管的衬底接电源电压VDC(最高电位)，NMOS管的衬底接地(最低高电位)；一般Vx
是相对地(0V)的输入电压，若取VDC＝1.8V，VSS＝-3.5V，VD＝0V，VDC-VSS＝5.3V，则PMOS管的衬底接电源电压VDC(最高电位)，NMOS管的衬底接VSS(最低高电位)，参考电压范围改为在VDC和VSS间取值。注：PMOS管QPMOS的导通和截止取决于QPMOS栅极相对源极电位差(负值)，考虑QPMOS源极接VDC，QPMOS栅极接输入Vx，则由Vx-VDC决定QPMOS的导通和截止；当Vx变化时，着重观察Vx相对VDC之差值Vx-VDC。
阈，带阻阈，高通阈和低通阈中直流电源VDC＝5.5V，VSS＝0V，VD＝4.0V，VDC-VSS＝5.5V，常规PMOS管的衬底接电源电压VDC(最高电位)，NMOS管的衬底接地(最低高电位)；一般Vx
是相对地(0V)的输入电压，若取VDC＝1.8V，VSS＝-3.5V，VD＝0V，VDC-VSS＝5.3V，则PMOS管的衬底接电源电压VDC(最高电位)，NMOS管的衬底接VSS(最低高电位)，参考电压范围改为在VDC和VSS间取值。注：PMOS管QPMOS的导通和截止取决于QPMOS栅极相对源极电位差(负值)，考虑QPMOS源极接VDC，QPMOS栅极接输入Vx，则由Vx-VDC决定QPMOS的导通和截止；当Vx变化时，着重观察Vx相对VDC之差值Vx-VDC。
[0082] 实施例8：对图6，7，8的Pspice计算机模拟波形图18～21的说明。
[0083] PMOS管带通-带阻变阈电路图6在参考电压Vrefl和Vref0依次取4组值：2.2V和3.85V、2.2V和3.3V、2.2V和2.2V、3.3V和2.2V，输入Vx为三角形波bin时，阈信号tbj0、tbj1、tbj2、tbj3的Pspice计算机模拟波形示如图18上部4个曲线；阈信号t/bj0、t/bj1、t/bj2、t/bj3的Pspice计算机模拟波形示如图19上部4个曲线，图18和图19最下边的曲线
是三角形波bin。所有曲线顶(最大值)接近VDC。以相对VDC的降幅Vx-VDC刚到Vtp为准查
看负脉冲和正脉冲，Vtp为PMOS管QR0和QB1的阈值。图18上部4个曲线中低于VDC的负脉
冲均处在三角形波bin线性上升区或线性下降区内，表明QB1在带区间内(Vex1＞Vx-VDC＞Vex0)导通；图19上部4个曲线中接近VDC的正脉冲均处在三角形波bin线性上升区或线性
下降区内，表明QR0在带区间内截止，满足的带通、带阻功能。注：图6、7、8中VDC＝5.5V，VSS＝0V，VD＝4.0V。
是三角形波bin。所有曲线顶(最大值)接近VDC。以相对VDC的降幅Vx-VDC刚到Vtp为准查
看负脉冲和正脉冲，Vtp为PMOS管QR0和QB1的阈值。图18上部4个曲线中低于VDC的负脉
冲均处在三角形波bin线性上升区或线性下降区内，表明QB1在带区间内(Vex1＞Vx-VDC＞Vex0)导通；图19上部4个曲线中接近VDC的正脉冲均处在三角形波bin线性上升区或线性
下降区内，表明QR0在带区间内截止，满足的带通、带阻功能。注：图6、7、8中VDC＝5.5V，VSS＝0V，VD＝4.0V。
[0084] 在图18和图19中，当阈信号tbj0、tbj1、tbj2、tbj3的t时刻值相对VDC的降幅低于阈值|Vtp|，则该时刻相应的PMOS管QB1导通；当阈信号t/bj0、t/bj1、t/bj2、t/bj3的t时刻值相对VDC的降幅-VDC低于Vtp，则该时刻相应的PMOS管QR0导通；当输入Vx为三
角形波bin时，管QR0和QB1刚导通时刻的输入差Vx-VDC瞬时值就分别是Vex0和Vex1，由
图18和图19可依次查出各参考电压下的Vex0和Vex1实测值为：-2.95V和-2.0V、-3.45V
和-2.0V、-4.45V和-2.0V、-4.45V和-0.85V。在各参考电压下按Vex0和Vex1值计算公式
Vex1＝Vref1-VDC+Vtn1+|Vtp2|和Vex0＝Vref0-VDC-Vtn3-|Vtp4|计算理论值，计算得出Vex0和Vex1理论值依次为：-2.8V和-2.15V、-3.35V和-2.15V、-4.45V和-2.15V、-4.45V和-1.05V。理论值和实测值接近，有微小差别(0.2V内)。
角形波bin时，管QR0和QB1刚导通时刻的输入差Vx-VDC瞬时值就分别是Vex0和Vex1，由
图18和图19可依次查出各参考电压下的Vex0和Vex1实测值为：-2.95V和-2.0V、-3.45V
和-2.0V、-4.45V和-2.0V、-4.45V和-0.85V。在各参考电压下按Vex0和Vex1值计算公式
Vex1＝Vref1-VDC+Vtn1+|Vtp2|和Vex0＝Vref0-VDC-Vtn3-|Vtp4|计算理论值，计算得出Vex0和Vex1理论值依次为：-2.8V和-2.15V、-3.35V和-2.15V、-4.45V和-2.15V、-4.45V和-1.05V。理论值和实测值接近，有微小差别(0.2V内)。
[0085] 在图7中Vrefl依次为3.85V、2.2V，在图8中Vref0依次为1.65V和3.3V，4种参考电压下管Q5漏极依次形成阈信号t/hj4、t/hj5和thj6、thj7，管Q5栅极依次形成阈信号thj4、thj5和t/hj6、t/hj7，当输入Vx为三角形波bin时，Pspice计算机模拟阈信号t/hj4、t/hj5、thj6、thj7波形示如图20上部4个曲线；Pspice计算机模拟阈信号thj4、thj5、t/hj6、t/hj7波形示如图21上部4个曲线；图20和图21最下边的曲线是三角形波bin，所有曲线顶(最大值)接近VDC。图20第3、4个曲线和图21第1、2个曲线中低于VDC的负脉冲均处在三角
形波bin高区间(覆盖三角形波脉冲顶全部分)；图20第1、2个曲线和图21第3、4个曲
线中低于VDC的负脉冲均处在三角形波bin低区间(覆盖三角形波脉冲底全部分)，表明各
自控制PMOS管在高区间和低区间导通；满足的高通、低通功能。
形波bin高区间(覆盖三角形波脉冲顶全部分)；图20第1、2个曲线和图21第3、4个曲
线中低于VDC的负脉冲均处在三角形波bin低区间(覆盖三角形波脉冲底全部分)，表明各
自控制PMOS管在高区间和低区间导通；满足的高通、低通功能。
[0086] 在图20和图21中，当阈信号thj4、thj5、thj6、thj7的t时刻值相对VDC的降幅低于阈值|Vtp|，则该时刻相应的PMOS管QH1导通；当阈信号t/hj4、t/hj5、t/hj6、t/hj7的t时刻值相对VDC的降幅Vx-VDC低于Vtp，则该时刻相应的PMOS管QL0导通；Vtp为PMOS管QL0和QH1的阈值。当输入Vx为三角形波bin时，管QL0和QH1刚导通时刻的输入差Vx-VDC瞬时值就分别是Vex0和Vex1，由图20和图21可依次查出各参考电压下的Vex1实测值为：-0.32V
和-2.02V，Vex0实测值为：-5.0V和-3.42V。在各参考电压下按Vex0和Vex1值计算公式Vex1＝Vrefl-VDC+Vtn1+|Vtp2|和Vex0＝Vref0-VDC-Vtn3-|Vtp4|计算理论值，计算得出Vex1理论值依次为：-0.5V和-2.15V，Vex0理论值依次为：-5.0V和-3.35V。计算表明，理论值和实测值接近，二者有微小差别(0.2V内)。注：PMOS管QPMOS的导通和截止取决于QPMOS栅极相对源极电
位差(负值)，考虑QPMOS源极接VDC，QPMOS栅极接输入Vx，则由Vx-VDC决定QPMOS的导通和截止；
当Vx变化时，着重观察Vx相对VDC之差值Vx-VDC。
和-2.02V，Vex0实测值为：-5.0V和-3.42V。在各参考电压下按Vex0和Vex1值计算公式Vex1＝Vrefl-VDC+Vtn1+|Vtp2|和Vex0＝Vref0-VDC-Vtn3-|Vtp4|计算理论值，计算得出Vex1理论值依次为：-0.5V和-2.15V，Vex0理论值依次为：-5.0V和-3.35V。计算表明，理论值和实测值接近，二者有微小差别(0.2V内)。注：PMOS管QPMOS的导通和截止取决于QPMOS栅极相对源极电
位差(负值)，考虑QPMOS源极接VDC，QPMOS栅极接输入Vx，则由Vx-VDC决定QPMOS的导通和截止；
当Vx变化时，着重观察Vx相对VDC之差值Vx-VDC。
[0087] 实施例9：存储单元电路图2和图3的说明。
[0088] 存储单元电路图2和图3有K值信息接收，存储和发送三个功能：①当行选择线Xi为高电平时，传输门TG1导通，K值信号YWRj传输到源极跟随器FS的输入DMCij，也即存入电容Cj，具有信息接收功能；②当Xi为低电平时，TG1截止，电容Cj与外界为直流开路，Cj存储的K值信号DMCij保持不变，具有信息存储功能；③Cj存储的K值信号DMCij，经FS形成K值信号DMij，当下时刻再次出现Xi为高电平时，传输门TG2导通，K值信号DMij经导通的TG2向外输出，具有信息发送功能。注：Xi和Yi的高电平和低电平各自为近VDC和0；因TG1和TG2是传输K值信号，TG1和TG2控制信号幅度要和K值信号幅度一致，所以由行选择线Xi产生另一个同相的幅度增加的行选择线X0i，X0i的高电平和低电平各自为近VDC和VSS。
[0089] 实施例10：其它说明。
[0090] 图5为已有的一种多输出精密镜像电流源(恒流源)电路图和符号图，为降低功耗和提高性能等，恒流源Ij电流取较小值(如图24的Ij)，相应二极管(硅二极管)导通电
流取较小值(如88μA)；门fj7～fj1和逻辑式fj7～fj1通常是同一功能的2个表达形式，
fj7～fj1就是逻辑式fj7～fj1的输出，也即门fj7、fj6、fj5、fj4、fj3、fj2、fj1的输出，用fj7～fj1前加‘门’和‘式’来区分门和逻辑式2个形式(其前加英文字母和加中文字母有同样区分效果，但后者易懂)。
流取较小值(如88μA)；门fj7～fj1和逻辑式fj7～fj1通常是同一功能的2个表达形式，
fj7～fj1就是逻辑式fj7～fj1的输出，也即门fj7、fj6、fj5、fj4、fj3、fj2、fj1的输出，用fj7～fj1前加‘门’和‘式’来区分门和逻辑式2个形式(其前加英文字母和加中文字母有同样区分效果，但后者易懂)。