本发明公开一种纵向导通的GaN常关型MISFET器件及其制作方法，该器件由下往上依次包括衬底（1）、n型GaN层（2），电子阻挡层（3）、非掺杂GaN层（4）及异质结构势垒层（5），由异质结构势垒层表面刻蚀凹槽至n型GaN层内，凹槽上二次生长p型GaN层实现栅极导电沟道（7），异质结构势垒层两端形成源极（9），栅极导电沟道和异质结构势垒层裸露的表面覆盖绝缘层（8），绝缘层上的沟道位置处覆盖栅极（11），衬底底面覆盖漏极（10）。本发明利用具有高度浓度二维电子气异质结构作为接入区，有效减低导通电阻；在刻蚀凹槽中二次生长薄层P型GaN层，易于提高纵向导通常关型MISFET的阈值电压和沟道迁移率。
1.一种纵向导通的GaN常关型MISFET器件，其特征在于，由下往上依次包括衬底（1）、n型GaN层（2），电子阻挡层（3）、非掺杂GaN层（4）及异质结构势垒层（5），由异质结构势垒层（5）表面刻蚀一凹槽至n型GaN层（2）内，在凹槽上二次生长p型GaN层实现栅极导电沟道（7），异质结构势垒层（5）的两端形成有源极（9），栅极导电沟道（7）和异质结构势垒层（5）裸露的表面覆盖一绝缘层（8），绝缘层（8）上的沟道（7）位置处覆盖有栅极（11），衬底（1）底面覆盖有漏极（10）。
2.根据权利要求1所述的纵向导通的GaN常关型MISFET器件，其特征在于，该凹槽呈U型、V型或梯型结构。
3.根据权利要求1所述的纵向导通的GaN常关型MISFET器件，其特征在于，衬底（1）为导电GaN衬底，或由低阻硅衬底（14）和导电缓冲层（13）组成,以及或由低阻碳化硅衬底（14）和导电缓冲层（13）组成。
4.根据权利要求3所述的纵向导通的GaN常关型MISFET器件，其特征在于，导电GaN衬底（1）为重掺杂GaN衬底，n型GaN层（2）为轻掺杂GaN层；凹槽选择生长的P型GaN层，厚度为1-20nm；所述n型GaN层的厚度为1-50μm。
5.根据权利要求1所述的纵向导通的GaN常关型MISFET器件，其特征在于，在电子阻挡层（3）与非掺杂GaN层（4）之间还生长一AlN层（12）。
6.根据权利要求1所述的纵向导通的GaN常关型MISFET器件，其特征在于，所述电子阻挡层（3）材料为p型掺杂的GaN层或者掺杂高阻GaN层，所述掺杂高阻GaN层的掺杂元素为碳或铁；
所述非掺杂GaN层（4）的厚度为10-500nm；
所述异质结构势垒层（5）材料为AlGaN、AlInN、AlInGaN、AlN中的一种或任意几种的组合，所述异质结构势垒层厚度为1-50nm。
7.根据权利要求1所述的纵向导通的GaN常关型MISFET器件，其特征在于，所述绝缘层（8）材料为SiO2、SiNx、Al2O3、AlN、HfO2、MgO、Sc2O3、Ga2O3、AlHfOx或HfSiON，所述绝缘层（8）厚度为1-100nm；源极（9）和漏极（10）材料为Ti/Al/Ni/Au合金、Ti/Al/Ti/Au合金或Ti/Al/Mo/Au合金；栅极（11）材料为Ni/Au合金、Pt/Al合金或Pd/Au合金。
8.一种权利要求1所述的纵向导通的GaN常关型MISFET器件的制作方法，其特征在于，包括以下步骤：①在导电GaN衬底上依次生长n型GaN层、电子阻挡层、非掺杂GaN层和异质结构势垒层；
②在异质结构势垒层生长一层介质层，作为干法刻蚀的掩膜层；
⑤在凹槽部位选择生长p型GaN层形成栅极导电沟道；
⑦在异质结构势垒层和p型GaN层表面沉积栅极的绝缘层；
⑧干法刻蚀完成器件隔离，同时在绝缘层刻蚀出源极欧姆接触区域；
⑨在源极区域蒸镀上源极欧姆接触金属，在导电GaN衬底背面蒸镀上漏极欧姆接触金属；
9.根据权利要求8所述的纵向导通的GaN常关型MISFET器件制作方法，其特征在于，所述步骤①中的n型GaN层、电子阻挡层、非掺杂GaN层、异质结构势垒层和步骤⑤中p型GaN层的生长方法为金属有机化学气相沉积法或分子束外延法。
10.根据权利要求8所述的纵向导通的GaN常关型MISFET器件制作方法，其特征在于，所述步骤②中介质层以及步骤⑦中绝缘层的生长方法为等离子体增强化学气相沉积法、原子层沉积法、物理气相沉积法或磁控溅射法。
纵向导通的GaN常关型MISFET器件及其制作方法
技术领域
[0001] 本发明涉及半导体器件领域，具体涉及一种纵向导通的GaN常关型MISFET器件及其制作方法。
背景技术
[0002] GaN半导体材料由于其宽禁带宽度、高的击穿电场（高达3MV/cm）、高的饱和电子漂移速度和良好的热导率等优越的性能，与Si材料相比，更加适合制作高功率大容量、高开关速度的功率开关器件，成为下一代功率开关器件的理想替代品。
[0003] GaN材料具有较强的极化效应，极化方向上生长的AlGaN/GaN异质结的界面由于13 -2
极化效应形成10 cm 左右高浓度和高电子迁移率的二维电子气（2DEG），使得AlGaN/GaN异质结场效应晶体管（HFETs）具有极低的导通电阻，非常适合制作功率开关器件。因此利用具有2DEG的GaN异质结构来制备高性能的常关型功率开关器件，是实现GaN功率开关器件实用化目标的重要课题。
[0004] GaN功率开关器件从器件结构上来看分为侧向导通器件和纵向导通器件。侧向导通是目前GaN基HFET器件常用的器件结构，直接利用AlGaN/GaN异质结构2DEG沟道作为器件导通沟道，这样器件的有源区集中在器件外延层表面，器件源极、栅极和漏极都设计在器件的同一平面上。侧向导通GaN电子器件在高电压的工作环境下，由于栅、漏极之间电场相对集中，尤其容易在栅极边缘形成电场集边效应，器件易击穿。纵向导通器件是源极位于异质结势垒层上，漏极位于下电极，利用栅极控制垂直导通的导电通道。纵向导通GaN电子器件电流纵向分布于器件内，电场分布更加均匀，有效提高器件击穿电压。相比侧向导通GaN开关器件，纵向导通GaN开关器件更加适合应用在大功率、高电压的工作环境中。
[0005] 在以变流技术为基础的电力电子装置中，控制变流过程的功率开关晶体管都是常关型的(又称增强型)，这一点是保证电力电子回路“失效安全”的基础。实现增强型GaN功率开关器件的制备是目前国际科技界和产业界公认的科技难点。
[0006] 目前实现纵向导通常关型GaN场效应晶体管器件的的主流技术方案是传统的金属绝缘层半导体场效应晶体管（MISFET）。该器件的源极位于通过离子注入或者合金的方法+形成n 的接入区，导电沟道位于p型GaN层中，在栅极加一定的正电压，使MIS结构工作在反型状态，在p-GaN层表面形成n型导电沟道，实现器件导通，MISFET可有效提高器件阈值电压，减少漏电流。2007年日本罗姆半导体研发总部的Hirotaka OTAKE和日本立命馆大学Yasushi NANISHI等人在MISFET中引入V形沟槽栅结构，其栅极绝缘层为SixNy/SiO2，利用Si重掺杂的n型GaN层作为源极接入区，器件的阈值电压为5.1V，实现了常关型器件，其
2
沟道迁移率达133cm/（Vs）。2008年罗姆半导体研发总部的Hirotaka OTAKE等人在GaN衬底上实现了凹槽栅纵向导通常关型MOSFET，其栅极绝缘层采用SixNy/SiO2，源极接入区为
2
Si重掺杂的n型GaN层，其器件的阈值电压为3.7V，导通电阻为9.3mΩ·cm，沟道迁移率
2
理论上达到131 cm/（Vs）。
[0007] 从上述报导来看，GaN基凹槽栅纵向导通常关型器件的导通电阻仍比较高，沟道中的电子迁移率也比较低，这主要是利用ICP刻蚀在异质结构中形成凹槽的过程中，对凹槽边缘的晶格造成损伤。在器件工作工程中，凹槽边缘作为导电沟道，由于损伤晶格的影响，导致器件的导通电阻变大和沟道电子迁移率减小。
发明内容
[0008] 本发明的目的在于改善现有技术制作的器件导通电阻高，刻蚀凹槽损伤晶格的不足，提供一种能够实现高的正向阈值电压、高电子迁移率、性能优越的纵向导通的GaN常关型MISFET器件及其制作方法。
[0009] 本发明结合了具有高浓度二维电子气的异质结构作为接入区导通电阻低的特性，并结合二次生长技术，恢复凹槽区域干法刻蚀损伤的晶格。
[0010] 为实现上述目的，本发明的技术方案为：一种纵向导通的GaN常关型MISFET器件，由下往上依次包括导电GaN衬底、n型GaN层，电子阻挡层、非掺杂GaN层及异质结构势垒层，由异质结构势垒层表面刻蚀一凹槽至n型GaN层内，在凹槽上二次生长p型GaN层实现栅极导电沟道，异质结构势垒层的两端形成有源极，栅极导电沟道和异质结构势垒层裸露的表面覆盖一绝缘层，绝缘层上的沟道位置处覆盖有栅极，导电GaN衬底底面覆盖有漏极。
[0011] 该凹槽呈U型、V型或梯型结构。
[0012] 衬底为导电GaN衬底，或者，由低阻硅衬底或低阻碳化硅和导电缓冲层组成。
[0013] 导电GaN衬底为重掺杂GaN衬底，n型GaN层为轻掺杂GaN层；其中，掺杂浓度在18
10 以上为重掺杂，在这个数值之下为轻掺杂。
[0014] 凹槽选择生长的P型GaN层，厚度为1-20nm；所述n型GaN层的厚度为1-50μm。在电子阻挡层与非掺杂GaN层之间还生长一AlN层。
[0015] 所述电子阻挡层材料为p型掺杂的GaN层或者掺杂高阻GaN层，所述掺杂高阻GaN层的掺杂元素为碳或铁；所述电子阻挡层厚度为50-500nm；所述非掺杂GaN层的厚度为10-500nm；所述异质结构势垒层材料为AlGaN、AlInN、AlInGaN、AlN中的一种或任意几种的组合，所述异质结构势垒层厚度为1-50nm。
[0016] 所述绝缘层材料为SiO2、SiNx、Al2O3、AlN、HfO2、MgO、Sc2O3、Ga2O3、AlHfOx或HfSiON，所述绝缘层厚度为1-100nm；源极和漏极材料为Ti/Al/Ni/Au合金、Ti/Al/Ti/Au合金或Ti/Al/Mo/Au合金；栅极材料为Ni/Au合金、Pt/Al合金或Pd/Au合金。
[0017] 同时，本发明还提供一种纵向导通的GaN常关型MISFET器件的制作方法，其包括以下步骤：
[0018] ①在导电GaN衬底上依次生长n型GaN层、电子阻挡层、非掺杂GaN层和异质结构势垒层；
[0019] ②在异质结势垒层生长一层介质层，作为干法刻蚀的掩膜层；
[0020] ③采用光刻技术，选择区域刻蚀栅极区域的掩膜层；
[0021] ④利用干法刻蚀在栅极区域刻蚀出凹槽；
[0022] ⑤在凹槽部位选择生长p型GaN层形成栅极导电沟道；
[0023] ⑥去除掩膜层；
[0024] ⑦在异质结势垒层和p型GaN层表面沉积栅极的绝缘层；
[0025] ⑧干法刻蚀完成器件隔离，同时在绝缘层和掩膜层刻蚀出源极欧姆接触区域。
[0026] ⑨在源极区域蒸镀上源极欧姆接触金属，在导电GaN衬底背面蒸镀上漏极欧姆接触金属；
[0027] ⑩在绝缘层上栅极区域蒸镀栅极金属。
[0028] 本发明的制作方法，直接生长源极异质结作为低导通电阻接入区，由于异质结构势垒层具有高面密度的二位电子气，有效降低了导通电阻。通过刻蚀凹槽二次生长p型GaN层提高了器件栅极阈值电压，改善沟道中电子的迁移率，提高器件可靠性。
[0029] 所述步骤①中的n型GaN层、电子阻挡层、非掺杂GaN层、异质结构势垒层和凹槽中p型GaN层的生长方法为金属有机化学气相沉积法或分子束外延法。
[0030] 所述步骤②中介质层以及步骤⑦中绝缘层的生长方法为等离子体增强化学气相沉积法、原子层沉积法、物理气相沉积法或磁控溅射法。
[0031] 与现有技术相比较，本发明的有益效果在于，
[0032] 本发明利用AlGaN/GaN异质结构作为器件接入区，同时在异质结构刻蚀凹槽上二次生长薄层p型GaN的方法。异质结构中高的二维电子气浓度可以降低器件的导通电阻，利用二次生长使凹槽边沿损伤的晶格在高温生长中重新恢复晶格。利用二次生长薄层p型GaN层代替经过刻蚀损伤的凹槽边缘层作为导电沟道降低了界面粗糙度散射和位错散射对沟道电子迁移率的影响，提高沟道迁移率。同时p型GaN层作为导电沟道需要栅极提供足够大的正的电压才能形成电子反型层，提高了阈值电压，实现满足实用需要的常关型器件。
附图说明
[0033] 图1-10为本发明实施例1的器件制作方法工艺示意图；
[0034] 图11为本发明实施例2的器件结构示意图；
[0035] 图12为本发明实施例3的器件结构示意图；
[0036] 图13为本发明实施例4的器件结构示意图；
[0037] 图14为本发明实施例5的器件结构示意图；
[0038] 图15为本发明实施例6的器件结构示意图。
具体实施方式
[0039] 以下结合实施例及附图对本发明进行详细的描述。
[0040] 实施例1
[0041] 如图10所示为本实施例的器件结构示意图，包括栅极11、源极9、漏极10、绝缘层8、导电GaN衬底1、n型GaN层2、电子阻挡层3、非掺杂GaN层4和异质结构势垒层5，干法刻蚀形成凹槽，二次生长p型GaN层实现栅极导电沟道7，沟道7和异质结构势垒层5的表面覆盖绝缘层8，栅极11覆盖于绝缘层上的沟道7处，刻蚀绝缘层8和SiO2掩膜两端形成源极区域，源极区域处蒸镀欧姆金属形成与异质结构势垒层5接触的源极5，漏极10置于导电GaN衬底背面。本实施例中，导电GaN衬底1为重掺杂GaN衬底，n型GaN层2为轻掺杂GaN层。
[0042] 上述纵向导通的GaN常关型MISFET器件的制作方法如图1-图10所示，包括以下步骤：
[0043] ①利用金属有机化学气相沉积在导电GaN衬底1上生长一层n型轻掺杂GaN层2， P型掺杂的GaN层作为电子阻挡层3、非掺杂GaN层4、AlGaN异质结构势垒层5，n型轻掺杂GaN层2、电子阻挡层3、非掺杂GaN层4、AlGaN异质结构势垒层5厚度分别为1-50μm 、250-500nm、10-500nm、1-50nm，如图1所示；
[0044] ②在AlGaN异质结构势垒层5上，通过等离子体增强化学气相 沉积法生长一层介质层作为选择生长的掩膜层6，如图2所示；
[0045] ③采用光刻技术，选择区域刻蚀栅极区域的掩膜层6，，如图3所示；
[0046] ④利用ICP在去除掩膜的区域刻蚀出凹槽，凹槽深刻蚀至n型轻掺杂GaN层中，如图4所示。
[0047] ⑤利用金属有机化学气相沉积在凹槽的部位选择生长p型GaN层7，作为导电沟道，厚度为1-20nm。如图5所示；
[0048] ⑥去除掩膜层6，如图6所示；
[0049] ⑦用等离子体增强化学气相沉积法，在异质结势垒层和p型GaN表面沉积一层高K介质绝缘层8，厚度为1-100nm，如图7所示；
[0050] ⑧利用ICP完成器件隔离，同时在绝缘层8刻蚀出源极欧姆接触区域，如图8所示；
[0051] ⑨在源极区域蒸镀上Ti/Al/Ni/Au合金作为源极9的欧姆接触，在导电GaN衬底1底面也蒸镀上Ti/Al/Ni/Au合金作为漏极10的欧姆接触，如图9所示。
[0052] ⑩采用蒸镀工艺，在绝缘层8上蒸镀Ni/Au合金作为栅极11的欧姆接触，如图10所示。至此，即完成了整个器件的制备过程。图10即为实施例1的器件结构示意图。
[0053] 实施例2
[0054] 如图11所示为本实施例的器件结构示意图，其与实施例1结构类似，区别仅在于在电子阻挡层3上面生长非掺杂GaN层4之前先生长一厚度为5-50nm的AlN层12。由于在电子阻挡层3的生长中，为使得该层形成电子的高阻阻挡层，进行了p型掺杂，杂质可能在生长的过程中扩散入其上层的非掺杂GaN层4中，影响器件性能。因此引入一薄层的AlN层12将有效的阻挡这些杂质扩散入非掺杂GaN层4。
[0055] 实施例3
[0056] 如图12所示为本实施例的器件结构示意图，其与实施例1结构类似，区别仅在与在栅极区域刻蚀凹槽后不去除掩膜层6，直接进行后续工艺步骤。这样做的目的在于减少去除掩膜层6步骤，简化工艺流程，同时掩膜层6可作为钝化层。
[0057] 实施例4
[0058] 如图13所示为本实施例的器件结构示意图，其与实施例1结构类似，区别仅在于去除外延层中间掩膜后，在去除掩膜区域利用干法刻蚀形成V形槽。梯形栅极纵向导通MISFET可以在实现常关型器件的同时，在沟道中获得比较高的电子迁移率。
[0059] 实施例5
[0060] 如图14所示为本实施例的器件结构示意图，其与实施例4结构类似，区别仅在于在去除掩膜区域利用干法刻蚀形成梯形槽，同样可以实现常关型器件的同时获得比较高的沟道电子迁移率。
[0061] 实施例6
[0062] 如图15所示为本事实例的器件结构示意图，其与实施例1类似，区别在于利用低阻硅衬底或低阻碳化硅14和导电缓冲层13代替导电GaN衬底1，使用价格低廉的硅衬底可以减少器件的成本，上述低阻是指硅衬底的电阻率ρ<20Ω·cm。
