半导体器件结构及其制作方法

摘要

本申请公开了一种半导体器件结构及其制作方法。该方法包括：在半导体衬底上形成栅极线；环绕栅极线形成栅极侧墙；在栅极线的两侧，嵌入半导体衬底中形成源/漏区；环绕栅极侧墙形成导电侧墙；以及在预定区域切断栅极线、栅极侧墙和导电侧墙，切断的栅极线形成电隔离的栅极，切断的导电侧墙形成电隔离的下接触部。本发明的实施例适用于集成电路中接触部的制造。

权利要求

1.一种制作半导体器件结构的方法，包括：在半导体衬底中形成的浅沟槽隔离，以限定有源区；

在半导体衬底上形成栅极线；

环绕所述栅极线形成栅极侧墙；

在所述栅极线的两侧，在有源区中形成源/漏区；

环绕所述栅极侧墙形成导电侧墙；以及

在预定区域切断所述栅极线、栅极侧墙和导电侧墙，切断的栅极线形成电隔离的栅极，切断的导电侧墙形成电隔离的下接触部，其中切割的位置位于所述浅沟槽隔离的上方。

2.根据权利要求1所述的方法，切断所述栅极线、栅极侧墙和导电侧墙的步骤包括：使用反应离子刻蚀或激光切割刻蚀，进行切断。

3.根据权利要求1所述的方法，沿栅宽的方向上，相邻的电隔离栅极之间的距离，以及相邻的电隔离下接触部之间的距离为1～10nm。

4.根据权利要求1所述的方法，其中，切断所述栅极线、栅极侧墙和导电侧墙的时间为形成所述导电侧墙之后，以及完成所述半导体器件结构的前道工艺之前。

5.根据权利要求1所述的方法，其中，切断所述栅极线、栅极侧墙和导电侧墙之前或之后，所述方法进一步包括：对所述半导体器件结构进行平坦化处理，直至所述导电侧墙或下接触部的顶部露出。

6.根据权利要求1所述的方法，所述下接触部用作半导体器件的源/漏区与外部的导电接触。

7.根据权利要求1至6中任一项所述的方法，其中，在所述导电侧墙形成之后且在进行切断之前，所述方法进一步包括：将所述栅极线去除以在所述栅极侧墙内侧形成开口；以及在所述开口内形成替代栅极线。

8.根据权利要求7所述的方法，其中在形成替代栅极线之前，进一步包括：在所述开口内形成栅介质层。

9.根据权利要求1至6中任一项所述的方法，其中，在形成所述导电侧墙后，立即进行所述切断以形成电隔离的栅极和电隔离的下接触部；

并且所述方法进一步包括：

将所述栅极去除以在所述栅极侧墙内侧形成开口；以及在所述开口内形成替代栅极。

10.根据权利要求9所述的方法，其中，在形成替代栅极之前，所述方法进一步包括：在所述开口内形成栅介质层。

11.根据权利要求1至6中任一项所述的方法，在切断所述栅极线、栅极侧墙和导电侧墙之后，所述方法进一步包括：在所述半导体器件结构上形成层间介质层；

在所述层间介质层中形成所述栅极、以及下接触部所对应的上接触部，所述下接触部与上接触部相对。

12.一种半导体器件结构，包括：

半导体衬底；

半导体衬底中形成的浅沟槽隔离，所述浅沟槽隔离限定了有源区；

至少两个晶体管结构，形成在所述半导体衬底上且沿栅宽的方向排列，每一晶体管结构分别包括：在所述半导体衬底上形成的栅堆叠，所述栅堆叠包括栅介质层和栅介质层上的栅极；

仅在所述栅堆叠两侧形成的栅极侧墙；以及紧邻所述栅极侧墙的两侧形成的下接触部，其中，沿栅宽的方向上，相邻的晶体管的栅极的端部、栅极侧墙的端部以及下接触部的端部相齐，以及其中，沿栅宽的方向上，所述栅极之间以及所述下接触部之间的间隔位于所述浅沟槽隔离的上方。

13.根据权利要求12所述的半导体器件结构，其中，沿栅宽的方向上，相邻栅极之间的距离、以及相邻下接触部之间的距离为1-10nm。

14.根据权利要求12所述的半导体器件结构，其中，沿栅宽的方向上，所述栅极之间、以及所述下接触部之间通过介质材料隔离。

15.根据权利要求12所述的半导体器件结构，其中，所述下接触部与栅堆叠具有相同的高度。

16.根据权利12所述的半导体器件结构，其中，所述下接触部用作半导体器件的源/漏区与外部的导电接触。

17.根据权利12至16中任一项所述的半导体器件结构，其中，在所述栅极和下接触部上形成有上接触部，所述上接触部与下接触部相对。

说明书

半导体器件结构及其制作方法

技术领域

[0001] 本发明涉及半导体领域，更具体地，涉及一种自对准方式形成接触孔的半导体器件结构制作方法以及由此得到的半导体器件结构。

背景技术

[0002] 目前，集成电路日益缩小，其特征尺寸越来越小并趋近于曝光系统的理论极限。因此，光刻后晶片表面成像将产生严重的畸变，即产生光学邻近效应(Optical Proximity Effect，OPE)。随着光刻技术面临更高要求和挑战，提出了能够增强光刻分辨率的双重图形技术(DoublePatterning Technology，DPT)。双重图形技术相当于将一套高密度的电路图案分解成两套分立的、密度较低的图案，然后将它们分别印制到目标晶片上。

[0003] 以下，将参照图1～3来说明常规半导体器件制造工艺中为制作栅极而利用的线形和切断(line-and-cut)双重图形技术。

[0004] 图1示出了在晶片上形成的器件布局的一部分。如图1所示，在晶片上，通过涂覆光刻胶并利用掩模进行曝光，印制与将要形成的栅极图案相对应的线形图案1001。在此，还示出了晶片上的有源区1002。图案1001中各线段是沿同一方向彼此平行印制的，它们具有相同或相近的间距和关键尺寸。

[0005] 然后，如图2所示，通过利用切断掩模进行再次曝光，在线形图案1001上形成切口1003。从而，使得图案1001中与各器件相对应的栅极图案彼此断开。

[0006] 最后，利用形成有切口1003的光刻胶图案1001，进行刻蚀，并最终形成与该图案相对应的栅极结构。

[0007] 在以上过程中，将用于形成栅极图案的一次曝光分成了两次来实现：一次曝光线形图案1001；另一次曝光切口1003。从而可以降低对光刻的要求，改进光刻中对线宽的控制。此外，可以消除许多邻近效应，并因此改进光学邻近修正(Optical Proximity Correction，OPC)。而且，还可以保证良好的沟道质量，确保沟道中载流子的高迁移率。

[0008] 此外，如图3所示，在采用如上所述的方法在晶片2001上通过刻蚀形成栅极2002之后，则通常需要环绕栅极形成栅极侧墙。如图2所示栅极图案中存在切口1003，从而侧墙材料也会进入该切口1003内。在切口1003两侧相对的栅极图案各自的侧墙材料可能彼此融合，从而在切口1003处形成空洞等缺陷。

[0009] 如图3所示，在器件的主体结构形成之后，还需要在晶片上淀积电介质层2003，使各器件之间保持电隔离。由于上述切口1003处形成的空洞等缺陷，将会导致随后在其上形成的电介质层中出现缺陷。此时，为了形成与栅极以及源/漏极的接触，可以在电介质层2003中刻蚀与栅极、源/漏极相对应的接触孔并填充导电材料如金属，形成接触部2004。

[0010] 此外，所有接触部，包括源/漏区上的接触部和栅极区上的接触部，均是通过一次刻蚀接触孔至底然后以导电材料填充接触孔来形成的。这对于接触孔的刻蚀有着严格的要求。例如，由于栅上的刻蚀深度与源/漏区中的刻蚀深度不同，容易造成接触孔与栅之间的短路。此外，由于源/漏区中的刻蚀深度较深且开口较小(即，具有较小的宽高比)，可能会引起无法完全刻通、填充金属中出现空洞等多种工艺缺陷，从而限制了工艺的选择性，而且导致了寄生电阻的增大。

[0011] 有鉴于此，需要提供一种新颖的半导体器件及其制作方法。

发明内容

[0012] 本发明的目的在于提供一种半导体器件结构及其制作方法，以克服上述现有技术中的问题，特别是简化接触部的形成。

[0013] 根据本发明的一个方面，提供了一种制作半导体器件结构的方法，包括：在半导体衬底上形成栅极线；环绕栅极线形成栅极侧墙；在栅极线的两侧，嵌入半导体衬底中形成源/漏区；环绕栅极侧墙形成导电侧墙；以及在预定区域切断栅极线、栅极侧墙和导电侧墙，切断的栅极线形成电隔离的栅极，切断的导电侧墙形成电隔离的下接触部。

[0014] 优选地，上述切断栅极线、栅极侧墙和导电侧墙的步骤包括：使用反应离子刻蚀或激光切割刻蚀，进行切断；沿栅宽的方向上，相邻的电隔离栅极之间的距离，以及相邻的电隔离导电侧墙之间的距离优选为1～10nm。

[0015] 可选地，如果半导体衬底上形成有浅沟槽隔离，则切割的位置位于浅沟槽隔离的上方。

[0016] 优选地，切断栅极线、栅极侧墙和导电侧墙的时间为形成导电侧墙之后，以及完成半导体器件的前道工艺之前。

[0017] 在本发明的实施例中，切断栅极线、栅极侧墙和导电侧墙之前或之后，该方法进一步包括：对半导体器件进行平坦化处理，至接触部的顶部露出。

[0018] 在上述方案的基础上，优选地，在导电侧墙形成之后且在进行切断之前，该方法进一步包括：将栅极线去除以在侧墙内侧形成开口；在开口内形成替代栅极线。可选地，在形成替代栅极线之前，该方法可以进一步包括：在开口内形成栅介质层。

[0019] 在上述方案的基础上，优选地，在形成导电侧墙后，立即进行切割以形成电隔离的栅极和电隔离的下接触部，并且本发明实施例的方法进一步包括：将栅极去除以在侧墙内侧形成开口；以该方法进一步包括：在开口内形成栅介质层。

[0020] 在切断所述栅极线、栅极侧墙和导电侧墙之后，该方法进一步包括：在半导体器件结构上形成层间介质层；在层间介质层中形成所述栅极、以及下接触部所对应的上接触部，所述下接触部与上接触部相对。

[0021] 根据本发明的另一方面，提供了一种半导体器件结构，包括：半导体衬底；至少两个晶体管结构，形成在半导体衬底上且沿栅宽的方向排列，每一晶体管结构分别包括：在半导体衬底上形成的栅堆叠，栅堆叠包括栅介质层和栅介质层上的栅极；仅在栅堆叠两侧形成的栅极侧墙；以及紧邻栅极侧墙的两侧形成的下接触部，其中，沿栅宽的方向上，相邻的晶体管的栅极的端部、栅极侧墙的端部以及下接触部的端部相齐。

[0022] 优选地，沿栅宽的方向上，相邻栅极之间的距离、以及相邻下接触部之间的距离可以为1-10nm，并且沿栅宽的方向上，栅极之间、以及下接触部之间通过介质材料隔离。

[0023] 优选地，下接触部与栅堆叠具有相同的高度。该下接触部用作半导体器件的源/漏区与外部的导电接触。优选地，在栅极和下接触部上形成有上接触部，上接触部与下接触部相对。

[0024] 与现有技术中通过刻蚀接触孔并以导电材料填充接触孔来形成接触部不同，根据本发明的实施例，以侧墙的方式来形成接触部，避免了常规技术中形成接触孔的困难。此外，根据本发明的实施例形成的下接触部，是以侧墙的方式形成在栅极侧墙两侧的，从而自对准于源/漏区，并因此可以充当半导体器件的源/漏区与外部之间电连接的接触部。

[0025] 另外，在本发明中，通过平坦化处理，可以使得导电侧墙(下接触部)与栅极堆叠具有相同的高度。因此，有利于后续工艺的进行。

[0026] 此外，在本发明中，在形成了栅极侧墙以及导电侧墙之后，再进行切断以使各器件之间相互隔离。因此，在切口处不会存在侧墙材料，从而不会如现有技术中那样出现空洞等缺陷。另外，各器件之间的导电侧墙(接触部)通过切口完全断开，从而实现了各器件之间的电绝缘。

附图说明

[0027] 通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和有点将更为清楚，在附图中：

[0028] 图1～3示出了根据现有技术制造半导体器件结构的示意流程；

[0029] 图4～10示出了根据本发明第一实施例制造半导体器件结构的过程中的器件结构示意图；

[0030] 图11～15示出了根据本发明第二实施例制造半导体器件结构的过程中的器件结构示意图。

具体实施方式

[0031] 以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

[0032] 在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

[0033] (第一实施例)

[0034] 以下将参照附图4～10来描述本发明的第一实施例。

[0035] 图4示出了在半导体衬底上形成的器件布局的一部分。其中半导体衬底可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI(绝缘体上硅)、碳化硅、砷化镓或者任何III/V族化合物半导体等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，半导体衬底1000可以包括各种掺杂配置。此外，半导体衬底1000可选地可以包括外延层，可以施加应力以增强性能。

[0036] 在半导体衬底上已经形成了STI(浅沟槽隔离)3001，以及STI结构3001围绕的区域内形成的有源区3002。为了方便起见，图4中仅示出了带状分布的有源区3002以及带状分布的STI结构3001。STI结构和有源区的形成请参照现有常规技术，本发明对此不做限定。

[0037] 可选地，在形成栅极材料层之前，可以先在半导体衬底上形成栅介质层3003(图4中未示出，例如可以参照以下图6)，例如可以是普通的介质材料SiO2，或者是高k栅介质材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、A12O3、La2O3、ZrO2、LaAlO中任一种或几种，或者是其他材料。

[0038] 如图4所示，在半导体衬底上淀积一层栅极材料层(或者可选地，在栅介质层3003上淀积栅极材料层，在此未示出)，通过涂覆光刻胶并利用掩模进行曝光，然后显影，印制与将要形成的栅极线图案相对应的线形图案3004。图案3004中各线段是沿同一方向彼此平行印制的，它们具有相同或相近的间距和关键尺寸。

[0039] 与常规技术中不同，在形成了上述线形图案3004之后，并不立即使用切断掩模来形成切口图案，而是如图5所示，直接利用线形图案3004来刻蚀淀积于晶片上的栅极材料层，以形成平行的栅极线3005。

[0040] 在形成了栅极线3005之后，可以按照常规工艺来进行处理，以形成半导体器件结构如晶体管结构。例如，可以进行离子注入(进行掺杂以便形成源/漏等)、侧墙形成、硅化、双应力衬层集成等，以下将进行详细说明。

[0041] 具体地，如图6(a)所示，环绕栅极线3005形成栅极侧墙3006(图中在栅极线上下两端并没有示出侧墙，但是在实际工艺中，栅极侧墙3006会围绕栅极线3005形成)。例如，可以通过在整个半导体器件结构上淀积一层或多层介质材料，例如SiO2、Si3N4、SiON或其他材料及这些材料的组合，再通过反应离子刻蚀(相对于Si选择刻蚀介质材料)形成栅极侧墙3006。

[0042] 形成侧墙3005之后，则可沿侧墙进行刻蚀，使得位于侧墙之外的栅介质层3003被去除。

[0043] 另外，通过离子注入进行掺杂，从而在栅极两侧的衬底3000中形成源/漏区3007。可选地，在形成栅极侧墙之前，还可以通过倾角离子注入形成源/漏延伸区以及Halo(晕环)区(图中未示出)。

[0044] 可选地，在源/漏区3007以及栅极线3005上进行硅化处理，以形成金属硅化物层3008。硅化物形成的方法可以是：在整个半导体器件结构上淀积一层金属，如W、Co、Ni等，接着进行高温退火，使得半导体材料(在本发明实施例中例如是Si)与金属反应形成硅化物，最后将未反应的金属去除。图6(b)示出了图6(a)中箭头所示部分的截面图，为了方便起见，仅示出了其中的两个栅堆叠结构。。

[0045] 在此，需要指出的是，上述这些形成半导体器件的工艺(如离子注入、侧墙形成、硅化等)，与本发明的主旨并无直接关联，在此不进行详细描述。它们可以采用现有技术来实现，也可以采用将来发展的技术来实现，这并不影响本发明。

[0046] 接下来，如图7(a)所示，环绕如上所述方法形成的栅极侧墙3006，以导电材料如W、TiN、TaN、Al、TiAl、Co或其他材料来形成导电侧墙3009(图中在栅极线上下两端同样没有示出导电侧墙，但是实际上导电侧墙围绕栅极侧墙形成)。导电侧墙3009例如可以通过如下方式来形成。在衬底(晶片)上保形淀积一层导电材料；然后对所淀积的导电材料层进行选择性刻蚀，从而去除其与衬底(晶片)表面平行的部分，仅保留其与衬底(晶片)表面垂直的部分，并因此得到导电侧墙3009。当然，本领域技术人员也可以想到其他方式来形成导电侧墙3009以及上述的栅极侧墙3006。

[0047] 图7(b)示出了图7(a)中箭头所示部分的截面图，为了方便起见，仅示出了其中的两个栅堆叠结构。如图7(b)所示，以上述方式形成的导电侧墙3009自对准于半导体器件的源/漏区3007上，并因此可以用作源/漏区与外部电连接的下接触部。

[0048] 随后，如图8(a)所示，按照设计将如上所述形成的栅极线3005，包括在绕其形成的栅极侧墙3006以及导电侧墙3009，在指定位置处切断，以实现栅极之间的电隔离，并从而实现器件之间的电隔离。通常来说，是在STI 3001的上方进行切断，切口的宽度一般为1-10nm。这种切断例如可以利用切断掩模，通过反应离子刻蚀或激光切割刻蚀等方法来实现。例如，如果使用刻蚀方法，首先在衬底(晶片)上涂覆光刻胶，并通过切断掩模来对光刻胶进行构图，使得与将要形成的切口相对应的指定区域暴露在外。然后，将暴露在外的这些栅极线3005、绕其形成的栅极侧墙3006以及导电侧墙3009切断，形成切口3010，结果切断的栅极线3005形成电隔离的栅极3011，切断的导电侧墙3009形成电隔离的接触部3012。
其中，切口3010形成于STI 3001上。

[0049] 图8(b)示出了图8(a)中箭头所示部分的截面图，为了方便起见，仅示出了其中的两个栅堆叠结构。如图8(b)所示，在整个半导体器件结构上可以形成层间介质层3013。层间介质层3013将填充到上述切断形成的切口3010中，从而将栅极3011和下接触部3012进行隔离。

[0050] 对于本发明的实施例，还可以选择在形成层间介质层3013之后再进行栅极线、栅极侧墙和导电侧墙的切割，同样也可以实现本发明。

[0051] 最后，参考图9(a)、9(b)，其中示出了根据本发明一实施例得到的半导体器件，其中图9(a)为其顶视图；图9(b)为沿图9(a)中箭头所示部分的截面图，为了方便起见，仅示出了其中的两个栅堆叠结构。如图9所示，该半导体器件包括形成于半导体衬底上的多个晶体管结构，沿栅宽的方向(图9(a)中的竖直方向，图9(b)中的垂直纸面方向)应至少应排列有两个。其中，每一晶体管结构分别包括：在半导体衬底上形成的栅堆叠，栅堆叠包括栅介质层3003和栅介质层上的栅极3011；仅在栅堆叠两侧形成的栅极侧墙3006(在栅堆叠的上下两端，由于切割而不存在栅极侧墙)；以及紧邻栅极侧墙3006的两侧形成的接触部3012。其中，沿栅宽的方向上，相邻的晶体管的栅极3011的端部、栅极侧墙3014的端部以及下接触部3012的端部相齐。

[0052] 在栅极3011的两侧，还形成有源/漏区3007，以及源/漏区3007上方的金属硅化物接触3008。

[0053] 优选地，沿栅宽的方向上，相邻器件的栅极3011之间的距离、以及下接触部3012之间的距离为1-10nm。

[0054] 优选地，沿栅宽的方向上，栅极3011之间、以及下接触部3012之间通过介质材料(例如，层间介质层3013)隔离。

[0055] 优选地，本发明的实施例中，下接触部3012与栅堆叠具有相同的高度，该下接触部用作半导体器件的源/漏区与外部的导电接触。

[0056] 要形成完整的器件，需要进一步形成栅极和源/漏区的上接触部，这时需要进一步将器件进行打磨。如图9所示，例如可以采用CMP(化学机械抛光)处理整个半导体器件结构，至下接触部3012的顶部露出。在图9中示出了CMP处理同样去除了栅堆叠顶部的硅化物层，但是实际上硅化物层可以仍然保留在栅堆叠顶部。

[0057] 接着如图10所示，在整个半导体器件结构上进一步淀积层间介质层3014，将其进行CMP处理磨平，然后在栅极3011、源/漏区3007的下接触部3012上形成上接触部3015。在源/漏区3007的上方，下接触部3012和上接触部3015对齐，从而能够实现电接触。

[0058] (第二实施例)

[0059] 本发明的方法还可以与替代栅极工艺相兼容。以下，将参照附图11～15来描述本发明的第二实施例，在该实施例中结合了替代栅极工艺。第二实施例与第一实施例的主要区别在于：在形成源/漏区后，还进行替代栅极处理。具体地，首先形成牺牲栅极线，并后继代之以替代栅极线。附图中与第一实施例中所示标记相同或相似的标记表示相应的部分。

[0060] 以下，将着重描述第二实施例与第一实施例的不同之处，对于相同的处理则不再重复。附图中相同的标记表示相同的部件。

[0061] 如图11(a)所示，同第一实施例中一样，先通过印制平行的栅极线图案并进行刻蚀，形成牺牲栅极线3005，牺牲栅极线3005一般是由多晶硅形成。然后按照常规工艺来进行处理，以形成半导体器件结构，例如在牺牲栅极线3005两侧嵌入于半导体衬底形成源/漏区3007，环绕牺牲栅极线3005形成栅极侧墙3006，还可以在源/漏区3007上形成金属硅化物层3008。在此，还示出了半导体衬底上的有源区图案3002。

[0062] 图11(b)示出了图11(a)中箭头所示部分的截面图，为了方便起见，仅示出了其中的两个栅堆叠结构。如图11(b)所示，在该实施例中，牺牲栅极线3005为多晶硅构成，因此其上无金属硅化物层。

[0063] 接下来，如图12(a)和12(b)所示，同样绕栅极侧墙3006外侧形成导电侧墙3009。该导电侧墙3009自对准于半导体器件的源/漏区上，并因此可以用作源/漏区与外部电连接的接触部。

[0064] 可选地，如图12(b)所示，在形成导电侧墙3009之后，可以在半导体衬底上形成(如淀积)器件间层间介质层3013并进行平坦化处理，层间介质层例如可以是应力氮化物层。

[0065] 之后，可以执行替代栅极处理。如图13所示，例如通过刻蚀等方法去除牺牲栅极线3005，从而在栅极侧墙3006之间形成开口3016。

[0066] 如图14所示，接着在开口3016中形成替代栅极线3005′。如果预先未在半导体衬底上形成栅介质层，也可以在形成替代栅极线之前，在上述开口中先形成栅介质层3003，例如高k栅介质层，然后再形成替代栅极线3005′。本领域技术人员可以设计出多种方法来实现这种栅极线替代过程。

[0067] 替代栅极线处理也可以在形成层间介质层3013之前进行。

[0068] 优选地，在形成替代栅极线3005′之后，可以进行平坦化处理，例如，化学机械抛光(CMP)，以使得替代栅极线3005′与导电侧墙3009具有相同的高度。这有利于后续的处理。

[0069] 然后，参照上述根据图8所描述的方法，利用切断掩模在指定区域切断栅极堆叠3005′、栅极侧墙3006和导电侧墙3009，以实现器件之间的电隔离。切断后，在栅极堆叠
3005′、栅极侧墙3006和导电侧墙3009中形成切口3010，切断的栅极线3005′形成栅极
3011，切断的导电侧墙3009形成下接触部3012。下接触部3012可以作为源/漏接触部的一部分。

[0070] 为了完成器件前道工艺，还需要进一步形成完整的接触。如图15所示，在器件间层间介质层3013上淀积另一层间介质层3014，并在其中形成上接触部3015。在栅堆叠上方，上接触部305与栅极3011相对且接触；在源/漏区上，上接触部3015与下接触部3012相对且接触，因此能够实现与栅极区、源/漏区的接触。淀积另一层间介质层3014后，如果前面切口3010中仍有未填满的空隙，则这一次能够进一步进行填充，从而进一步将沿栅宽方向排列的栅极3011之间进行电隔离，将沿栅宽方向排列的下接触部3012进行电隔离。在这个实施例中，由图15可以看出在形成上接触部3015时，在栅极区和源/漏区上刻蚀的上接触部深度相同，可以简化刻蚀工艺。

[0071] 这里需要指出的是，尽管在以上描述的实施例中，先进行替代栅极处理，然后再进行切断处理。但是本发明不限于此。也可以在进行切断处理之后，再进行替代栅极处理。例如，可以在形成导电侧墙3009之后，立即将牺牲栅极线3005切断，形成电隔离的栅极3011以及电隔离的接触部3012，接着进行替代栅极处理的工艺，形成替代栅极。总之，本发明的各实施例中的各个步骤的顺序并不局限于上述实施例所述。

[0072] 对于本发明的实施例，切割栅极线、栅极侧墙和导电侧墙可以在形成导电侧墙之后的任何时候形成，最终完成半导体器件结构的前道工艺。

[0073] 如图11-图15中的所示的栅极侧墙和导电侧墙均为“I”型侧墙，不同于第一实施例中的“D”型侧墙。“I”型侧墙的好处在于，形成的高度与栅堆叠一致，从而在同时形成栅极和源/漏区的上接触部的之前，无需如图10所示进行CMP打磨，因而能够节省成本。以下以普通的栅极侧墙的形成为例说明形成“I”型侧墙的方法。常规的侧墙形成方法是：首先在整个半导体器件结构上形成很薄的介质材料作为保护层，例如SiO2，接着再形成较厚的一层介质材料，例如是Si3N4，厚度约为40-50nm，最后采用反应离子刻蚀Si3N4层，从而形成栅极两侧的栅极侧墙。而对于“I”型侧墙的形成，在形成厚的介质材料后，需要在厚的介质材料上形成一层很薄的介质材料，同样可以是SiO2，厚度约为3nm；然后先对最上面的一层SiO2进行反应离子刻蚀，以使其在栅极两侧形成很薄的针对Si3N4的保护层，然后进一步选择性刻蚀Si3N4层，由于栅极两侧的Si3N4受到SiO2保护层的保护，因而不会在侧向产生损耗，从而能够形成“I”型侧墙。

[0074] 形成I型侧墙后，可以不需要CMP打磨，或者也不淀积介质层3013，而直接淀积介质层3014，然后在介质层3014中形成上接触部，则同样也能够实现本发明。

[0075] 如上所述，在根据本发明的实施例中，在衬底(晶片)上印制平行栅极线图案之后，并不是如现有技术中那样立即利用切断掩模来形成切断图案，而是首先利用所印制的平行栅极线图案进行刻蚀，以得到栅极线，并继续形成半导体器件结构。之后，绕栅极，具体地，绕栅极侧墙，以侧墙的形式形成自对准的源/漏接触部。最后，利用切断掩模，对栅极及侧墙形式的接触部进行切断，以实现器件之间的电隔离。

[0076] 因此，根据本发明，在最后再切断栅极图案，从而可以使相对栅电极的顶端之间的距离更为紧密。此外，在本发明中，在形成了栅极侧墙以及导电侧墙之后，再进行切断以使各器件之间相互隔离。因此，在切口处不会存在侧墙材料，从而不会如现有技术中那样出现空洞等缺陷。另外，各器件之间的导电侧墙(接触部)通过切口完全断开，从而实现了各器件之间的良好电绝缘。

[0077] 而且，与现有技术中通过刻蚀接触孔并以导电材料填充接触孔来形成接触部不同，根据本发明的实施例，以侧墙的方式来形成接触部，避免了常规技术中形成接触孔的困难。并且，这种侧墙形式的接触部自对准于源/漏区，大大简化了工艺。而根据常规工艺，则无法以导电侧墙的形式来形成这种自对准接触部。这是因为在常规工艺中，先形成切口，然后再进行侧墙形成工艺。这样，在形成侧墙，特别是在形成导电侧墙时，导电材料会进入切口中，从而可能使彼此相对的栅极各自的导电侧墙不能完全隔离，并因此使得相应的器件彼此电接触。

[0078] 此外，本发明与替代栅极工艺相兼容，从而实现多种工艺选择。

[0079] 另外，在本发明中，例如可以通过平坦化处理，使得导电侧墙(接触部)与栅极堆叠具有相同的高度。因此，有利于后续工艺的进行。

[0080] 在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。

[0081] 以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。