数模混合模式时钟占空比校准电路

摘要

本发明公开了一种数模混合模式时钟占空比校准电路，其特征在于：该电路包括脉冲发生器（1）、半周期延迟线（2）、RS触发器（3）、单端到差分转换电路（4）、数模混合电荷泵（5）和误差放大器（6）；其中，脉冲发生器（1）的输入端接待校准的原始输入时钟信号（CKI）；脉冲发生器（1）的输出端信号为缓冲后的输入时钟脉冲信号（CKB），该信号同时连接至半周期延迟线（2）的时钟输入端和RS触发器（3）的置位输入端（S）。本发明克服了传统的纯数字方式占空比校准电路调整所存在的离散型，实现占空比连续调整，且采用全数字工艺，在消耗更小的面积和功耗的情况下得到更高的调整精度。

权利要求

1.一种数模混合模式时钟占空比校准电路，其特征在于：该电路包括脉冲发生器（1）、半周期延迟线（2）、RS触发器（3）、单端到差分转换电路（4）、数模混合电荷泵（5）和误差放大器（6）；其中，

脉冲发生器（1）的输入端接待校准的原始输入时钟信号CKI；脉冲发生器（1）的输出端信号为缓冲后的输入时钟脉冲信号CKB，该信号同时连接至半周期延迟线（2）的时钟输入端和RS触发器（3）的置位输入端（S）；半周期延迟线（2）的输出端信号即半周期延迟时钟脉冲信号CKD接RS触发器（3）的复位输入端R；RS触发器（3）的输出端Q处信号即为校准后的时钟信号CKG；该校准后的时钟信号CKG输入至单端到差分转换电路（4）的输入端；单端到差分转换电路（4）输出端的输出信号为差分时钟正信号CKO+、差分时钟负信号CKO-；该差分时钟正信号CKO+、差分时钟负信号CKO-分别接至数模混合电荷泵（5）的同名输入端，在数模混合电荷泵的第一输出端FP、第二输出端FN间产生差分电压；该差分电压输入至误差放大器（6）的差分输入端，误差放大器（6）的输出端输出占空比微调控制电压，该占空比微调控制电压输入至半周期延迟线（2）的延迟时间控制输入端VCR；

所述半周期延迟线（2）由一个基本延迟单元（2-2）和一至若干级半周期延迟线单元（2-1）依次串联而成；其中，基本延迟单元（2-2）的第一信号输入端IN1即正向延迟线输入端接半周期延迟线（2）输入端的输入时钟脉冲信号CKB，基本延迟单元（2-2）的第二信号输入端IN2接高电平，基本延迟单元（2-2）的使能端EN接高电平，基本延迟单元（2-2）的控制信号输入端VC接低电平，基本延迟单元（2-2）的输出端OUT接第一级半周期延迟线单元（2-1）的第一信号输入端FDI，第一级半周期延迟线单元（2-1）的第二信号输入端即延迟线使能输入端EDI接高电平，第一级半周期延迟线单元（2-1）的第四信号输入端即边沿检测输入端CI接地，第一级半周期延迟线单元（2-1）的第三信号输出端即反向延迟线的输出端BDO，也即半周期延迟线（2）的输出端；此后各级半周期延迟线单元（2-1）的第一信号输入端FDI即正向延迟线输入端接前一级半周期延迟线单元（2-1）的第一信号输出端即正向延迟线输出端FDO，第二信号输入端即延迟线使能输入端EDI接前一级的第二信号输出端即延迟线使能输出端EDO，第三信号输出端即反向延迟线输出端BDO接前一级的第三信号输入端即反向延迟线输入端BDI；最后一级半周期延迟线单元（2-1）的第三信号输入端即反向延迟线输入端BDI接低电平；各级半周期延迟单元（2-1）的第五信号输入端即控制信号输入端VC与基本延迟单元（2-2）的同名端口相接并接半周期延迟线（2）的延迟时间控制输入端VCR；除第一级外的各级半周期延迟线单元（2-1）的第四信号输入端即边沿检测输入端CI接半周期延迟线（2）输入端的输入时钟脉冲信号CKB；半周期延迟线单元（2-1）中上文未提及的信号输入和输出端悬空；

所述的半周期延迟线（2）中的基本延迟单元（2-2）使用一个控制电压控制的压控电流不饱和型反相器来实现延迟时间连续可调；该基本延迟单元（2-2）采用边沿触发自动刷新的动态结构，所产生的正脉冲宽度恒定；

数模混合电荷泵（5）和误差放大器（6）构成了模拟闭环微调电路；所述数模混合电荷泵（5）采用自偏置结构，该数模混合电荷泵（5）将差分时钟正信号CKO+、差分时钟负信号CKO-的占空比偏差转化成数模混合电荷泵（5）的第一输出端FP、第二输出端FN的差分输出电压；误差放大器（6）由一个NMOS输入单级跨导放大器和一个PMOS输入单级跨导放大器并联而成互补放大器，该误差放大器（6）将数模混合电荷泵（5）差分输出电压放大，并将差分输入转化为单端输出控制电压，该输出控制电压反馈至半周期延迟线（2）的延迟时间控制输入端VCR，对半周期延迟线的延迟时间微调。

说明书

数模混合模式时钟占空比校准电路

技术领域

[0001] 本发明适用于各种高速通信传输中时钟占空比校准的应用场合，如高速数据存储器，流水线型处理器等，属于占空比校准电路设计的技术领域。

背景技术

[0002] 随着集成电路工艺的不断进步，芯片的工作速度不断的提高，并且已经开始广泛采用诸如双数据速率（Double Data Rate，DDR）、流水线（Pipeline）等技术来获取更大的数据吞吐率，这要求更为严格的时序精度，也即意味着对系统时钟的性能要求也更高，其中一个重要的性能指标就是时钟的占空比。一个50%占空比的时钟对于数据的传播最为有利，而对于采用双数据率、流水线工作方式的系统来说，50%的占空比能确保数据在传输过程中正确地建立和保持，保证系统正常稳定地工作。

[0003] 在实际的应用中，系统的时钟往往通过锁相环（PLL）或者延迟锁相环（DLL）来产生，由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经过倍频、同步后产生的时钟往往不能保证50%的占空比。另外，在时钟的传播过程中，由于传播链路中同样存在着系统及工艺的偏差，也将会引起时钟的占空比失调。特别是在高频应用时，占空比的失调甚至会使时钟信号不能正常地翻转，从而造成严重的时序错误。因此，在对占空比要求严格的场合中，加入占空比校准电路是十分必须的。

[0004] 目前占空比校准方式主要分为两类：模拟方式和数字方式。模拟方式一般而言可以获得更高的占空比校正精度、工作在更高的频率、并获得更小的边沿抖动，但是模拟方式也存在着建立时间长，系统稳定性设计困难，以及受工艺-电压-温度（PVT）变化影响明显的缺点。纯数字方式的占空比校准可以做到快速建立、绝对稳定，以及PVT偏差影响不明显等优良特性。但由于数字方式受到最小延迟单元的限制，校准精度存在着离散性，往往不能获得精确地校准结果。而将两者结合起来可以实现快速建立和高校正精度。

发明内容

[0005] 技术问题：本发明的目的是提供一种能够解决上述背景中提到的技术问题的数模混合模式时钟占空比校准电路，解决在高速系统中时钟的占空比校准问题。

[0006] 技术方案：为解决上述技术问题，本发明提出一种数模混合模式时钟占空比校准电路，该电路包括脉冲发生器、半周期延迟线、RS触发器、单端到差分转换电路、数模混合电荷泵和误差放大器；其中，

[0007] 脉冲发生器的输入端接待校准的原始输入时钟信号；脉冲发生器的输出端信号为缓冲后的输入时钟脉冲信号，该信号同时连接至半周期延迟线的时钟输入端和RS触发器位输入端；半周期延迟线的输出端信号即半周期延迟时钟脉冲信号接RS触发器的复位输入端；RS触发器的输出端处信号即为校准后的时钟信号；该校准后的时钟信号输入至单端到差分转换电路的输入端；单端到差分转换电路输出端的输出信号为差分时钟正信号、差分时钟负信号；该差分时钟正信号、差分时钟负信号分别接至数模混合电荷泵的同名输入端，在数模混合电荷泵的第一输出端、第二输出端间产生差分电压；该差分电压输入至误差放大器的差分输入端，误差放大器的输出端为占空比微调控制电压，该占空比微调控制电压输入至半周期延迟线的延迟时间控制输入端。

[0008] 优选的，所述半周期延迟线HCDL由一个基本延迟单元和一至若干级半周期延迟线单元依次串联而成；其中，基本延迟单元的第一信号输入端即正向延迟线输入端接半周期延迟线输入端的输入时钟信号，基本延迟单元的第二信号输入端接高电平，基本延迟单元DLY的使能端接高电平，基本延迟单元的控制信号输入端接低电平，基本延迟单元的输出端接第一级半周期延迟线单元的第一信号输入端，第一级半周期延迟线单元的第二信号输入端即延迟线使能输入端接高电平，第一级半周期延迟线单元的第四信号输入端即边沿检测输入端接地，第一级半周期延迟线单元的第三信号输出端即反向延迟线的输出端，也即半周期延迟线的输出端；此后各级半周期延迟线单元的第一信号输入端即正向延迟线输入端接前一级半周期延迟线单元的第一信号输出端即正向延迟线输出端，第二信号输入端即延迟线使能输入端接前一级的第二信号输出端即延迟线使能输出端，第三信号输出端即反向延迟线输出端接前一级的第三信号输入端即反向延迟线输入端；最后一级半周期延迟线单元的第三信号输入端即反向延迟线输入端接低电平；各级半周期延迟单元的第五信号输入端即控制信号输入端与基本延迟单元的同名端口相接并接半周期延迟线的延迟时间控制输入端；除第一级外的各级半周期延迟线单元的第四信号输入端即边沿检测输入端接半周期延迟线输入端的输入时钟脉冲信号；半周期延迟线单元中上文未提及的信号输入和输出端悬空。

[0009] 优选的，所述的半周期延迟线中的基本延迟单元使用一个控制电压控制的压控电流不饱和型反相器来实现延迟时间连续可调；该基本延迟单元采用边沿触发自动刷新的动态结构，所产生的正脉冲宽度恒定。

[0010] 优选的，数模混合电荷泵和误差放大器构成了模拟闭环微调电路；所述数模混合电荷泵采用自偏置结构，该数模混合电荷泵将差分时钟正信号、差分时钟负信号的占空比偏差转化成数模混合电荷泵的第一输出端、第二输出端的差分输出电压；误差放大器由一个NMOS输入单级跨导放大器和一个PMOS输入单级跨导放大器并联而成互补放大器，该误差放大器将数模混合电荷泵差分输出电压放大，并将差分输入转化为单端输出控制电压，该输出控制电压反馈至半周期延迟线的延迟时间控制输入端，对半周期延迟线的延迟时间微调。

[0011] 有益效果：该电路综合数字模式和模拟模式的优点，将两者结合起来，采用数字开环结构实现粗校准和模拟闭环结构实现精细校准，提高了建立速度和校准精度，同时采用全数字工艺便于与数字系统集成。与现有技术相比，本发明的优点在于：

[0012] 1、相对于纯模拟占空比校准方式，本发明中所描述的占空比校准电路采用半周期延迟线进行粗校准，具有快速建立、更好的稳定性等优势。

[0013] 2、相对于纯数字占空比校准方式，本发明采用模拟反馈环路对半周期延迟线单元的延迟时间进行自动校正，具有更高的时钟占空比校准精度，并且克服了纯数字占空比校准的离散性，兼顾了调整精度与相位分辨率。

[0014] 3、本发明对数字式占空比校准电路半周期延迟线的结构和其基本延迟单元进行了改进，使基本延迟单元延迟时间连续可调，并可节省匹配延迟线。负反馈结构使其能够更好的抵抗PVT偏差，在同等的工艺条件下工作更为可靠。

[0015] 4、本发明采用连续可调的闭环微调电路，在相同的输入时钟频率范围下，需要更少的基本延迟单元，降低了面积和功耗。

[0016] 本发明采用全数字工艺实现数模混合模式时钟占空比校准，便于与其他数字系统集成。

附图说明

[0017] 图1为本发明的结构框图；

[0018] 图2为本发明的全局时序图；

[0019] 图3为脉冲发生器结构示意图；

[0020] 图4为半周期延迟线结构示意图；

[0021] 图5为半周期延迟线单元结构示意图；

[0022] 图6为本发明的基本延迟单元电路结构示意图；

[0023] 图7为RS触发器结构示意图；

[0024] 图8为单端到差分转换电路结构示意图；

[0025] 图9为同相缓冲器结构示意图；

[0026] 图10为本发明的数模混合结构电荷泵电路结构示意图。

[0027] 图11为误差放大器电路结构示意图。

[0028] 其中有：脉冲发生器PG 1、原始输入时钟信号CKI、由脉冲发生器产生的缓冲时钟脉冲信号CKB，半周期延迟线HCDL 2、RS触发器3、半周期延迟时钟脉冲信号CKD、RS触发器合成的时钟信号CKG，校准后同向时钟信号CKO+、校准后反向时钟信号CKO-、半周期延迟线单元2-1正向延迟线输入端FDI、半周期延迟线单元延迟线使能输入端ENI、半周期延迟线单元反向延迟线输出端BDO、半周期延迟线单元反向延迟线输入端BDI、半周期延迟线单元延迟线使能输出端ENO、半周期延迟线单元正向延迟线输出端FDO、半周期延迟线延迟时间控制输入端VCR、半周期延迟线单元边沿检测输入端CI、传统基本延迟单元、改进基本延迟单元2-2，单端到差分转换电路STD 4，数模混合电荷泵CCP 5，误差放大器6。

[0029] 具体实施方式

[0030] 下面将参照附图对本发明的实施例进行说明。

[0031] 本发明的目的在于，针对现有的数字方式占空比校准电路存在的不足，提出一种在指定工艺下能在更宽的频率、占空比范围内进行占空比校准的电路结构。除此之外，所提出的方案对工艺失配等现象也具有较好的抑制力。

[0032] 本发明全数字工艺数模混合模式时钟占空比校准电路，该电路包括脉冲发生器PG1、半周期延迟线HCDL 2、RS触发器3、单端到差分转换电路STD 4，数模混合电荷泵CCP 5，误差放大器6。

[0033] 该电路中脉冲发生器1的输入端接待校准的原始输入时钟信号CKI；脉冲发生器1的输出端信号为原始输入时钟信号缓冲后的具有固定脉宽的缓冲窄脉冲CKB，该信号被同时连接至半周期延迟线HCDL2的时钟输入端和RS触发器3的置位输入端S；半周期延迟线HCDL 2的输出端信号即相对于缓冲窄脉冲信号CKB延迟了半个时钟周期的半周期延迟信号CKD，该半周期延迟信号接RS触发器3的复位输入端R； RS触发器3的输出端Q处信号即为校准后的具有50%占空比校准时钟信号CKG，该信号接单端到差分转换电路STD 4的输入端，单端到差分转换电路STD 4的两个输出信号即为经过校准后的具有50%占空比的差分校准时钟信号CKO+、CKO-；同时，单端到差分转换电路STD 4的两个输出信号CKO+、CKO-分别连接至数模混合结构电荷泵CCP 5的差分同名输入端CKO+、CKO-；数模混合结构电荷泵CCP的第一输出信号FP和第二输出信号FN分别接至误差放大器5的反向输入端V-和同向输入端V+；误差放大器5的输出信号反馈至半周期延迟线HCDL 2的延迟时间控制输入端VCR，调整半周期延迟单元2-1的延迟时间，对占空比进行精细校正。脉冲产生器1的作用是对原始输入时钟信号进行缓冲，产生相对原始输入时钟信号上升有固定延迟的脉宽恒定的缓冲窄脉冲信号CKB，保障时钟信号对后续电路的扇出能力；半周期延迟线HCDL 2用来产生相对于缓冲窄脉冲信号CKB有半个时钟周期延迟的半周期延迟时钟信号CKD；RS触发器3使用上升沿相差恰为半个周期的缓冲窄脉冲信号CKB和半周期延迟信号CKD，利用上升沿触发原理，合成具有50%占空比的校准时钟信号CKG；单端到差分转换电路STD 4将单端信号转换为差分信号CKO+和CKO-；数模混合电荷泵CCP 5用来检测CKO+和CKO-占空比之差，并转换为FP与FN间电压差，该电压差经误差放大器6放大并反馈至半周期延迟线HCDL2的延迟时间控制输入端VCR，调整基本延迟单元DLY 2-1-1的延迟时间，使半周期延迟线HCDL 2输出时钟信号相对其输入时钟的延迟时间精确为半个时钟周期，从而得到高校准精度的占空比均为50%的差分校准时钟信号CKO+和CKO-。

[0034] 所述的脉冲发生器PG 1，如图1所示，为基本的脉冲产生电路，适当选择反相器101的尺寸可以改变输出脉冲宽度并足够的扇出驱动能力。

[0035] 所述的半周期延迟线HCDL 2由一个基本延迟单元DLY 2-2与一至若干级半周期延迟线单元HCDLU 2-1依次串联而成，串联方法为：基本延迟单元DLY 2-2的第一信号输入端IN1即正向延迟线输入端接半周期延迟线HCDL 2输入端的输入时钟信号CKB，基本延迟单元DLY 2-2的第二信号输入端IN2接高电平，基本延迟单元DLY 2-2的使能端EN接高电平，基本延迟单元DLY 2-2的控制输入端VC接低电平，基本延迟单元DLY 2-2的输出端OUT接第一级半周期延迟线单元HCDLU 2-1的第一信号输入端FDI，第一级半周期延迟线单元HCDLU 2-1的第二信号输入端即延迟线使能输入端EDI接高电平，第一级半周期延迟线单元HCDLU 2-1的第四信号输入端即边沿检测输入端CI接地，第一级半周期延迟线单元HCDL2-1的第三信号输出端即反向延迟线的输出端BDO信号即为半周期延迟线HCDL 2输出端半周期延时时钟信号；此后各级半周期延迟线单元HCDLU 2-1的第一信号输入端即正向延迟线输入端FDI接前一级半周期延迟线单元HCDLU 2-1的第一信号输出端即正向延迟线输出端FDO，第二信号输入端即延迟线使能输入端EDI接前一级的第二信号输出端即延迟线使能输出端EDO，第三信号输出端即反向延迟线输出端BDO接前一级的第三信号输入端即反向延迟线输入端BDI；最后一级半周期延迟线单元HCDLU 2-1的第三信号输入端即反向延迟线输入端BDI接低电平；各级半周期延迟单元HCDLU 2-1的第五信号输入端即控制信号输入端VC接HCDL 2的延迟时间控制输入端VCR；除第一级外的各级半周期延迟线单元HCDLU 2-1的第四信号输入端即边沿检测输入端CI接半周期延迟线HCDL 2输入端的输入时钟信号CKB；所有半周期延迟线单元HCDLU 2-1中上文未提及的信号输入和输出端悬空。

[0036] 所述的RS触发器3中，RS触发器的置位输入端S接第一反相器的输入端，RS触发器3的复位输入端R接第二反相器的输入端；第一、第二反相器的输出端分别接第一、第二与非门的第一信号输入端，第一、第二与非门的第二信号输入端分别接第二、第一与非门的输出端；第三反向器的输入端接第一与非门的输出端，第四反相器接第二与非门的输出端；第四反相器的输出端即为RS触发器3的输出端Q。

[0037] 所述的单端到差分转换电路STD 4由同相缓冲器4-1和反相器构成，结构完全对称。该电路中单端输入信号CKG接第一、第二反相器和第一同相缓冲器4-1的输入端；第一反相器的输出端接第三反相器和第二同相缓冲器4-1的输入端；第一同相缓冲器4-1的输出端与第三反相器的输出端相连并与由第四、第五反相器首尾相连组成的锁存器的一端，同时连接到第六反相器的输入端；第二同相缓冲器4-1的输出端与第二反相器的输出端相连并与由第四、第五反相器首尾相连组成的锁存器的另一端，同时连接到第七反相器的输入端；第六、第七反相器的输出端即为差分输出信号端反向输出端CKO-和同向输出端CKO+。

[0038] 所述的数模混合结构电荷泵CCP 5中第一、第二晶体管NM1、NM2的源极、漏极和衬底相接均接地，栅极分别接第三、第四晶体管NM3、NM4的栅极；第三、第四晶体管的源极和衬底接地，漏极相接并接第五、第六晶体管NM5、NM6的源极，；第五、第六晶体管的栅极分别与第七、第八晶体管PM1、PM2的栅极相接并分别接电荷泵同向输入端CKO+和反向输入端CKO-，第五、第六晶体管的漏极分别与第七、第八晶体管的漏极相接，第五、第六晶体管的衬底接地；第七、第八晶体管的源极相接并与第九、第十晶体管PM3、PM4的漏极相接，第七、第八晶体管的衬底接高电平； 第九、第十晶体管的源极与衬底均接高电平；第一、第三、第九晶体管的栅极和第五、第七晶体管的漏极相接并接至电荷泵CCP 5的反向输出端FN，第二、第四、第十晶体管的栅极和第六、第八晶体管的漏极相接并接至电荷泵CCP 5的同向输出端FP。

[0039] 所述的误差放大器OTA 6由一个基本NMOS管差分输入、单端输出跨导放大器和一个基本PMOS管差分输入、单端输出跨导放大器并联而成，具有较宽的带宽和轨到轨输入输出电压摆幅。

[0040] 本发明中半周期延迟线以及有其与数模混合电荷泵、误差放大器等组成的闭环电路是实现占空比校准的关键模块。如图4所示，输入到半周期延迟线中的缓冲窄脉冲信号CKB首先在由延迟时间Δ不可调的基本延迟单元的组成的正向延迟线中向右传播。当下一个外部时钟信号到来时，已经在正向延迟线中传播了一个时钟周期的时钟信号经一系列判决和选通电路进入反向延迟线中向左传播。电路设计时使得时钟信号在正弦延迟线中经过2N+1个基本延迟单元，而在反向延迟线中经过N个基本延迟单元。正向延迟线中基本延迟单元的控制输入端VC始终接地，其延迟时间固定为Δ；而反向延迟线中基本延迟单元的控制输入端接误差放大器的输出端，该输出电压由校准后的差分时钟信号CKO+、CKO-的占空比决定，使得反向延迟线中基本延迟单元的延迟时间可调，为Δ+δ。当环路稳定后，实现时钟信号经过正反向延迟线传播后总共恰好经历1.5个时钟周期时间，从而与经过缓冲的原始时钟信号产生精确的半周期相位差。RS触发器使用经过缓冲的原始输入时钟信号和该半周期延迟时钟信号使用边沿触发交替进行置位和复位，合成具有50%占空比的校准输出时钟信号CKG。单端到双端转换电路、数模混合电荷泵和误差放大器检测校准输出时钟信号CKG的占空比信息并反馈至半周期延迟线，调整反向延迟线的延迟时间，使校准输出时钟信号CKG的占空比逐渐逼近于50%。完成占空比校准电路工作波形如图2所示。

[0041] 1、脉冲发生器

[0042] 由于半周期延迟线的要求时钟信号具有较大的驱动能力，并且要求输入时钟脉冲不能太宽也不能太窄以保证测量准确可靠，本发明脉冲发生器电路产生相对于输入时钟上升沿有一固定延迟的正窄脉冲信号，如图3所示，本实例中所使用的输出反相器尺寸较大，具有较强的负载能力，同时使得窄脉冲的宽度满足上述要求，约为2.5Δ。

[0043] 2、半周期延迟线

[0044] 所述的半周期延迟线由一个基本延迟单元与若干级半周期延迟线单元依次串联而成，如图4所示。其中，每一级半周期延迟线单元，图5中的正向延迟线输入端FDI和正向延迟线输出端FDO以及它们之间的两个基本延迟单元，共同组成输入时钟信号的正向延迟线单元。输入时钟信号CKB的每一个上升沿都将在正向延迟线中激发一个向右传播的正窄脉冲。而每一级半周期延迟线单元，图5中的反向延迟线输入端BDI和反向延迟线输出端BDO以及它们之间的一个基本延迟单元，共同组成输入时钟信号的反向延迟线单元。任何一个反向延迟线基本单元的输入端IN2获得一个正脉冲时，都将在反向延迟线中激发一个向左传播的正窄脉冲。

[0045] 当下一个输入时钟信号CKB的上升沿到来时，假设在正向延迟线中由上一个输入时钟信号CKB上升沿激发的正窄脉冲传播到第k个半周期延迟线单元，此时，在第k级之前的各级半周期延迟单元中节点A的电压均为低电平，使能输出端ENO电压始终为高电平；而第k级半周期延迟线单元中节点A有一正窄脉冲，使能输出端ENO有一负脉冲；在第k级之后的各级半周期延迟单元中节点A的电压均为低电平，使能输出端ENO电压始终为低电平，该使能端信号禁止信号在其后各级半周期延迟单元中传播，避免多余的正脉冲继续在正向或反向延迟线中继续传播。第k级半周期延迟线单元中节点A处的正窄脉冲传递至该级反向基本延迟单元的第二输入端IN2，并在该级半周期延迟单元的反向延迟线输出端BDO处得到相对于结点A的窄脉冲延迟Δ+δ的正窄脉冲，该窄脉冲传递至第k-1级半周期延迟线的反向延迟输入端BDI，再经Δ+δ的延迟由第k-1级半周期延迟线的反向延迟输出端BDO输出，以此类推，反向传递直至第一级半周期延迟线的反向延迟输出端BDO输出，从而得到半周期延迟线的输出信号CKD。

[0046] 上述信号传播过程中，信号正向传输经过了最初一个基本延迟单元和其后k个半周期延迟单元，每个半周期延迟单元在正向传输路径上包含两个基本延迟单元，因而正向传播总延迟时间为（2k+1）Δ，约为1个时钟周期T。信号反向传输经过了k个半周期延迟单元，每个半周期延迟单元在反向传输路径上包含一个基本延迟单元，且反向延迟路径上的基本延迟单元延迟时间可调，因而反向传播总延迟时间为k（Δ+δ），其中δ的值由闭环回路控制，当占空比校准电路建立完成后，满足2k（Δ+δ）=T，此时占空比校准电路的输出信号为占空比为50%的时钟信号。

[0047] 基本延迟单元是半周期延迟线的关键单元。传统的基本延迟单元由与非门和非门串联而成。由于CMOS工艺中P管与N管性能失配的客观存在，时钟信号在这种基本延迟单元中传播时，其前后沿的传播速度并不相等。这种速度差异经过逐级积累轻则导致电路校准误差增大，性能劣化；重则导致在延迟线中传播的正窄脉冲或负窄脉冲消失，使电路无法工作。另外该传统的基本延迟单元其延迟时间不可控，不能满足要求。

[0048] 本发明的基本延迟单元如图6所示, 初始时，基本延迟单元使能信号EN为无效电平（低电平），控制信号输入端VC为低电平，则PM1导通，NM1、PM2截止，PM4和NM6栅极为高电平。当第一延迟信号输入端IN1节点为低时，NM2的栅极被预充电到高。当第一延迟信号输入端IN1节点产生一个上升沿的瞬间，NM4的栅极被充电到高，此时NM2的栅极的预充电荷尚未被充分泄放，从而NM2和NM4同时导通。若此时基本延迟单元使能信号EN为有效电平（高电平），则NM1也导通，同时PM1截止，PM4和NM6栅极被放电至低电平。而在第一延迟信号输入端IN1信号的持续低电平或高电平阶段、第一延迟信号输入端IN1信号的下降沿时刻，或基本延迟单元使能信号EN的低电平阶段，均无法满足NM1、NM2、NM4同时导通的条件，此时PM4和NM6的栅极将由PM1或PM2逐渐充电至高电平。总体而言，当基本延迟单元使能信号EN为高电平，且控制信号输入端VC的电压足以使PM3导通时，第一延迟信号输入端IN1信号的一个上升沿将会在P4和N8栅极产生一个负脉冲。该负脉冲经过PM3、PM4和NM6组成的延迟时间可控反相器生成一个边沿较为理想的正脉冲作为此基本延迟单元的延迟输出信号。第二延迟信号输入端IN2与第一延迟信号输入端IN1相同，逻辑上与IN1相或。改进的基本延迟单元其优点在于，对于在由此构成的延迟线中传播的正脉冲，其脉宽可以稳定的维持在一个适当值，并且脉宽的具体宽度并不影响电路的性能。同时，在正反向延迟线中，均由脉冲的上升沿的传播延时作为整个延迟线的传播延迟，使正反向延迟线具有较好的一致性。此外，该基本单元使用一个电压控制的压控电流不饱和型反相器来实现基本延迟单元的延迟时间连续可调，控制电压的电压值越大，基本延迟单元延迟时间就越大，使得基本延迟单元的延迟时间为Δ+δ（δ可变），半周期延迟线的延迟时间精确为半个周期，消除了数字占空比校准电路所存在的离散型误差，使得校准精度更为精确。

[0049] 3、RS触发器

[0050] 合成具有50%占空比的校准时钟信号CKG的RS触发器的设计关键在于使从置位端S到输出端Q、以及从复位端R到输出端Q的路径延迟更精确地匹配。本发明使用如图7所示的结构来实现所需功能。本发明所采用由输入输出反相器和两个与非门组成，如图结构完全对称，保证置位输入端S和复位输入端R到RS触发器的输出端Q具有相同的延迟。另外，在该发明中，由于占空比失调可通过环路自动调节，降低了对RS触发器的要求，即使置位输入端S和复位输入端R到RS触发器的输出端Q具有延迟时间略有不同，环路也能将占空比校正为50%，也就提高了电路抗PVT变化的强度。

[0051] 4、单端到差分转换电路

[0052] 单端到差分转换电路STD将由RS触发器合成的输出时钟信号CKG转化为差分输出时钟CKO+和CKO-。本发明中所采用的STD电路结构完全对称，如图8所示，该电路可以减小差分时钟的扭斜以及由PVT变化所引起的输出时钟占空比失调，提高了电路的性能。

[0053] 5、模拟闭环微调电路

[0054] 传统的纯数字方式的占空比校准电路的调整存在离散性，调整精度由基本延迟单元的延迟时间决定，因此在功耗/面积以及调整精度/相位分辨率方面难以兼顾。本发明所提出由占空比微调检测与控制和传统半周期延迟线所构成的闭环微调电路克服了上述缺点。本发明所提出的混合模式占空比校准电路通过在传统的纯数字方式的占空比校准电路基础上引入模拟的闭环微调电路来克服上述缺点。该闭环微调电路由数模混合电荷泵CCP5（图10）和误差放大器OTA 6（图11）构成，完成占空比失调检测并产生占空比微调控制信号，调整半周期延迟线的延迟时间，实现占空比微调。

[0055] 差分输出时钟信号的占空比偏差由数模混合电荷泵（图10）检测并转化为电荷泵差分输出端FP和FN之间的电压差，本发明所提出数模混合电荷泵可以减小输出电压纹波，产生精确反映占空比信息的输出电压。在工作频率范围内，该占空比校准电路的调整精度基本上由模拟反馈环路的闭环增益决定，为了得到足够的校准精度，需要在电荷泵之后增加一误差放大器，即电荷泵差分输出端FP和FN之间的电压差经误差放大器放大得到占空比微调控制电压信号Vout。考虑到模拟闭环微调电路的稳定性与锁定时间正比于误差放大器带宽，反比于其增益，这就要求误差放大器在增益和带宽间折衷。本发明采用如图11所示的误差放大器，该误差放大器是由一个NMOS输入单级跨导放大器和一个PMOS输入单级跨导放大器并联而成互补放大器，具有更宽的带宽和轨到轨输入输出摆幅。上述数模混合电荷泵CCP 5和误差放大器OTA 6均省去了恒流源，节省了偏置电路，降低了功耗，便于全数字集成。

[0056] 以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。