一种异步寄存器复位值可控电路及异步寄存器的复位值可控操作方法

摘要

本发明公开了一种异步寄存器复位值可控电路及异步寄存器的复位值可控操作方法，该电路包括用于异步置位的第一寄存器A_1、用于异步复位的第二寄存器A_2以及用于结果选择的组合电路MUX；系统时钟信号clk分别接所述第一寄存器的时钟端、第二寄存器的时钟端；数据信号data分别接所述第一寄存器的数据端、第二寄存器的数据端D_1、D_2；系统复位信号rest分别连所述第一寄存器的异步复位端CLR，以及所述第二寄存器的异步置位端SET；所述第一寄存器的输出Q_1与所述第二寄存器的输出Q_2分别与所述组合电路的输入I_1、I_2相连；选择信号ctrl接所述组合电路的选择端SL。

权利要求

1.一种异步寄存器复位值可控电路，其特征在于：该电路包括用于异步置位的第一寄存器A_1、用于异步复位的第二寄存器A_2以及用于结果选择的组合电路MUX；系统时钟信号clk分别接所述第一寄存器的时钟端、第二寄存器的时钟端；数据信号data分别接所述第一寄存器的数据端D_1、第二寄存器的数据端D_2；系统复位信号rest分别连所述第一寄存器的异步复位端CLR，以及所述第二寄存器的异步置位端SET；所述第一寄存器的输出端Q_1与所述第二寄存器的输出端Q_2分别与所述组合电路的输入端I_1、输入端I_2相连；

选择信号ctrl接所述组合电路的选择端SL。

2.如权利要求1所述异步寄存器复位值可控电路，其特征在于：所述第一寄存器包括数据端D_1、异步复位端CLR以及时钟端，一个输出端Q_1；其中数据端D_1为寄存器的数据输入端，在时钟clk的边沿，输出端Q_1等于输入数据data；异步复位端CLR为寄存器的复位端，在复位信号rest为1时，输出端Q_1等于0；第一寄存器的时序为，rest等于1时，第一寄存器的输出端Q_1等于0；在rest等于0时，时钟clk的边沿时，data等于1，Q_1等于1。

3.如权利要求1所述异步寄存器复位值可控电路，其特征在于：所述第二寄存器包括三个输入端D_2、SET以及时钟端，一个输出端Q_2；其中D_2为寄存器的数据输入端，在时钟clk的边沿，输出端Q_2等于输入数据data；SET为寄存器的置位端，在复位信号rest为

1时，输出端Q_2等于1；第二寄存器的时序为，rest等于1时，第二寄存器的输出端Q_2等于1；在rest等于0时，时钟clk的边沿时，data等于1，第二寄存器的输出端Q_2等于1。

4.如权利要求1所述异步寄存器复位值可控电路，其特征在于：所述组合电路包括输入端I_1，输入端I_2以及选择端SL，一个输出端Q；其中I_1连接第一寄存器的输出端Q_1，I_2连接第二寄存器的输出端Q_2；SL为选择端，接选择信号ctrl，ctrl为0时，输出端Q等于输入端I_1，ctrl为1时，输出端Q等于输入端I_2；组合电路的时序为，ctrl等于0，输出端Q等于输入端I_1，ctrl等于1，输出端Q等于输入端I_2。

5.一种异步寄存器的复位值可控操作方法，其特征在于：在复位时，通过选择信号ctrl控制寄存器的输出，即选择信号ctrl等于0，则输出端Q等于0，如果选择信号等于1，则输出端Q等于1；而在复位结束后，第一寄存器和第二寄存器都将在时钟边沿时，将数据data锁存，此时输出端Q都为data值，实现异步寄存器的复位值可控操作。

说明书

一种异步寄存器复位值可控电路及异步寄存器的复位值可

控操作方法

技术领域：

[0001] 本发明属于微电子领域，涉及一种异步寄存器复位值可控电路结构，尤其是异步寄存器复位值可控电路及异步寄存器的复位值可控操作方法。背景技术：

[0002] 随着集成电路的发展，以处理器为核心的片上系统功能越来越复杂，以多运行模式控制为特点的处理器设计，面临着运行模式设计的复杂性与灵活性。复位时，系统多模式的可控选择设计为系统的灵活应用提供了优势。

[0003] 寄存器实现了集成电路系统的时序功能，针对寄存器设计的研究也便显得尤为重要。寄存器的复位/置位，为使寄存器在正常运行之前，确定在某一状态。根据复位/置位结构的不同，将寄存器分为同步寄存器与异步寄存器。同步寄存器保证复位/置位行为严格在时钟沿，复位/置位信号的小毛刺可以由时钟滤去。但是将复位/置位信号加入到数据路径中，不仅要严格确保复位/置位信号的长度满足系统时钟沿的要求，以满足时钟采集，同时增加了关键路径的紧张程度。采用异步寄存器，系统数据路径上不会加入由复位/置位带来的逻辑开销。但是，复位/置位信号的一个毛刺可能导致一次错误复位行为，那么同步寄存器就成了一个很好的解决办法。

[0004] 由于两者各自存的客观优缺点，使得在目前集成电路设计中，这两种设计思想并存。设计者往往统筹系统设计，折中选择一种寄存器类型，得到了以使用异步寄存器的异步复位系统，及使用同步寄存器的同步复位系统的划分。发明内容：

[0005] 本发明所述的异步寄存器复位值可控电路结构，提供一种面向任意异步复位、多运行模式系统的复位可配置系统模式的方法，该方法包括：系统多模式定义下的结构开销计算方法，以及复位可配置系统模式的设计方法。

[0006] 本发明的目的在于克服上述现有技术的缺点，提供一种异步寄存器复位值可控电路，该电路包括用于异步置位的第一寄存器A_1、用于异步复位的第二寄存器A_2以及用于结果选择的组合电路MUX；系统时钟信号clk分别接所述第一寄存器的时钟端、第二寄存器的时钟端；数据信号data分别接所述第一寄存器的数据端、第二寄存器的数据端D_1、D_2；系统复位信号rest分别连所述第一寄存器的异步复位端CLR，以及所述第二寄存器的异步置位端SET；所述第一寄存器的输出Q_1与所述第二寄存器的输出Q_2分别与所述组合电路的输入I_1、I_2相连；选择信号ctrl接所述组合电路的选择端SL。

[0007] 所述第一寄存器包括三个输入端D_1、CLR以及时钟端，一个输出端Q_1；其中D_1为寄存器的数据输入端，在时钟clk的边沿，输出Q_1等于输入数据data；CLR为寄存器的复位端，在复位信号rest为1时，输出Q_1等于0；第一寄存器的时序为，rest等于1时，第一寄存器的输出Q_1等于0；在rest等于0时，时钟clk的边沿时，data等于1，Q_1等于1。

[0008] 所述第二寄存器包括三个输入端D_2、SET以及时钟端，一个输出端Q_2；其中D_2为寄存器的数据输入端，在时钟clk的边沿，输出Q_2等于输入数据data；SET为寄存器的置位端，在复位信号rest为1时，输出Q_2等于1；第二寄存器的时序为，rest等于1时，第二寄存器的输出Q_2等于1；在rest等于0时，时钟clk的边沿时，data等于1，Q_2等于1。

[0009] 所述组合电路包括三个输入端I_1，I_2以及SL，一个输出端Q；其中I_1连接第一寄存器的输出端Q_1，I_2连接第二寄存器的输出端Q_2；SL为选择端，接选择信号ctrl，ctrl为0时，输出Q等于输入I_1，ctrl为1时，输出Q等于输入I_2；组合电路的时序为，ctrl等于0，输出Q等于输入I_1，ctrl等于1，输出Q等于输入I_2。

[0010] 一种异步寄存器的复位值可控操作方法，在复位时，通过选择信号ctrl控制寄存器的输出，即选择信号ctrl等于0，则输出Q等于0，如果选择信号等于1，则输出Q等于1；而在复位结束后，第一寄存器和第二寄存器都将在时钟边沿时，将数据data锁存，此时输出Q都为data值，实现异步寄存器的复位值可控操作。

[0011] 本发明的异步寄存器复位值可控电路及异步寄存器的复位值可控操作方法，包括系统多模式定义下的结构开销计算方法，以及复位可配置系统模式的设计方法，通过控制信号的作用，实现异步寄存器的复位值可控。附图说明：

[0012] 图1为本发明的同步寄存器结构图；

[0013] 图2为本发明本发明所述异步寄存器复位可控电路图；

[0014] 图3为本发明的异步寄存器结构图；

[0015] 图4为本发明的异步寄存器复位可控电路图

[0016] 图5为本发明的第一寄存器时序图图；

[0017] 图6为本发明的第二寄存器时序图；

[0018] 图7为本发明的组合电路时序图；

[0019] 图8为本发明的复位可配置系统模式的电路结构图；

[0020] 其中：1为；2为；3为；4为；5为；6为；7为；8为；9为；10为；11为。具体实施方式：

[0021] 下面结合附图对本发明做进一步详细描述：

[0022] 参见图1-8，附图1中给出了同步寄存器的结构示意，图中D为数据输入端，CLK为时钟端，Q为数据输出端，在时钟边沿到来时，将数据输入端的值存寄存器中，通过Q将存入寄存器的值输出。附图2中，给出了一种常用的同步寄存器复位值可控的电路结构，该结构中包括一个组合逻辑MUX做输入选择，一个同步寄存器。复位信号接组合逻辑的选择端SL，输入信号ctrl与data分别接到组合逻辑的I_1、I_2端，输入到D。复位时(rest等于0)，在时钟clk的边沿，输出Q等于ctrl；复位结束(rest等于1)，在clk的边沿，Q等于data。如此，实现在复位时对寄存器复位值的可控。

[0023] 附图3中给出了异步寄存器的示意图，数据寄存的机制与同步寄存器相同，所不同之处在于，增加了异步复位端CLR和异步置位端SET。一旦复位端有效，不论时钟边沿是否到来，将存入寄存器一个固定的0值，一旦置位端有效，不论时钟边沿是否到来，将存入寄存器一个固定的1值。显然，系统复位信号并不能同时接到一个寄存器的CLR和SET端，复位时，通过寄存器的异步复位端或者置位端，只能给寄存器赋一个确定的值，无法实现寄存器复位值的可控。

[0024] 本发明就是针对这种设计现状，采用一种双备份结构的功能寄存器，在复位时，通过控制双备份结构的输出有效性，决定寄存器复位值；复位后，双备份结构趋一，保证寄存器的正确功能。电路结构如附图4所示。

[0025] 该电路包括用于异步置位的第一寄存器A_1、用于异步复位的第二寄存器A_2以及用于结果选择的组合电路MUX。系统时钟信号clk分别接所述第一、第二寄存器的时钟端；数据信号data分别接所述第一、第二寄存器的数据端D_1、D_2；系统复位信号rest分别连所述第一寄存器的异步复位端CLR，以及所述第二寄存器的异步置位端SET；所述第一寄存器的输出Q_1与所述第二寄存器的输出Q_2分别与所述组合电路的输入I_1、I_2相连；选择信号ctrl接所述组合电路的选择端SL。

[0026] 第一寄存器包括三个输入端D_1、CLR以及时钟端，一个输出端Q_1。其中D_1为寄存器的数据输入端，在时钟clk的边沿，输出Q_1等于输入数据data；CLR为寄存器的复位端，在复位信号rest为‘1’时，输出Q_1等于‘0’；附图5给出了第一寄存器的时序，rest等于1时，所述图中①所示，第一寄存器的输出Q_1等于0。在rest等于0时，如所述图中②所示，时钟clk的边沿时，输入data等于1，输出Q_1等于1；如所述图中③所示，时钟clk的边沿时，输入data等于0，输出Q_1等于0；如所叙图中④所示，时钟clk的边沿时，输入data等于1，输出Q_1等于1。

[0027] 第二寄存器包括三个输入端D_2、SET以及时钟端，一个输出端Q_2。其中D_2为寄存器的数据输入端，在时钟clk的边沿，输出Q_2等于输入数据data；SET为寄存器的置位端，在复位信号rest为‘1’时，输出Q_2等于‘1’；附图6给出了第二寄存器的时序，rest等于1时，所述图中①所示，第二寄存器的输出Q_2等于1。在rest等于0时，如所述图中②所示，时钟clk的边沿时，输入data等于1，输出Q_2等于1；如所述图中③所示，时钟clk的边沿时，输入data等于0，输出Q_2等于0；如所述图中④所示，时钟clk的边沿时，输入data等于1，输出Q_2等于1；

[0028] 组合电路实现“二选一”功能，包括三个输入端I_1，I_2以及SL，一个输出端Q。其中I_1连接第一寄存器的输出端Q_1，I_2连接第二寄存器的输出端Q_2；SL为选择端，接选择信号ctrl，ctrl为0时，输出Q等于输入I_1，ctrl为1时，输出Q等于输入I_2。附图7给出了组合电路的时序，ctrl等于0，如所述图中①所示，输出Q等于输入I_1，所述图中②③④，ctrl等于1，输出Q等于输入I_2。

[0029] 上述结构实现，在复位时，可通过选择信号ctrl控制寄存器的输出，即选择信号ctrl等于0，则输出Q等于0，如果选择信号等于1，则输出Q等于1；而在复位结束后，第一寄存器和第二寄存器都将在时钟边沿时，将数据data锁存，此时无论组合逻辑的选择控制信号为何值，输出Q都为data值，双备份结构趋一，并为同一功能寄存器。如此，实现异步寄存器的复位值可控操作。

[0030] 系统运行模式为N种，定义函数M＝log2xN，该函数实现以2为底的对数，结果向上取整，且N＝1时，M＝1。附表1给出不同N取值对应的M值。按照上述函数定义，采用本发明所述电路结构，完成系统模式可控设计时，所需硬件开销包括：M个带异步复位的寄存器，M个带异步置位的寄存器，M个组合逻辑，M个模式控制选择信号。

[0031] 附图8给出了复位可配置系统模式的电路结构示意，其中，系统时钟信号clk连接M个所述发明电路的时钟端，系统复位信号rest连接M个所述发明电路的复位端rest，模式选择信号ctrl_1～ctrl_M分别接对应的M个所述发明电路的控制端ctrl，数据信号data_1～data_M分别接对应的M个所述发明电路的数据输入端data，M个所述发明电路的数据输出端Q分别连接Q1～QM。由Q1～QM控制系统在复位结束后，进入N个系统运行模式中的一个。

[0032] 附表1M＝log2xN

[0033]

[0034]

[0035] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施方式仅限于此，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单的推演或替换，都应当视为属于本发明由所提交的权利要求书确定专利保护范围。