用于集成电路的时钟发生器

摘要

本发明公开一种用于集成电路的时钟发生器，其包括：鉴频鉴相器；积分器；压控振荡器；用于对压控振荡器输出的4路时钟信号进行分频处理，输出第一反馈信号的多模分频器；用于计算输入的同步数据与4路时钟信号之间的相位差异的相位相关器；用于根据相位相关器输出的控制信号对压控振荡器输出的4路时钟信号行混叠，输出第二反馈信号的相位综合器；判决选择器，用于选择性的将第一反馈信号或第二反馈信号切换输出给鉴频鉴相器，分别使压控振荡器输出的4路时钟信号与参考时钟信号同频率、参考时钟信号的频率的相位与同步数据的相位保持同步。本发明可自动环路切换，直接提供四相位时钟，可以提高采样次数，具有电路体积精简的特点。

权利要求

1.一种用于集成电路的时钟发生器，其特征在于，所述时钟发生器包括：鉴频鉴相器，用于检测输入的参考时钟信号相位与反馈信号之间的相位差，产生输出信号UP和输出信号DN；

连接在鉴频鉴相器输出端的积分器，用于对输出信号UP和输出信号DN进行积分运算；

连接在鉴频鉴相器反相输出端的零点滤波器，用于在积分器输出稳定后进行滤波；

控制端连接积分器输出端的压控振荡器，用于输出4路依次相位差90度的时钟信号；

连接压控振荡器输出端的多模分频器，用于对压控振荡器输出的4路时钟信号进行分频处理，输出第一反馈信号；

连接压控振荡器输出端的相位相关器，用于计算输入的同步数据与压控振荡器输出的

4路时钟信号之间的相位差异，转换成控制相位综合器的控制信号；

分别连接压控振荡器输出端、相位相关器输出端的相位综合器，用于根据相位相关器输出的控制信号对压控振荡器输出的4路时钟信号行混叠，输出第二反馈信号；

连接在多模分频器输出端、相位综合器输出端与鉴频鉴相器的反馈输入端之间的判决选择器，用于选择性的将第一反馈信号切换输出给鉴频鉴相器，使压控振荡器输出的4路时钟信号与参考时钟信号同频率，并于压控振荡器输出的时钟信号与参考时钟信号同频率后，控制选择性的将第二反馈信号切换输出给鉴频鉴相器，使参考时钟信号的相位与同步数据的相位保持同步。

2.根据权利要求1所述用于集成电路的时钟发生器，其特征在于，积分器包括：栅极相互连接的第一PMOS和第二PMOS，且第二PMOS的源极连接受鉴频鉴相器输出信号UP 控制的第三PMOS的漏极；

栅极相互连接的第一NMOS和第二NMOS，且第二NMOS的源极连接受鉴频鉴相器输出信号DN 控制的第三NMOS的漏极；

第二PMOS的漏极、第二NMOS的漏极均分别连接积分MOS管的栅极和第四PMOS的栅极，由第四PMOS的漏极输出控制电流给压控振荡器。

3.根据权利要求2所述用于集成电路的时钟发生器，其特征在于，所述时钟发生器还包括：两个连接鉴频鉴相器输出端与零点滤波器输入端之间的反相器，用于将鉴频鉴相器输出信号UP和输出信号DN分别反相为输出信号UPB和输出信号DNB。

4.根据权利要求3所述用于集成电路的时钟发生器，其特征在于，零点滤波器包括：栅极相互连接的第五PMOS和第六PMOS，且第六PMOS的源极连接受反相器输出信号UPB 控制的第七PMOS的漏极；

栅极相互连接的第五NMOS和第六NMOS，且第六NMOS的源极连接受反相器输出信号DNB 控制的第七NMOS的漏极；

第六PMOS的漏极、第六NMOS的漏极均分别连接用于与压控振荡器的输入电阻一同形成输出等效电阻的第八NMOS源极、用作滤波MOS电容的第九NMOS栅极。

5.根据权利要求4所述用于集成电路的时钟发生器，其特征在于，通过调节积分器的内部增益X与零点滤波器的内部增益Y的比值来降低积分MOS管的尺寸；

其中，积分器的内部增益X为：X=a*Gmp4，a为尺寸比例，且a=第一PMOS /第二PMOS=第一NMOS /第二NMOS，Gmp4是第四PMOS的跨导增益；

零点滤波器的内部增益Y为：Y=b，b为尺寸比例，b=第五PMOS /第六PMOS =第五NMOS /第六NMOS。

6.根据权利要求5所述用于集成电路的时钟发生器，其特征在于，X/Y为0.1或0.1以下。

7.根据权利要求1所述用于集成电路的时钟发生器，其特征在于，压控振荡器包括：四级级联的延迟单元，形成四组差分时钟信号；

在每个延迟单元的输出端分别串接一个放大器，四组差分时钟信号分别通过4个放大器缓冲放大输出。

8.根据权利要求1所述用于集成电路的时钟发生器，其特征在于，判决选择器包括：用于对输入的参考计数信号进行计数的参考源计数器；

用于对多模分频器输出的第一反馈信号进行计数的反馈计数器；

连接在参考源计数器输出端的触发比较器，用于将参考源计数器获得的计数结果与一个门限值比较，待到参考源计数器的计数结果达到一定门限值，输出一个触发信号；

分别连接参考源计数器的输出端、反馈计数器的输出端、触发比较器的输出端的模计算器，用于计算参考源计数器和反馈计数器两者计数值间的模；

连接在模计算器输出端的门限判决器，用于根据模计算器输出的模，选择将多模分频器输出的第一反馈信号或相位综合器输出的第二反馈信号切换至鉴频鉴相器。

9.根据权利要求1所述用于集成电路的时钟发生器，其特征在于，相位相关器包括：相位计算电路，用于计算输入的同步数据的相位留数；

连接在相位计算电路输出端的译码器，用于相位计算电路输出的相位留数翻译成一个

8位的二进制控制信号DECOUT<0:7>，且将控制信号DECOUT<0:7>的相位留数映射到一个

0-360度的四区间相位圆图上；

连接译码器输出端的DAC，用于根据二进制控制信号DECOUT<0:7>产生控制相位综合器的两个模拟控制电平IP和IN。

10.根据权利要求9所述用于集成电路的时钟发生器，其特征在于，相位计算电路包括：

4个寄存器，用于对输入的同步数据分别采样，采样时钟分别为压控振荡器输出的4个时钟信号，4个寄存器分别输出采样数据Q0、采样数据Q90、采样数据Q180和采样数据Q270；

4个异或运算器，用于接着分别对采样数据Q0与采样数据Q90、采样数据Q90与采样数据Q180、采样数据Q180与采样数据Q270、采样数据Q270与采样数据Q0四组输出采样数据作异或非操作运算；

累加器，连接在4个异或运算器的输出端，用于对4个异或运算器的输出结果以零加、一减的准则做累积操作，积累结果为当前的相位留数。

说明书

用于集成电路的时钟发生器

技术领域

[0001] 本发明涉及一种集成电路，尤其是涉及一种用于集成电路中提供四相位时钟的时钟发生器。

背景技术

[0002] 在集成电路中，随着工作时钟越来越快，以GHz为单位的时钟频率无法直接由晶体振荡器提供，而是需要一个时钟发生器为CPU或者SERDES系统提供对应的系统时钟以及采样时钟。

[0003] 目前的时钟发生器一般使用单独的锁相环（PLL，Phase-Locked Loop）来产生系统时钟，由于使用大面积的电容器以及使用电阻器用来构建其环路滤波器，因此很多时候无法片内集成，需要外接元件，增加了成本，同时还加大了应用难度；另外，现行方案一般使用奇数级振荡器，对应的多路时钟相位并不对称，当需要提供多相时钟的时候只能通过将输出时钟分频以实现，大大限制的系统的最高工作频率；且系统时钟相位无法控制，特别是应用到SERDES领域，时钟相位无法同步到数据的正确采样位置；输出时钟的占空比不甚理想，间接影响数字电路的工作时序以及采样精度。

发明内容

[0004] 本发明提出一种用于集成电路的时钟发生器，使用多环路实现系统时钟的频率和相位与目标时钟或数据的同步，以及根据工作状态自动在多个环路间切换。

[0005] 本发明采用如下技术方案实现：一种用于集成电路的时钟发生器，其包括：鉴频鉴相器，用于检测输入的参考时钟信号相位与反馈信号之间的相位差，产生输出信号UP和输出信号DN；
连接在鉴频鉴相器输出端的积分器，用于对输出信号UP和输出信号DN进行积分运算；
连接在鉴频鉴相器反相输出端的零点滤波器，用于在积分器输出稳定后对环路进行滤波；
控制端连接积分器和滤波器输出端的压控振荡器，用于输出4路依次相位差90度的时钟信号；
连接压控振荡器输出端的多模分频器，用于对压控振荡器输出的4路时钟信号进行分频处理，输出第一反馈信号；
连接压控振荡器输出端的相位相关器，用于计算输入的同步数据与压控振荡器输出的
4路时钟信号之间的相位差异，转换成控制相位综合器的控制信号；
分别连接压控振荡器输出端、相位相关器输出端的相位综合器，用于根据相位相关器输出的控制信号对压控振荡器输出的4路时钟信号行混叠，输出第二反馈信号；
连接在多模分频器输出端、相位综合器输出端与鉴频鉴相器的反馈输入端之间的判决选择器，用于选择性的将第一反馈信号切换输出给鉴频鉴相器，使压控振荡器输出的4路时钟信号与参考时钟信号同频率，并于压控振荡器输出的时钟信号与参考时钟信号同频率后，控制选择性的将第二反馈信号切换输出给鉴频鉴相器，使参考时钟信号的相位与同步数据的相位保持同步。

[0006] 较优的，积分器包括：栅极相互连接的第一PMOS和第二PMOS，且第二PMOS的源极连接受鉴频鉴相器输出信号UP 控制的第三PMOS的漏极；
栅极相互连接的第一NMOS和第二NMOS，且第二NMOS的源极连接受鉴频鉴相器输出信号DN 控制的第三NMOS的漏极；
第二PMOS的漏极、第二NMOS的漏极均分别连接积分MOS管的栅极和第四PMOS的栅极，由第四PMOS的漏极输出控制电流给压控振荡器。

[0007] 较优的，所述时钟发生器还包括：两个连接鉴频鉴相器输出端的反相器，用于将鉴频鉴相器输出信号UP和输出信号DN分别反相为输出信号UPB和输出信号DNB；
连接在两个反相器输出端与压控振荡器控制端之间的零点滤波器。

[0008] 较优的，零点滤波器包括：栅极相互连接的第五PMOS和第六PMOS，且第六PMOS的源极连接受反相器输出信号UPB 控制的第七PMOS的漏极；
栅极相互连接的第五NMOS和第六NMOS，且第六NMOS的源极连接受反相器输出信号DNB 控制的第七NMOS的漏极；
第六PMOS的漏极、第六NMOS的漏极均分别连接用于与压控振荡器的输入电阻一同形成输出等效电阻的第八NMOS源极、用作滤波MOS电容的第九NMOS栅极。

[0009] 较优的，通过调节积分器的内部增益X与零点滤波器的内部增益Y的比值来降低积分MOS管的尺寸；其中，积分器的内部增益X为：X=a*Gmp4，a为尺寸比例，且a=第一PMOS /第二PMOS=第一NMOS /第二NMOS，Gmp4是第四PMOS的跨导增益；
零点滤波器的内部增益Y为：Y=b，b为尺寸比例，b=第五PMOS /第六PMOS =第五NMOS /第六NMOS。

[0010] 较优的，X/Y为0.1或0.1以下。

[0011] 较优的，压控振荡器包括：四级级联的延迟单元，形成四组差分时钟信号；
在每个延迟单元的输出端分别串接一个放大器，四组差分时钟信号分别通过4个放大器缓冲放大输出。

[0012] 较优的，判决选择器包括：用于对输入的参考计数信号进行计数的参考源计数器；
用于对多模分频器输出的第一反馈信号进行计数的反馈计数器；
连接在参考源计数器输出端的触发比较器，用于将参考源计数器获得的计数结果与一个门限值比较，待到参考源计数器的计数结果达到一定门限值，输出一个触发信号；
分别连接参考源计数器的输出端、反馈计数器的输出端、触发比较器的输出端的模计算器，用于计算参考源计数器和反馈计数器两者计数值间的模；
连接在模计算器输出端的门限判决器，用于根据模计算器输出的模，选择将多模分频器输出的第一反馈信号或相位综合器输出的第二反馈信号切换至鉴频鉴相器。

[0013] 较优的，相位相关器包括：相位计算电路，用于计算输入的同步数据的相位留数；
连接在相位计算电路输出端的译码器，用于相位计算电路输出的相位留数翻译成一个
8位的二进制控制信号DECOUT<0:7>，且将控制信号DECOUT<0:7>的相位留数映射到一个
0-360度的四区间相位圆图上；
连接译码器输出端的DAC，用于根据二进制控制信号DECOUT<0:7>产生控制相位综合器的两个模拟控制电平IP和IN。

[0014] 较优的，相位计算电路包括：4个寄存器，用于对输入的同步数据分别采样，采样时钟分别为压控振荡器输出的4个时钟信号，4个寄存器分别输出采样数据Q0、采样数据Q90、采样数据Q180和采样数据Q270；
4个异或运算器，用于接着分别对采样数据Q0与采样数据Q90、采样数据Q90与采样数据Q180、采样数据Q180与采样数据Q270、采样数据Q270与采样数据Q0四组输出采样数据作异或非操作运算；
累加器，连接在4个异或运算器的输出端，用于对4个异或运算器的输出结果以零加、一减的准则做累积操作，积累结果为当前的相位留数。

[0015] 与现有技术相比，本发明具有如下有益效果：1、本发明使用多环路，可以同时实现系统时钟的频率和相位的与目标时钟或者数据的同步，并且根据系统的工作状态自动在多个环路间切换。

[0016] 2、本发明提出的时钟发生器直接提供四相位时钟，可以提高采样次数，将SERDES应用中采样速度提高30%以上，且可以同时为CPU或者SERDES系统提供系统时钟和采样时钟。

[0017] 3、本发明不使用电阻，并以低廉的MOS器件代替，可以应用在纯CMOS的数字芯片中，特别是没有尺寸巨大的电容器，所有电路均完全在芯片内集成，体积精简。

附图说明

[0018] 图1是多环路高速时钟发生器的电路示意图；图2是积分器的电路示意图；
图3是零点滤波器的电路示意图；
图4是压控振荡器的电路示意图；
图5是图4中延迟单元的电路示意图；
图6是判决选择器的示意图；
图7是相位相关器的示意图；
图8是图7中相位计算电路的示意图；
图9是图7中DAC的示意图；
图10是相位综合器的电路示意图。

具体实施方式

[0019] 如图1所示，本发明提出的时钟发生器包括：鉴频鉴相器（phase and frequency detector，PFD）1，其具有输入参考时钟信号（reference clock）的参考输入端和反馈信号（feedback clock）的反馈输入端，以及分别为输出信号UP和输出信号DN的2个输出端；鉴频鉴相器1的两个输出端直接连接积分器（integrator）2，且鉴频鉴相器1的两个输出端分别通过2个反相器9连接零点滤波器（Filter）3；连接积分器2输出端和零点滤波器
3输出端的压控振荡器（Voltage Controlled Oscillator，VCO）4；并联连接在压控振荡器
4输出端的多模分频器（multimode divider）5和相位综合器（phase combiner）6，且多模分频器5和相位综合器6分别通过连接的判决选择器（decision/choose）7连接鉴频鉴相器1的反馈输入端；接收来自外部输入的同步数据DATA的相位相关器（phase correlator）
8，其连接相位综合器6和压控振荡器4。

[0020] 鉴频鉴相器（PFD）1是一个相位比较装置，用来检测输入的参考时钟信号（reference clock）相位与反馈信号（feedback）之间的相位差。当参考输入端输入的参考时钟信号的上升沿超前于反馈输入端输入的反馈信号的上升沿时，PFD的输出信号UP被置为1，而输出信号DN为0；当反馈输入端信号的上升沿到来时，UP变为‘0’，DN 是窄的脉冲；反之，当反馈输入端信号的上升沿超前于参考输入端信号的上升沿，PFD的输出信号DN被置为‘1’，而输出信号UP保持‘0’；当参考输入端信号的上升沿到来时，DN变为‘0’，UP是一很窄的脉冲。输出信号UP或DN被置为高电平的时间长度等于参考输入端信号与反馈输入端信号的相位差。当环路锁定时，鉴频鉴相器1的输出信号都保持在低电平。

[0021] 其中鉴频鉴相器1、积分器2、零点滤波器3、压控振荡器4、多模分频器5构成的频率反馈环路，用于将压控振荡器4的输出频率稳定到与输入的参考时钟信号（reference clock）相同频率的目标频率上。

[0022] 而鉴频鉴相器1、积分器2、零点滤波器3、压控振荡器4、相位综合器6和相位相关器8构成的相位反馈环路，用于将鉴频鉴相器1的参考输入端输入的参考时钟信号（reference clock）的相位同步到输入的同步数据DATA上。其中，输入的同步数据DATA可以是被采样的数据，同时也可以是其他系统传递过来的同步时钟。

[0023] 频率反馈环路、相位反馈环路的工作模式是通过判决选择器7进行判断切换。多模分频器5输出端输出的第一反馈信号（Feedback1 clock）是对压控振荡器4输出的时钟信号进行分频产生的；相位综合器6输出端输出的第二反馈信号（Feedback2 clock）是对压控振荡器4输出的时钟信号进行相位合成产生的。当判决选择器7在多模分频器5与相位综合器6之间选择将多模分频器5输出的第一反馈信号切换输出至鉴频鉴相器1时，此时判决选择器7输出端的反馈信号（feedback clock）为多模分频器5输出的第一反馈信号；同样的，当判决选择器7选择将相位综合器6输出的第二反馈信号切换输出至鉴频鉴相器1时，此时判决选择器7输出端的反馈信号为相位综合器6输出的第二反馈信号。

[0024] 本发明提出的时钟发生器首先将工作在频率同步模式（即：频率反馈环路工作）。在本发明的时钟发生器启动时，多模分频器5输出端的第一反馈信号将自动被判决选择器
7默认选通至鉴频鉴相器1。具体的操作过程如下：先通过鉴频鉴相器1将输入的参考时钟信号（reference clock）与多模分频器5输出的第一反馈信号进行比较，将参考时钟信号与第一反馈信号这两个时钟信号之间的频率以及相位误差转换成鉴频鉴相器1的两个输出短信号UP/DN控制信号。当参考时钟信号的频率或者相位超过第一反馈信号的频率或者相位时，UP输出高而DN输出低，反之则UP输出低而DN输出高。

[0025] 鉴频鉴相器1输出端的UP/DN信号直接输出给积分器2，并分别经过两个反相器9反相后输出UPB/DNB信号给零点滤波器3。当积分器2接收到UP/DN信号后，将对UP/DN信号进行积分，并将积分结果输出到压控振荡器4的频率控制端口；直到压控振荡器4的中心频率达到锁定频率后，积分器2此时UP/DN 信号的脉冲密度接近，增益趋零，频率反馈环路开始由零点滤波器3控制；零点滤波器3主要对频率反馈环路噪声在带宽范围内进行跟踪抑制。

[0026] 因此，压控振荡器4在积分器2和零点滤波器3共同作用下稳定在固定时钟频率上。其中，压控振荡器4输出4路同频率的时钟信号CLK0、CLK90、CLK180和CLK270，此4路时钟信号依次相位差90度；此4路时钟信号可提供诸如SERDES采样、CPU、总线同步等多种应用使用。

[0027] 结合图2所示，积分器2包括：栅极相互连接的第一PMOS MP1和第二PMOS MP2；第一PMOS MP1的栅极与漏极共接参考电流I，而源极与电压VDD连接；第二PMOS MP2的源极连接第三PMOS MP3的漏极，而第三PMOS MP3的源极连接电压VDD，栅极与鉴频鉴相器1输出端UP信号连接；栅极相互连接的第一NMOS MN1和第二NMOS MN2；第一NMOS MN1的栅极与漏极共接与第一PMOS MP1栅极同源的参考电流I，而源极与电压VDD连接；第二NMOS MN2的源极连接第三NMOS MN3的漏极，而第三NMOS MN3的源极连接电压VDD，栅极与鉴频鉴相器1输出端UD信号连接；且第二PMOS MP2的漏极、第二NMOS MN2的漏极均连接积分MOS管MPbig的栅极和第四PMOS MP4的栅极，且积分MOS管MPbig的漏极、源极以及第四PMOS MP4的源极均连接电压VDD，而第四PMOS MP4的漏极输出电流IOUT压控振荡器4。

[0028] 第一PMOS MP1、第一NMOS MN1分别将同源参考电流I镜像放大形成第二PMOS MP2与第二NMOS MN2的输出电流，而第二PMOS MP2、第二NMOS MN2分别受到由鉴频鉴相器1输出端的UP/DN信号开关的第三PMOS MP3、第三NMOS MN3的控制并向积分MOS管MPbig输出电流，积分MOS管 MPbig对电流积分成电压后输出给第四PMOS MP4进行增益转换，第四PMOS MP4输出控制电流IOUT给压控振荡器4作为主控制电流。

[0029] 其中，积分MOS管MPbig体积占到整个系统1/4以上。其中积分器的内部增益X为：X=a*Gmp4 ；a为尺寸（SIZE）比例，a=第一PMOS MP1/第二PMOS MP2=第一NMOS MN1/第二NMOS MN2，Gmp4是第四PMOS MP4的跨导增益。

[0030] 如图3所示，零点滤波器3包括：与第一PMOS MP1、第二PMOS MP2、第三PMOS MP3、第一NMOS MN1、第二NMOS MN2和第三NMOS MN3之间接关系相同的第五PMOS MP5、第六PMOS MP6、第七PMOS MP7、第五NMOS MN5、第六NMOS MN6和第七NMOS MN7，其中，第七PMOS MP7的栅极、第七NMOS MN7的栅极分别连接UPB/DNB信号（鉴频鉴相器1输出端的UP/DN信号经过反相器9反相后得到UPB/DNB信号）；且第六NMOS MN6的漏极和第六PMOS MP6的漏极连接并输出电流IOUT给压控振荡器4的控制端，且第六NMOS MN6的漏极和第六PMOS MP6的漏极均连接并联的第八NMOS MN8以及第九NMOS MN9。

[0031] 第五PMOS MP5、第五NMOS MN5将参考电流I分别比例镜像给第六PMOS MP6、第六NMOS MN6，但比例放大倍数与积分器2中不同；并分别通过开关第七PMOS MP7、第七NMOS MN7控制输出电流，第七PMOS MP7、第七NMOS MN7接受UPB/DNB信号作为开关信号。第六NMOS MN6的漏极和第六PMOS MP6的漏极输出电流IOUT无需转换将直接输出给压控振荡器4控制端。

[0032] 其中第八NMOS MN8的栅极连接电源，用于与压控振荡器4的输入电阻一同形成输出等效电阻Requal，而第九NMOS MN9则用作滤波MOS电容，这个电容不需要很大，仅仅同Requal形成RC滤波器。

[0033] 其中，零点滤波器3的内部增益Y为：Y=b，b为尺寸（SIZE）比例，b=第五PMOS MP5/第六PMOS MP6=第五NMOS MN5/第六NMOS MN6。

[0034] 在积分器2和零点滤波器3中，将X/Y调节0.1左右，便可以将积分MOS管MPbig的尺寸降低到原来的0.1左右，进一步调节可以将此积分MOS管MPbig缩减到1/10以下，方便集成。因此，本发明通过调节积分器2和零点滤波器3的内部增益，能够有效的降低集成了本发明时钟发生器的芯片尺寸（芯片尺寸为CHIP AREA）。

[0035] 如图4所示，压控振荡器（VCO）4包括：四级级联的延迟单元，形成四组差分时钟，且每个延迟单元的输出端分别串接一个放大器，时钟信号通过放大器缓冲放大输出。不同于三级延迟单元，三级延迟单元输出相位不满足对称要求，因此只能利用一组。而此四级延迟单元可以产生90度相位差对称时钟，四组时钟可以同时利用，因此如果四个信号同时应用。实际采样效率可以达到 0.75*4=3被以上。其中0.75为采样四级压控振荡器4的实际频率系数，4为同时允许采样数据通道数。

[0036] 结合如图5所，四级级联的延迟单元具有相同的结构，以其中一个延迟单元为例进行说明。延迟单元包括：每个延迟单元分别包括：由两个反相器U1和U2构成的差分震荡器；两个耦合传输门T1和T2，用于将两个反相器U1和U2的输入-输出交叉偶联，以减少偏斜，极大的改善输出占空比，同时也可以破坏四级振荡器的直流平衡点（DC balance）防止压控振荡器4停止振荡并在亚稳态状态下。

[0037] 其中，一个NMOS和一个PMOS的并联而成；且在两个反相器U1和U2中，每个PMOS的源极引出到一起形成控制端口IOUT控制输出并连接到积分器2和零点滤波器3，接受来自积分器2和滤波器3的控制信号。

[0038] 在频率反馈环路完成频率同步的过程中，判决选择器7将始终保持对工作状态的监控，以自动切换环路。以下为判决选择器7具体的工作原理：如图6所示，判决选择器7包括：用于对输入的参考计数信号（REF）进行计数的参考源计数器和用于对多模分频器5输出的第一反馈信号（Feedback1 clock）进行计数的反馈计数器；连接在参考源计数器输出端的触发比较器，用于将参考源计数器获得的计数结果与一个门限值比较，待到参考源计数器的计数结果达到一定门限值，输出一个触发信号；分别连接参考源计数器的输出端、反馈计数器的输出端、触发比较器的输出端的模计算器，用于计算参考源计数器和反馈计数器两者计数值间的模，也就是计算参考源计数器和反馈计数器两者计数值之间相除后的余数；连接在模计算器输出端的门限判决器，用于根据模计算器输出的模值（余数）选择将多模分频器5输出的第一反馈信号（feedback1 clock）或相位综合器6输出的第二反馈信号（Feedback2 clock）切换至鉴频鉴相器1。

[0039] 具体来说，判决选择器7首先通过参考源计数器和反馈计数器分别对输入参考（REF）和反馈时钟（feedback1 clock）进行计数。待到参考源计数器的计数结果达到一定门限值，触发比较器将输出触发电平使得模计算器开始计算参考源计数器和反馈计数器两者计数值间的模也就是相除后的余数，余数将经过门限判决器做判决，当数值足够小时，意为频率基本同步，判决选择器7切换到相位反馈环路，即选通相位综合器6输出的第二反馈信号（Feedback2 clock）至鉴频鉴相器1。

[0040] 当切换到相位反馈环路后，相位相关器8和相位综合器6开始进入工作状态。其中，相位相关器8负责计算出输入的同步数据DATA和压控振荡器4的输出时钟之间的相位差异，并将其转换成能够控制相位综合器6的控制信号，使得相位综合器6对压控振荡器4输出的四相时钟信号（CLK0、CLK90、CLK180和CLK270）进行混叠得到一个具有新时钟相位的同频新时钟信号（即第二反馈信号），并将该同频新时钟信号反馈给鉴频鉴相器1用于矫正压控振荡器4时钟相位，直到压控振荡器4的时钟相位与同步数据DATA的相位一致为止。

[0041] 结合图7，相位相关器8结构以及工作原理如下：输入的同步数据DATA首先进入相位计算电路，计算出对应的相位留数，然后输出给译码器；译码器对此相位留数进行译码，将之翻译成一个8位的二进制控制信号DECOUT<0:7>控制DAC（Digital-to-Analog Converter 数字-模拟转换器）和相位综合器6；且译码器将这个控制信号DECOUT<0:7>的相位留数映射到一个0-360度的四区间相位圆图上，对应A1:0-90度、A2:90-180度、A3:180-270度、A4:270-0度四组相位控制对，并控制DAC产生用于控制相位综合器6的两个模拟控制电平IP和IN。

[0042] 结合图8所示相位计算电路的示意图。其工作方式如下：首先输入的同步数据DATA分别经过四个寄存器采样，采样时钟分别为压控振荡器4输出的四相时钟信号（CLK0、CLK90、CLK180和CLK270），四个寄存器分别输出Q0、Q90、Q180、Q270四个采样数据；接着，由4个异或运算器分别对Q0和Q90、Q90和Q180、Q180和Q270、Q270和Q0四组输出采样信号做异或非操作，操作结果输出给累加器以零加、一减的准则做累积操作，积累结果即为当前的相位留数。

[0043] 相位留数被译码器翻译后，将进入DAC，DAC的详细电路图如图9所示。DAC为一个模拟电流转换电路，用于将译码器输出的后5位转换成为对应二进制电流，其中SA1~SA6和SB1~SB6即为译码器后6位（即为DECOUT<2:7>）对应的互补开关。DAC分别由两组正交电流转换器构成，每个转换器含有一个R2R 电阻阵列（R2R ladder），和一个运算放大器用于将R2R ladder的电流输出，SA/SB两组信号用于将对应的电阻端点选通到VCOM或者是VPLUS两个电压信号，两个电压信号是电压无关的恒定信号，并由专门的基准参考电路产生。VCOM/VPLUS通过开关接入R2R 电阻阵列后将产生对应的二进制电流分量，几组开关电流合成后经过运算放大器输出成IP或者IN电流分量，并进一步选通输出给相位综合器6对应的两个相位衰减器。取Vdelta=VPLUS-VCOM，则每个开关控制的电流比例如下表1所示：表 1
相位综合器6负责将压控振荡器4输出的4相时钟信号输出综合成一个单一相位的时钟信号，这个时钟信号的相位可以落在0-360度上的任何一点，因相位相关器8中译码器输出位数为8位，实际相位输出为2的8次方256个离散状态，解析度为360度/256=1.40625度。

[0044] 其中，相位综合器6的电路图如图10所示，由四组幅度衰减单元构成，每组单元的选通由译码器的前两位做DECOUT<0:1> 译码得到ST0/ST90/ST180/ST270四个选通信号控制以及导通对应S0/S90/S180/S270到DAC输出IP/IN，且每次只有两个相邻幅度衰减单元工作，对应了A1~A4四个相位区域，衰减单元的输入为4组VCO输出时钟CLK0/CLK90/CLK180/CLK270，它将对这四个时钟其中两组做对应衰减，以构成合成时钟的两个正交合成分量。具体的译码结果如下表2所示：表 2
每个衰减单元的衰减幅度由DAC的输出电流IP/IN控制。当衰减单元选通后，DAC的输出电流便会通过开关as0/as90/as180/as270接入到衰减器的VC（VC0/VC90/VC180/VC270）点，用于产生衰减偏置电压，此外衰减器的输出端连接到一起，产生合成的时钟信号，以提供给鉴频鉴相器1作相位校正。

[0045] 现以一种工作状态具体介绍。如图10，当译码结果为合成位于A0区域的时钟相位时，ST0/ST90信号变成有效位并打开MOS开关MNs3和MNs8，使得MNs1/MNs2和MNs6/MNs7从VC0和VC90接受来自DAC的IP/IN电流；根据IP/IN电流大小对MNs4/MNs9的栅极产生对应的电压偏置，使得MNs4/MNs9的电流等同于DAC的输出电流IP/IN；而MNs4/MNs9的放电受到MNs5/MNs10这两个开关控制，它们的开关信号分别为CLK0/CLK90；至此两个幅度受DAC控制的电流被正交的两个相位开关导通，合成电流将通过CLKOUT输出时钟。

[0046] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。