CMOS全加器及其方法

摘要

本发明公开了一种CMOS全加器及其方法，涉及集成电路技术领域，所述CMOS全加器包括串联的进位输出电路和本位和输出电路；所述进位输出电路包括：反相器以及并联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述反相器；所述本位和输出电路包括：反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述反相器；所述电路P2包括：并联的电路P21和电路P22；所述电路N2包括：并联的电路N21和电路N22；本发明在保证所构成的N位加法器具有明显速度优势的同时，减少了MOS管的数量，减少了全加器单元的内部节点电容以及输入信号的负载，并且能提高电路的运行速度并降低电路功耗。

权利要求

1.一种CMOS全加器，其特征在于，包括串联的进位输出电路和本位和输出电路；

所述进位输出电路包括：反相器以及并联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述反相器；

所述电路P1包括：PMOS管MP1、MP2和MP3；其中，所述MP1与串联的MP2、MP3并联，且所述MP1连接电路L1，所述MP2连接电路L2；

所述电路N1包括：NMOS管MN1、MN2和MN3；其中，所述MN1与串联的MN2、MN3并联，且所述MN1连接电路L2，所述MN2连接电路L1；

所述本位和输出电路包括：反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述反相器；

所述电路P2包括：并联的电路P21和电路P22；

所述电路P21包括：串联的PMOS管MP4和PMOS管MP5；其中，所述MP4连接电路L2；

所述电路P22包括：PMOS管MP6、MP7和MP8，其中，所述MP8与并联的所述MP6和MP7串联，所述MP6连接电路L1，所述MP7连接电路L3；

所述电路N2包括：并联的电路N21和电路N22；

所述电路N21包括：串联的NMOS管MN4和NMOS管MN5；其中，所述MN4连接电路L1；

所述电路N22包括：NMOS管MN6、MN7和MN8，其中，所述MN8与并联的所述MN6和MN7串联，所述MN6连接电路L2，所述MN7连接电路L4；

所述电路L1用于产生输入信号A、B的A+B信号；

所述电路L2用于产生输入信号A、B的AB信号；

所述电路L3用于产生输入信号A、B的 信号；

所述电路L4用于产生输入信号A、B的 信号。

2.如权利要求1所述的CMOS全加器，其特征在于，所述电路L1包括串联的或非门和反相器。

3.如权利要求1所述的CMOS全加器，其特征在于，所述电路L2包括串联的与非门和反相器。

4.如权利要求1所述的CMOS全加器，其特征在于，所述电路L3包括与非门。

5.如权利要求1所述的CMOS全加器，其特征在于，所述电路L4包括或非门。

6.一种利用权利要求1-5中任一项所述CMOS全加器进行运算的方法，其特征在于，包括以下步骤：S1：输入信号A、B和Cin，电路L1、L2分别产生信号A+B和信号AB，电路L3、L4分别产生 和信号S2：电路P1或N1产生进位输出信号CO的反 而后经反相器输出信号CO；

S3：信号 输入电路P2、N2，电路P2或N2产生本位和输出信号S的反 而后经反相器输出信号S。

7.如权利要求6所述进行运算的方法，其特征在于，还包括：当输入信号A和B同时为0时，MP1和MP6导通；

当输入信号A和B中有1个为0时，MP2和MP4导通；

当输入信号A和B同时为1时，MN1和MN6导通；

当输入信号A和B中有一个为1，MN2和MN4导通。

说明书

CMOS全加器及其方法

技术领域

[0001] 本发明涉及集成电路技术领域，尤其涉及一种CMOS全加器及其方法。

背景技术

[0002] 在大规模集成电路的发展历程中，数据运算一直扮演着重要的角色。而加法运算(包括求和、减法、乘法、除法、幂指数运算等)作为常见的数据运算是数字系统(例如：数字信号处理器(DSP)、中央处理器(CPU)、算术逻辑单元(ALU)以及数模转换器(ADC)等)中最基础最核心的部分。

[0003] 传统的1位全加器单元有3个输入信号(A、B、Cin)和两个输出信号(S和Co)。输出信号中S是本位和，Co是进位输出信号。两个输出信号可以分别表示为：

[0004] Co＝AB+ACin+BCin＝AB+(A+B)Cin

[0005]

[0006] 根据上式构建出的传统CMOS全加器是一种28管的结构，这种传统结构的进位输入信号Cin的负载比较大(3个PMOS管和3个NMOS管)，使得构建出的N位加法器，运算速度比较慢。图1中给出的是一种改进后的CMOS全加器结构HSFA(High Speed Full Adder)。该结构将Cin信号的负载降低到了2个PMOS管和2个NMOS管，从而由它构成的N位加法器却可以具有明显的速度优势。但同时它引入了更多的晶体管数量(36个MOS管)，更多的节点电容和更大的功耗。

发明内容

[0007] (一)要解决的技术问题

[0008] 本发明要解决的技术问题是：提供一种CMOS全加器及其方法，其在保证所构成的N位加法器具有明显速度优势的同时，减少了MOS管的数量，减少了全加器单元的内部节点电容以及输入信号的负载，因而降低了电路功耗，并且在构成N位加法器能够提高电路的运行速度。

[0009] (二)技术方案

[0010] 为解决上述问题，本发明提供了一种CMOS全加器，包括串联的进位输出电路和本位和输出电路；

[0011] 所述进位输出电路包括：反相器以及并联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述反相器；

[0012] 所述电路P1包括：PMOS管MP1、MP2和MP3；其中，所述MP1与串联的MP2、MP3并联，且所述MP1连接电路L1，所述MP2连接电路L2；

[0013] 所述电路N1包括：NMOS管MN1、MN2和MN3；其中，所述MN1与串联的MN2、MN3并联，且所述MN1连接电路L2，所述MN2连接电路L1；

[0014] 所述本位和输出电路包括：反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述反相器；

[0015] 所述电路P2包括：并联的电路P21和电路P22；

[0016] 所述电路P21包括：串联的PMOS管MP4和PMOS管MP5；其中，所述MP4连接电路L2；

[0017] 所述电路P22包括：PMOS管MP6、MP7和MP8，其中，所述MP8与并联的所述MP6和MP7串联，所述MP6连接电路L1，所述MP7连接电路L3；

[0018] 所述电路N2包括：并联的电路N21和电路N22；

[0019] 所述电路N21包括：串联的NMOS管MN4和NMOS管MN5；其中，所述MN4连接电路L1；

[0020] 所述电路N22包括：NMOS管MN6、MN7和MN8，其中，所述MN8与并联的所述MN6和MN7串联，所述MN6连接电路L2，所述MN7连接电路L4；

[0021] 所述电路L1用于产生输入信号A、B的A+B信号；

[0022] 所述电路L2用于产生输入信号A、B的AB信号；

[0023] 所述电路L3用于产生输入信号A、B的 信号；

[0024] 所述电路L4用于产生输入信号A、B的 信号。

[0025] 其中，所述电路L1包括串联的或非门和反相器。

[0026] 其中，所述电路L2包括串联的与非门和反相器。

[0027] 其中，所述电路L3包括与非门。

[0028] 其中，所述电路L4包括或非门。

[0029] 一种利用前述CMOS全加器进行运算的方法，包括以下步骤：

[0030] S1：输入信号A、B和Cin，电路L1、L2分别产生信号A+B和信号AB，电路L3、L4分别产生 和信号

[0031] S2：电路P1或N1产生进位输出信号CO的反 而后经反相器输出信号CO；

[0032] S3：信号 输入电路P2、N2，电路P2或N2产生本位和输出信号S的反 而后经反相器输出信号S。

[0033] 其中，所述方法还包括：

[0034] 当输入信号A和B同时为0时，MP1和MP6导通；

[0035] 当输入信号A和B中有1个为0时，MP2和MP4导通；

[0036] 当输入信号A和B同时为1时，MN1和MN6导通；

[0037] 当输入信号A和B中有一个为1，MN2和MN4导通。

[0038] (三)有益效果

[0039] 本发明通过将串联或并联的两个MOS管等效为一个MOS管，减少了晶体管数量、提高了运行速度，同时降低了功耗，减小了电路面积，有助于提高电路集成度；本发明具有较小的Cin负载，在构成N位加法器时可以明显提高工作速度。

附图说明

[0040] 图1为本发明背景技术所述的CMOS全加器HSFA的电路图；

[0041] 图2为本发明实施例中所述CMOS全加器的电路图；

[0042] 图3为本发明实施例中所述CMOS全加器的方法流程图；

[0043] 图4为本发明实施例中所述4位加法器的仿真验证原理图。

具体实施方式

[0044] 下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

[0045] 如图2所示，本发明所述的CMOS全加器，包括串联的进位输出电路和本位和输出电路；

[0046] 所述进位输出电路包括：反相器以及并联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述反相器；

[0047] 所述电路P1包括：PMOS管MP1、MP2和MP3；其中，所述MP1与串联的MP2、MP3并联，且所述MP1连接电路L1，所述MP2连接电路L2；

[0048] 所述电路N1包括：NMOS管MN1、MN2和MN3；其中，所述MN1与串联的MN2、MN3并联，且所述MN1连接电路L2，所述MN2连接电路L1；

[0049] 所述本位和输出电路包括：反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述反相器；

[0050] 所述电路P2包括：并联的电路P21和电路P22；

[0051] 所述电路P21包括：串联的PMOS管MP4和PMOS管MP5；其中，所述MP4连接电路L2；

[0052] 所述电路P22包括：PMOS管MP6、MP7和MP8，其中，所述MP8与并联的所述MP6和MP7串联，所述MP6连接电路L1，所述MP7连接电路L3；

[0053] 所述电路N2包括：并联的电路N21和电路N22；

[0054] 所述电路N21包括：串联的NMOS管MN4和NMOS管MN5；其中，所述MN4连接电路L1；

[0055] 所述电路N22包括：NMOS管MN6、MN7和MN8，其中，所述MN8与并联的所述MN6和MN7串联，所述MN6连接电路L2，所述MN7连接电路L4；

[0056] 所述电路L3用于产生输入信号A、B的 信号，所述电路L3包括与非门，例如：电路L3为与非门。

[0057] 所述电路L4用于产生输入信号A、B的 信号，所述电路L4包括或非门。例如：电路L4为或非门。

[0058] 所述电路L1用于产生输入信号A、B的A+B信号，所述电路L1包括串联的或非门和反相器。例如：电路L1包括电路L4和与电路L4连接的反相器。

[0059] 所述电路L2用于产生输入信号A、B的AB信号，所述电路L2包括串联的与非门和反相器。例如：电路L2包括电路L3和与电路L3连接的反相器。

[0060] 如图3所示，本发明所述利用前述CMOS全加器进行运算的方法，包括以下步骤：

[0061] S1：输入信号A、B和Cin，电路L1、L2分别产生信号A+B和信号AB，电路L3、L4分别产生 和信号

[0062] S2：电路P1或N1产生进位输出信号CO的反 而后经反相器输出信号CO；

[0063] S3：信号 输入电路P2、N2，电路P2或N2产生本位和输出信号S的反 而后经反相器输出信号S。

[0064] 其中，所述方法还包括：

[0065] 当输入信号A和B同时为0时，MP1和MP6导通；

[0066] 当输入信号A和B中有1个为0时，MP2和MP4导通；

[0067] 当输入信号A和B同时为1时，MN1和MN6导通；

[0068] 当输入信号A和B中有一个为1，MN2和MN4导通。

[0069] 本发明所述的电路结构不仅减少了MOS管的数量(新结构用到了32个MOS管)，同时减少了全加器单元的内部节点电容以及A与B的负载，可以提高电路速度并降低电路功耗。

[0070] 本发明的原理：

[0071] 对于一个N位的加法器来说，其输出端的延迟时间是与N相关的函数。如果对于每一位全加器，进位输入Cin到进位输出Co的延迟时间为Tcarry，进位输入Cin到本位和的延迟时间为Tsum，那么对于整个加法器的延迟Tadder可以表示为：

[0072] Tadder＝(N-1)Tcarry+Tsum

[0073] 可以看到决定一个全加器链的工作速度的关键参数在于Cin到Co的延迟时间Tcarry。所以降低Tcarry对于全加器速度的提高至关重要。而降低该延迟时间一是可以通过降低全加器单元Co端的节点电容来提高进位输出信号Co的产生速度，二是可以降低Cin的负载以降低低位全加器单元Co的负载，来提高进位信号传递的速度。

[0074] 由于输入信号A＝1，B＝0时，现有的CMOS全加器对节点的充放电，还包括了输入信号A与B控制的MOS管的连接处的电容，如图1中的X、Y节点。而本发明没有此处的额外电容，从而进一步提高了进位输出的速度，输入信号A和B的负载减少了，进而使得电路的整体节点电容减少有助于降低电路功耗。

[0075] 对1位全加器电路进行仿真验证，采用smic 65nm的工艺库(电源电压1V，室温环境)，利用HSFA和本发明所述COMS全加器进行仿真对比。

[0076] 表1列出了对两种1位全加器仿真得到的结果。其中延迟时间只考虑Cin到输出的最大延迟。功耗是在输入信号频率为100MHz的情况下测得。可以看出HSFA的额外的面积和功耗是比较大的。而本发明所述的CMOS全加器不仅具有更快的速度，相比HSFA所需要的功耗和面积的代价也比较小。具体来讲相对HSFA，本发明降低了功耗14.8％，Co和S的功耗延迟积(PDP)分别降低了18.9％和21.3％。

[0077] 表1

[0078]

[0079] 为了进一步观察N位全加器级联后的加法器电路性能，以4位加法器为例进行仿真验证(如图4所示)。由于Cin到输出Co3以及S3的最大延迟时间出现在A0-A3＝1，B0-B3＝0的情况，所以将A0-A3以及B0-B3分别连在一起进行仿真。仿真结果也表明A0-A3＝1，B0-B3＝0时，Cin0到输出Co3以及S3具有最大的延迟。

[0080] 表2中给出了A0-A3＝1，B0-B3＝0的情况下输入到输出Co3以及S3的传播延迟(包括上升延迟和下降延迟)。可以看出本发明所述全加器构成的4位加法器具有更小的延迟。如果用最大延迟时间(这里是Cin的下降沿到S3的上升沿的延迟)表示4位加法器的延迟时间的话，新结构的加法器相对HSFA有8.4％的速度提高。

[0081] 表2

[0082]

[0083] 以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。