半导体装置及其驱动方法

摘要

本发明的名称为半导体装置及其驱动方法，半导体装置使用允许晶体管的断态电流的充分降低的材料来形成；例如，使用作为宽能隙半导体的氧化物半导体材料。当使用允许晶体管的断态电流的充分降低的半导体材料时，半导体装置能够将数据保持长时段。另外，使信号线中的电位变化的定时相对写字线中的电位变化的定时延迟。这使得有可能防止数据写入差错。

权利要求

1.一种半导体装置，包括：

写字线；

读字线；

位线；

信号线；

包括第一存储单元和第二存储单元的存储单元阵列；

第一驱动器电路；以及

第二驱动器电路，

其中所述第一存储单元和所述第二存储单元各包括：包括第一沟道形成区的第一晶体管，所述第一沟道形成区包括第一半导体材料；

包括第二沟道形成区的第二晶体管，所述第二沟道形成区包括第二半导体材料，其中所述第一半导体材料与所述第二半导体材料不同；以及电容器，

其中所述第一存储单元的所述第一晶体管的栅极、所述第一存储单元的所述第二晶体管的第二端子和所述第一存储单元的所述电容器的一个电极相互电连接，其中所述第二存储单元的所述第一晶体管的栅极、所述第二存储单元的所述第二晶体管的第二端子和所述第二存储单元的所述电容器的一个电极相互电连接，其中所述第一存储单元的所述第一晶体管的第一端子和所述第二存储单元的所述第一晶体管的第二端子相互电连接，其中所述第一驱动器电路通过所述位线电连接到所述第一存储单元的所述第一晶体管的第二端子，并且通过所述信号线电连接到所述第一存储单元的所述第二晶体管的第一端子，以及其中所述第二驱动器电路通过所述读字线电连接到所述第一存储单元的所述电容器的另一个电极，并且通过所述写字线电连接到所述第一存储单元的所述第二晶体管的栅极。

2.如权利要求1所述的半导体装置，其中，所述第一驱动器电路包括延迟电路。

3.如权利要求2所述的半导体装置，其中，所述第一驱动器电路配置成使输入到所述信号线的信号相对于输入到所述写字线的信号延迟。

4.如权利要求1所述的半导体装置，其中，所述第一驱动器电路包括串联连接的偶数个反相器。

5.如权利要求1所述的半导体装置，其中，所述半导体装置包括电位转换电路，所述电位转换电路配置成向所述第二驱动器电路输出比电源电位更高的电位。

6.如权利要求1所述的半导体装置，其中，所述第二驱动器电路包括电平移位电路，所述电平移位电路电连接到所述写字线和所述读字线其中之一。

7.如权利要求1所述的半导体装置，

其中，所述第一驱动器电路包括电连接到所述信号线的第一缓冲器电路，其中，所述第二驱动器电路包括电连接到所述写字线的第二缓冲器电路，以及其中，所述第一缓冲器电路的晶体管的沟道长度大于所述第二缓冲器电路的晶体管的沟道长度。

8.如权利要求1所述的半导体装置，还包括电连接到所述第二存储单元的所述第一晶体管的第一端子的源线。

9.如权利要求1所述的半导体装置，其中，所述第二沟道形成区包括氧化物半导体。

10.如权利要求1所述的半导体装置，其中，所述第一沟道形成区包括硅。

11.一种半导体装置，包括：

写字线；

读字线；

位线；

信号线；

包括第一存储单元和第二存储单元的存储单元阵列；

第一驱动器电路；以及

第二驱动器电路，

其中所述第一存储单元和所述第二存储单元各包括：包括第一沟道形成区的第一晶体管，所述第一沟道形成区包括第一半导体材料；

包括第二沟道形成区的第二晶体管，所述第二沟道形成区包括第二半导体材料，其中所述第一半导体材料与所述第二半导体材料不同；以及电容器，

其中所述第一存储单元的所述第一晶体管的栅极、所述第一存储单元的所述第二晶体管的第二端子和所述第一存储单元的所述电容器的一个电极相互电连接，其中所述第二存储单元的所述第一晶体管的栅极、所述第二存储单元的所述第二晶体管的第二端子和所述第二存储单元的所述电容器的一个电极相互电连接，其中所述第一存储单元的所述第一晶体管的第一端子和所述第二存储单元的所述第一晶体管的第二端子相互电连接，其中所述第一驱动器电路通过所述位线电连接到所述第一存储单元的所述第一晶体管的第二端子，并且通过所述信号线电连接到所述第一存储单元的所述第二晶体管的第一端子，其中所述第二驱动器电路通过所述读字线电连接到所述第一存储单元的所述电容器的另一个电极，并且通过所述写字线电连接到所述第一存储单元的所述第二晶体管的栅极，以及其中所述第一存储单元的所述第二晶体管的所述第二端子和所述第二存储单元的所述第二晶体管的第一端子相互电连接。

12.如权利要求11所述的半导体装置，其中，所述第一驱动器电路包括延迟电路。

13.如权利要求12所述的半导体装置，其中，所述第一驱动器电路配置成使输入到所述信号线的信号相对于输入到所述写字线的信号延迟。

14.如权利要求11所述的半导体装置，其中，所述第一驱动器电路包括串联连接的偶数个反相器。

15.如权利要求11所述的半导体装置，其中，所述半导体装置包括电位转换电路，所述电位转换电路配置成向所述第二驱动器电路输出比电源电位更高的电位。

16.如权利要求11所述的半导体装置，其中，所述第二驱动器电路包括电平移位电路，所述电平移位电路电连接到所述写字线和所述读字线其中之一。

17.如权利要求11所述的半导体装置，

其中，所述第一驱动器电路包括电连接到所述信号线的第一缓冲器电路，其中，所述第二驱动器电路包括电连接到所述写字线的第二缓冲器电路，以及其中，所述第一缓冲器电路的晶体管的沟道长度大于所述第二缓冲器电路的晶体管的沟道长度。

18.如权利要求11所述的半导体装置，还包括电连接到所述第二存储单元的所述第一晶体管的第一端子的源线。

19.如权利要求11所述的半导体装置，其中，所述第二沟道形成区包括氧化物半导体。

20.如权利要求11所述的半导体装置，其中，所述第一沟道形成区包括硅。

21.一种半导体装置，包括：

m条写字线；

m条读字线；

n条位线；

n条源线；

n条信号线；

包括以m行和n列的矩阵排列的存储单元的存储单元阵列；

第一驱动器电路；以及

第二驱动器电路，

其中m为大于或等于2的自然数，

其中n为大于或等于2的自然数，

其中所述存储单元各包括：

第一晶体管，包括第一栅电极、第一源电极、第一漏电极以及包含第一半导体材料的第一沟道形成区；

第二晶体管，包括第二栅电极、第二源电极、第二漏电极以及包含第二半导体材料的第二沟道形成区，其中所述第一半导体材料与所述第二半导体材料不同；以及电容器，其中第k行中所述存储单元的所述第一栅电极、所述第k行中所述存储单元的所述第二漏电极和所述第k行中所述存储单元的所述电容器的一个电极相互电连接，以便形成能够保持电荷的节点，其中所述第k行中存储单元的所述第一源电极和第(k+1)行中所述存储单元的所述第一漏电极相互电连接，其中k为大于或等于2但小于或等于(m-1)的自然数，其中所述第一驱动器电路通过所述位线电连接到第一行中的所述存储单元的所述第一漏电极，并且通过所述信号线电连接到所述第一行中的所述存储单元的所述第二源电极，其中所述第二驱动器电路通过所述读字线电连接到每个存储单元的所述电容器的另一个电极，并且通过所述写字线电连接到每个存储单元的所述第二栅电极，以及其中所述第一驱动器电路包括延迟电路。

22.如权利要求21所述的半导体装置，其中，所述第一驱动器电路配置成使输入到所述信号线的信号相对于输入到所述写字线的信号延迟。

23.如权利要求21所述的半导体装置，其中，所述第一驱动器电路包括串联连接的偶数个反相器。

24.如权利要求21所述的半导体装置，

其中，在所述第k行中所述存储单元的写操作中，将第一高电位提供给未选取的所述第一行至第(k-1)行中的所述存储单元的所述写字线以及提供给所选的所述第k行中的所述存储单元，将第一低电位提供给未选取的所述第(k+1)行至第m行中的所述存储单元的所述写字线，将第二低电位提供给未选取的所述第一行至第(k-1)行中的所述存储单元的所述读字线以及提供给所选的所述第k行中的所述存储单元，将第二高电位提供给未选取的所述第(k+1)行至第m行中的所述存储单元的所述读字线，使得未选取的所述第(k+1)行至第m行中的所述存储单元的所述第一晶体管导通，并且所选的所述第k行中所述存储单元的所述第一晶体管的所述源线的电位是固定的。

25.如权利要求21所述的半导体装置，其中，所述半导体装置包括电位转换电路，所述电位转换电路配置成向所述第二驱动器电路输出比电源电位更高的电位。

26.如权利要求21所述的半导体装置，其中，所述第二驱动器电路包括电平移位电路，所述电平移位电路电连接到所述写字线和所述读字线其中之一。

27.如权利要求21所述的半导体装置，

其中，所述第一驱动器电路包括电连接到所述n条信号线之一的第一缓冲器电路，其中，所述第二驱动器电路包括电连接到所述m条写字线之一的第二缓冲器电路，以及其中，所述第一缓冲器电路的晶体管的沟道长度大于所述第二缓冲器电路的晶体管的沟道长度。

28.如权利要求21所述的半导体装置，其中，所述n条源线相互电连接。

29.如权利要求21所述的半导体装置，其中，所述第二沟道形成区包括氧化物半导体。

30.如权利要求21所述的半导体装置，其中，所述第一沟道形成区包括硅。

说明书

半导体装置及其驱动方法

技术领域

[0001] 本文所公开的本发明的一个实施例涉及包括半导体元件的半导体装置以及半导体装置的驱动方法。

背景技术

[0002] 包括半导体元件的存储器装置广义地分为两类：在未加电时丢失已存储数据的易失性存储器装置以及甚至在未加电时也保持已存储数据的非易失性存储器装置。

[0003] 易失性存储器装置的一个典型示例是动态随机存取存储器(DRAM)。DRAM存储数据，其方式是使得选择包含在存储器元件中的晶体管，并且电荷存储在电容器中。

[0004] 在从DRAM读取数据时，按照上述原理，电容器中的电荷丢失，因而每次读出数据时需要另一个写入操作。此外，包含在存储器元件中的晶体管在截止状态中具有源极与漏极之间的泄漏电流(断态电流)等，并且即使在没有选择晶体管时，电荷也流入或流出该晶体管，这使数据保持时段低。出于该原因，在预定间隔需要写入操作(刷新操作)，并且难以充分降低功率消耗。此外，由于已存储数据在电力供应停止时丢失，所以需要利用磁性材料或光学材料的另一种存储器装置，以便长时间保持数据。

[0005] 易失性存储器装置的另一个示例是静态随机存取存储器(SRAM)。SRAM通过使用诸如触发电路(flip-flop)之类的电路来保持已存储数据，并且因而无需刷新操作，这是优于DRAM的优点。但是，每存储容量的成本高，因为使用诸如触发电路之类的电路。此外，如同DRAM中那样，SRAM中的已存储数据在电力供应停止时丢失。

[0006] 非易失性存储器装置的一个典型示例是闪速存储器。闪速存储器包括晶体管中的栅极与沟道形成区之间的浮栅，并且通过将电荷保持在浮栅中来存储数据。因此，闪速存储器的优点在于，数据保持时段极长(半永久)，并且不需要易失性存储器装置所需的刷新操作(例如参见专利文献1)。

[0007] 但是，在闪速存储器中存在的问题在于，存储器元件在预定数量的写入操作之后变得无法起作用，因为包含在存储器元件中的栅绝缘层因写入操作中生成的隧道电流而退化。为了降低这个问题的影响，例如，能够采用一种在存储器元件之间均衡写入操作的数量的所用的方法，但是需要复杂的外围电路来实现这种方法。此外，甚至在采用这种方法时，也无法解决使用寿命的基本问题。换言之，闪速存储器不适合频繁改写数据的应用。

[0008] 另外，需要高电压，以便在浮栅中注入电荷或者去除电荷，并且要求用于那个目的的电路。此外，需要较长时间来注入或去除电荷，并且不容易提高写入或擦除数据的速度。

[0009] [专利文献]

[0010] [专利文献1]日本公布的专利申请S57-105889

发明内容

[0011] 鉴于上述问题，所公开的本发明的一个实施例的目的是提供一种具有新颖结构的半导体装置，它能够甚至在未加电时保持已存储数据，并且具有无限数量的写周期。

[0012] 在所公开的本发明的一个实施例中，半导体装置使用能够充分降低晶体管的断态电流的材料来形成，例如作为宽能隙半导体的氧化物半导体材料。能够充分降低晶体管的断态电流的半导体材料的使用允许长时间保持数据。

[0013] 另外，使信号线中的电位变化的定时相对写字线中的电位变化的定时延迟。这使得有可能防止数据写错误。

[0014] 本发明的一个实施例是一种半导体装置，包括m条写字线(m为大于或等于2的自然数)、m条读字线、n条位线(n为大于或等于2的自然数)、n条源线、n条信号线、包含
以m行和n列的矩阵设置的存储单元的存储单元阵列、第一驱动器电路和第二驱动器电路。
存储单元之一包括：第一晶体管，其中包括第一栅电极、第一源电极、第一漏电极和第一沟道形成区；第二晶体管，其中包括第二栅电极、第二源电极、第二漏电极和第二沟道形成区；
以及电容器。第一沟道形成区包括与第二沟道形成区的半导体材料不同的半导体材料。第k行中(k为大于或等于2但小于或等于(m-1)的自然数)的存储单元的第二源电极和第
(k+1)行中的存储单元的第一漏电极相互电连接。第k行中的存储单元的第一栅电极、第k行中的存储单元的第二漏电极和第k行中的存储单元的电容器的一个电极相互电连接，并且形成其中保持电荷的节点。第一驱动器电路通过位线电连接到第一漏电极，并且通过信号线电连接到第二源电极。第二驱动器电路通过读字线电连接到电容器的另一个电极，并且通过写字线电连接到第二栅电极。第二驱动器电路配置成使输入到信号线的信号相对于输入到写字线的信号延迟。

[0015] 在上述结构中，在第k行的存储单元的写入操作中，将第一高电位提供给没有选择的第一行至第(k-1)行中的存储单元的写字线以及选择的第k行中的存储单元，将第一低电位提供给没有选择的第(k+1)行至第m行中的存储单元的写字线，将第二低电位提供
给没有选择的第一行至第(k-1)行中的存储单元的读字线以及选择的第k行中的存储单
元，将第二高电位提供给没有选择的第(k+1)行至第m行中的存储单元的读字线，使得没有选择的第(k+1)行至第m行中的存储单元的第一晶体管导通，并且选择的第k行中的存储
单元的第一晶体管的源线的电位是固定的。

[0016] 本发明的一个实施例是一种半导体装置，包括写字线、读字线、位线、信号线、包含第一存储单元和第二存储单元的存储单元阵列、第一驱动器电路和第二驱动器电路。第一存储单元和第二存储单元各包括：第一晶体管，其中包括第一沟道形成区，第一沟道形成区包括第一半导体材料；第二晶体管，其中包括第二沟道形成区，第二沟道形成区包括第二半导体材料，其中第一半导体材料与第二半导体材料不同；以及电容器。第一晶体管的栅极、第二晶体管的第二端子以及电容器的一个电极相互电连接。第一存储单元的第一晶体管的第一端子和第二存储单元的第一晶体管的第二端子相互电连接。第一驱动器电路通过位线电连接到第一存储单元的第一晶体管的第二端子，并且通过信号线电连接到第一存储单元的第二晶体管的第一端子。第二驱动器电路通过读字线电连接到第一存储单元的电容器的另一个电极，并且通过写字线电连接到第一存储单元的第二晶体管的栅极。

[0017] 在上述实施例的任一个中，半导体装置还可包括电位转换电路，电位转换电路配置成输出给第二驱动器电路比电源电位更高的电位。

[0018] 在上述实施例的任一个中，第二晶体管的第二沟道形成区包括氧化物半导体。

[0019] 在上述实施例的任一个中，第二驱动器电路包括电平移位电路，电平移位电路电连接到写字线和读字线。

[0020] 注意，虽然在上述实施例中，晶体管可使用氧化物半导体来形成，但是所公开的本发明并不局限于此。可采用能够实现可与氧化物半导体的断态电流特性相当的断态电流特性的材料，例如宽能隙材料(具体来说例如是具有超过3eV的能隙Eg的半导体材料)、诸如碳化硅等等。

[0021] 注意，本说明书中的诸如“之上”或“之下”之类的术语或诸如此类不一定表示一个组件“直接”放置在另一个组件“之上”或“之下”。例如，表达“栅绝缘层之上的栅电极”并不排除组件放置在栅绝缘层与栅电极之间的情况。

[0022] 另外，本说明书中诸如“电极”或“布线(wiring)”之类的术语或诸如此类并没有限制组件的功能。例如，“电极”能够用作“布线”的一部分，而“布线”能够用作“电极”的一部分。此外，术语“电极”或“布线”能够包括多个“电极”或“布线”按照集成方式来形成的情况。

[0023] 例如，当使用相反极性的晶体管时或者当电流流动方向在电路操作中改变时，“源”和“漏”的功能有时相互交换。因此，术语“源”和“漏”在本说明书等等中能够分别用于表示漏和源。

[0024] 注意，在本说明书中的术语“电连接”或诸如此类包括组件通过“具有任何电气功能的物体”来连接的情况。对于具有任何电气功能的物体没有具体限制，只要电信号能够在通过该物体连接的组件之间传送和接收即可。

[0025] “具有任何电气功能的物体”的示例是诸如晶体管、电阻器、电感器、电容器之类的开关元件和具有各种功能的元件以及电极和布线。

[0026] 由于包括氧化物半导体的晶体管的断态电流极小，所以已存储数据能够通过使用该晶体管来保持极长时段。换言之，刷新操作变得不需要，或者刷新操作的频率能够极低，这引起功率消耗的充分降低。此外，已存储数据甚至在没有提供电力(注意，电位优选地是固定的)时也能够保持长时段。

[0027] 此外，按照所公开的本发明的半导体装置不需要用于数据写入的高电压，并且没有元件退化的问题。例如，与常规非易失性存储器不同，不需要向浮栅注入以及从浮栅抽取电子，并且因而诸如栅绝缘层的退化之类的问题完全不会出现。也就是说，按照所公开的本发明的半导体装置对于作为常规非易失性存储器的问题的能够改写数据的次数没有限制，并且极大提高其可靠性。此外，由于通过使晶体管导通和截止来写数据，所以能够易于实现高速操作。另外，存在的优点在于，不需要用于擦除数据的操作。

[0028] 由于包括与氧化物半导体不同的材料的晶体管能够以充分高的速度进行操作，所以当它与包括氧化物半导体的晶体管相结合时，半导体装置能够以充分高的速度执行操作(例如数据读取)。此外，包括与氧化物半导体不同的材料的晶体管能够顺利地实现需要以高速度进行操作的各种电路(例如逻辑电路或驱动器电路)。

[0029] 能够通过提供有包括与氧化物半导体不同的材料的晶体管(广义来说，是能够以充分高的速度进行操作的晶体管)以及包括氧化物半导体的晶体管(广义来说，是其断态电流充分小的晶体管)来实现具有新颖特征的半导体装置。

附图说明

[0030] 图1A-1、图1A-2和图1B是半导体装置的电路图；

[0031] 图2A和图2B是半导体装置的电路图；

[0032] 图3是时序图；

[0033] 图4A至图4D是半导体装置的电路图；

[0034] 图5是半导体装置的电路图；

[0035] 图6A至图6C是半导体装置的电路图；

[0036] 图7A和图7B是半导体装置的电路图；

[0037] 图8是半导体装置的电路图；

[0038] 图9是半导体装置的电路图；

[0039] 图10是半导体装置的电路图；

[0040] 图11是半导体装置的电路图；

[0041] 图12是半导体装置的电路图；

[0042] 图13是半导体装置的电路图；

[0043] 图14是时序图；

[0044] 图15是半导体装置的电路图；

[0045] 图16A和图16B是示出半导体装置的操作的简图；

[0046] 图17A是半导体装置的截面图，而图17B是半导体装置的平面图；

[0047] 图18A至图18G是示出用于制造半导体装置的步骤的截面图；

[0048] 图19A至图19E是半导体装置的截面图；

[0049] 图20A至图20D是半导体装置的截面图；

[0050] 图21A至图21D是半导体装置的截面图；

[0051] 图22A至图22C是半导体装置的截面图；

[0052] 图23是半导体装置的电路图；

[0053] 图24A是半导体装置的截面图，而图24B是半导体装置的平面图；

[0054] 图25是半导体装置的电路图；

[0055] 图26A至图26F是用于说明使用半导体装置的电子设备的简图；

[0056] 图27是示出包括氧化物半导体的晶体管的特性的图表；

[0057] 图28是用于评估包括氧化物半导体的晶体管的特性的电路图；

[0058] 图29是用于评估包括氧化物半导体的晶体管的特性的时序图；

[0059] 图30是示出包括氧化物半导体的晶体管的特性的图表；

[0060] 图31是示出包括氧化物半导体的晶体管的特性的图表；

[0061] 图32是示出包括氧化物半导体的晶体管的特性的图表；

[0062] 图33A至图33C是示出存储窗宽度的评估结果的图表；

[0063] 图34A至图34C是包括氧化物半导体的晶体管的截面图；

[0064] 图35A至图35E示出按照本发明的一个实施例的氧化物材料的结构；

[0065] 图36A至图36C示出按照本发明的一个实施例的氧化物材料的结构；

[0066] 图37A至图37C示出按照本发明的一个实施例的氧化物材料的结构；

[0067] 图38示出通过计算所得到的迁移率的栅电压相关性；

[0068] 图39A至图39C示出通过计算所得到的漏电流和迁移率的栅电压相关性；

[0069] 图40A至图40C示出通过计算所得到的漏电流和迁移率的栅电压相关性；

[0070] 图41A至图41C示出通过计算所得到的漏电流和迁移率的栅电压相关性；

[0071] 图42A和图42B示出用于计算的晶体管的截面结构；

[0072] 图43是示出包括氧化物半导体的晶体管的特性的图表；

[0073] 图44是示出包括氧化物半导体的晶体管的特性的图表；

[0074] 图45是示出包括氧化物半导体的晶体管的特性的图表；

[0075] 图46A和图46B是示出包括氧化物半导体的晶体管的特性的图表；

[0076] 图47A和图47B是示出包括氧化物半导体的晶体管的特性的图表；

[0077] 图48是氧化物半导体的XRD谱；

[0078] 图49是示出包括氧化物半导体的晶体管的特性的图表；

[0079] 图50是示出包括氧化物半导体的晶体管的特性的图表；

[0080] 图51A和图51B是示出包括氧化物半导体的晶体管的特性的图表；

[0081] 图52A和图52B是包括氧化物半导体的晶体管的截面图和平面图；以及

[0082] 图53A和图53B是包括氧化物半导体的晶体管的截面图和平面图。

具体实施方式

[0083] 下面参照附图来描述本发明的实施例的示例。注意，本发明并不局限于以下描述，并且本领域的技术人员易于理解，本发明的模式和细节能够通过各种方式来修改，而没有背离其精神和范围。因此，本发明不应当被理解为局限于以下实施例中的描述。

[0084] 注意，附图等所示的各组件的位置、大小、范围等等在一些情况下为了易于理解而没有精确表示。因此，所公开的本发明不一定局限于附图等中公开的位置、大小、范围等等。

[0085] 注意，使用本说明书中诸如“第一”、“第二”和“第三”之类的序数等等以便避免组件之间的混淆，而这些术语不一定以数字方式来限制组件。

[0086] (实施例1)

[0087] 在这个实施例中，将参照图1A-1、图1A-2和图1B、图2A和图2B以及图3来描述按照所公开的本发明的一个实施例的半导体装置的电路配置和操作。注意，在下面所述的一些电路图中，在晶体管旁边写有“OS”，以便指示该晶体管包括氧化物半导体。

[0088] <基本电路>

[0089] 首先参照图1A-1、图1A-2和图1B来描述基本电路配置及其操作。在图1A-1所示的半导体装置中，第一布线(第1线)电连接到晶体管160的漏电极(或源电极)。第
二布线(第2线)电连接到晶体管160的源电极(或漏电极)。第三布线(第3线)电连
接到晶体管162的源电极(或漏电极)。第四布线(第4线)电连接到晶体管162的栅电
极。晶体管160的栅电极和晶体管162的漏电极(或源电极)电连接到电容器164的一个
电极。第五布线(第5线)电连接到电容器164的另一个电极。

[0090] 在这里，例如，包括氧化物半导体的晶体管用作晶体管162。包括氧化物半导体的晶体管具有极小断态电流的特性。出于该原因，晶体管160的栅电极的电位能够通过使晶体管162截止来保持极长时段。电容器164的提供便于给予晶体管160的栅电极的电荷的保持以及已存储数据的读取。

[0091] 注意，对晶体管160没有具体限制。在提高读取数据的速度方面，优选的是例如使用具有高开关速度的晶体管，诸如使用单晶硅所形成的晶体管。

[0092] 备选地，其中没有提供电容器164的配置也是可能的，如图1B所示。

[0093] 图1A-1中的半导体装置利用其中能够保持晶体管160的栅电极的电位并且因而能够按如下所述写入、保持和读取数据的特性。

[0094] 首先描述数据的写入和保持。首先，第四布线的电位设置成晶体管162导通所处的电位，使得晶体管162导通。相应地，将第三布线的电位提供给晶体管160的栅电极和电容器164。也就是说，将预定电荷提供给晶体管160的栅电极(写入)。在这里，施加提供不同电位的两种电荷(下文中，提供低电位的电荷称作电荷QL，而提供高电位的电荷称作电荷QH)其中之一。注意，可施加提供不同电位的三种或更多种电荷，以便提高存储容量。此后，第四布线的电位设置成晶体管162截止所处的电位，使得晶体管162截止。因此，保持提供给晶体管160的栅电极的电荷(保持)。

[0095] 由于晶体管162的断态电流相当小，所以将晶体管160的栅电极的电荷保持长时间。

[0096] 接下来描述数据的读取。通过在向第一布线提供预定电位(恒定电位)的同时向第五布线提供适当电位(读取电位)，第二布线的电位根据在晶体管160的栅电极所保持的电荷量而改变。这是因为一般来说，当晶体管160是n沟道晶体管时，在将QH给予晶体管
160的栅电极的情况下的表观阈值电压(apparent threshold Voltage)Vth_H低于在将QL给予晶体管160的栅电极的情况下的表观阈值电压Vth_L。在这里，表观阈值电压指的是第五布线的电位，需要它来使晶体管160导通。因此，第五线的电位设置成介于Vth_H与Vth-L中间的电位V0，由此能够确定给予晶体管160的栅电极的电荷。例如，在写入中提供QH的情况下，当第五布线的电位设置成V0(＞Vth_H)时，晶体管160导通。在写入中提供QL的情况下，甚至当第五布线的电位设置成V0(＞Vth_L)时，晶体管160也保持截止。因此，能够通过参考第二线的电位来读取已存储数据。

[0097] 注意，在排列存储单元以便使用的情况下，仅需要读取预期存储单元的数据。在读取预定存储单元的数据而没有读取其它存储单元的数据的情况下，存储单元中不是读取目标的第五布线提供有晶体管160截止所处的电位而不管栅电极的状态如何，即低于Vth_H的电位。备选地，第五布线提供有晶体管160导通所处的电位而不管栅电极的状态如何，即高于Vth_L的电位。

[0098] 接下来描述数据的改写。数据的改写按照与数据的写入和保持相似的方式来执行。换言之，第四布线的电位设置成晶体管162导通所处的电位，使得晶体管162导通。相应地，将第三布线的电位(新数据的电位)提供给晶体管160的栅电极和电容器164。此
后，第四布线的电位设置成晶体管162截止所处的电位，使得晶体管162截止。相应地，将新数据的电荷提供给晶体管160的栅电极。

[0099] 在按照所公开的本发明的一个实施例的半导体装置中，能够通过如上所述的另一个数据写入操作直接改写数据。因此，不需要通过使用高电压从浮栅抽取电荷，而这对于闪速存储器等等是必要的，并且因而能够抑制因擦除操作引起的操作速度的降低。换言之，能够实现半导体装置的高速操作。

[0100] 注意，晶体管162的漏电极(或源电极)电连接到晶体管160的栅电极，并且因此具有与用于非易失性存储器元件的浮栅晶体管的浮栅相似的功能。在一些情况下，其中晶体管162的漏电极(或源电极)和晶体管160的栅电极相互电连接的一部分称作节点FG。
当晶体管162截止时，节点FG能够被看作嵌入绝缘体中，并且因而在节点FG处保持电荷。
包括氧化物半导体的晶体管162的断态电流小于或等于包括硅半导体等的晶体管的断态
电流的1/100000；因此节点FG中积聚的电荷因晶体管162中的泄漏引起的损失是可忽略
的。也就是说，通过包括氧化物半导体的晶体管162，能够实现无需提供有电力而能够保持数据的非易失性存储器装置。

[0101] 例如，当室温(25℃)下晶体管162的断态电流为10zA(1zA(仄普托安培-21
(zeptoampere))为1×10 A)或更小并且电容器164的电容大约为10fF时，数据能够保持
4
10秒或更长时间。不用说，保持时间取决于晶体管特性和电容。

[0102] 此外，按照所公开的本发明的一个实施例的半导体装置没有栅绝缘膜(隧道绝缘膜)的退化问题，这是常规浮栅晶体管的一个问题。也就是说，能够解决作为常规问题的栅绝缘膜因将电子注入浮栅引起的退化问题。这意味着，原则上对写周期的数量没有限制。此外，不需要常规浮栅晶体管中进行写入和擦除所需的高电压。

[0103] 诸如图1A-1的半导体装置中的晶体管之类的组件能够被看作包括图1A-2所示的电阻器和电容器。也就是说，在图1A-2中，晶体管160和电容器164各被看作包括电阻器
和电容器。R1和C1分别表示电容器164的电阻和电容。电阻R1对应于电容器164中包含
的绝缘层的电阻。R2和C2分别表示晶体管160的电阻和电容。电阻R2对应于晶体管160
导通时的栅绝缘层的电阻。电容C2对应于所谓的栅电容(在栅电极与源或漏电极之间形
成的电容以及在栅电极与沟道形成区之间形成的电容)。

[0104] 在其中晶体管162的栅泄漏电流充分小、R1大于或等于ROS并且R2大于或等于ROS(其中ROS是在晶体管162截止的状态下的源电极与漏电极之间的电阻(又称作有效电
阻))的条件下，主要通过晶体管162的断态电流来确定电荷保持时段(又称作数据保持时
段)。

[0105] 另一方面，在不满足上述条件的情况下，难以确保充分保持时段，即使晶体管162的断态电流充分小。这是因为除了晶体管162的断态电流之外的泄漏电流(例如晶体管160的源电极与栅电极之间所生成的泄漏电流)大。相应地，可以说，优选的是，本实施例中公开的半导体装置满足R1大于或等于ROS并且R2大于或等于ROS的关系。

[0106] 同时，C1优选地大于或等于C2。这是因为，如果C1大，则当节点FG的电位由第五布线来控制时，能够将第五布线的电位有效地提供给节点FG，并且能够使提供给第五布线的电位(例如读取电位和非读取电位)之间的差保持为小。

[0107] 当满足上述关系时，能够实现更有利的半导体装置。注意，R1和R2取决于晶体管160的栅绝缘层和电容器164的绝缘层。同样的情况适用于C1和C2。因此，栅绝缘层的材
料、厚度等等优选地适当设置成满足上述关系。

[0108] 在这个实施例所述的半导体装置中，节点FG具有与闪速存储器等的浮栅晶体管的浮栅相似的功能，但是这个实施例的节点FG具有本质上与闪速存储器等的浮栅不同的
特征。

[0109] 在闪速存储器的情况下，由于高电位被施加到控制栅，所以需要保持单元之间的适当距离以便防止控制栅的电位影响相邻单元的浮栅。这是阻碍半导体装置的更高集成的一个因素。该因素归因于闪速存储器的基本原理，其中隧道电流通过施加高电场来生成。

[0110] 另一方面，按照这个实施例的半导体装置通过开关包括氧化物半导体的晶体管来操作，而没有使用通过隧道电流进行的电荷注入的上述原理。也就是说，与闪速存储器不同，不需要用于电荷注入的高电场。相应地，不需要考虑来自控制栅的高电场对相邻单元的影响，并且这便于更高集成。

[0111] 另外，按照这个实施例的半导体装置优于闪速存储器的有利之处还在于，不需要高电场，并且不需要大外围电路(例如升压电路(step-upcircuit))。例如，在写入两级(一位)的数据的情况下，在各存储单元中，施加到按照这个实施例的存储单元的最高电压(同时施加到存储单元的相应端子的最高电位与最低电位之间的差)能够为5V或更小，优选地为3V或更小。

[0112] 在电容器164中包含的绝缘层的相对电容率(permittivity)εr1与晶体管160中包含的绝缘层的相对电容率εr2不同的情况下，易于在满足2·S2大于或等于S1的同
时满足C1大于或等于C2，优选地S2大于或等于S1，其中S1是电容器164中包含的绝缘层
的面积，而S2是形成晶体管160的栅电容器的绝缘层的面积。换言之，能够易于使C1大于或等于C2，同时使电容器164中包含的绝缘层的面积小。具体来说，例如，包括诸如氧化铪之类的高k材料的膜或者包括诸如氧化铪之类的高k材料的膜与包括氧化物半导体的膜的
堆叠用于电容器164中包含的绝缘层，使得εr1能够设置成10或以上，优选地为15或以
上，并且氧化硅用于形成栅电容器的绝缘层，使得εr2能够设置成3至4。

[0113] 这类结构的组合使按照所公开的本发明的一个实施例的半导体装置能够具有进一步更高的集成。

[0114] 注意，除了更高集成之外，还能够采用多级技术，以便提高半导体装置的存储容量。例如，将三级或更多级数据写到一个存储单元，由此与写入两级(一位)数据的情况相比能够提高存储容量。能够例如通过除了提供低电位的电荷QL和提供高电位的电荷QH之外还将电荷Q提供给第一晶体管的栅电极，来实现多级技术。在这种情况下，甚至在具有较
2 2
大规模(例如15F至50F ，F是最小特征尺寸)的电路结构中，也能够确保足够存储容量。

[0115] <应用示例1>

[0116] 接下来，参照图2A和图2B以及图3来描述图A-1、图1A-2和图1B所示电路适用的更具体电路结构及其操作。

[0117] 图2A是包括(m×n)存储单元170的半导体装置的电路图的示例。图2A和图2B中的存储单元170的结构与图1A-1中相似。也就是说，如图2B所示，图1A-1中的第一布
线对应于图2B中的位线BL；图1A-1中的第二布线对应于图2B中的源线SL；图1A-1中的
第三布线对应于图2B中的信号线S；图1A-1中的第四布线对应于图2B中的写字线WWL；以
及图1A-1中的第五布线对应于图2B中的读字线RWL。注意，图2A中，只有第一行的存储单元170直接连接到位线BL，以及只有第m行的存储单元170直接连接到源线SL。其它行的
存储单元170通过相同列的其它存储单元170电连接到位线BL和源线SL。

[0118] 图2A的半导体装置包括m条写字线WWL(m为大于或等于2的自然数)、m条读字线RWL、n条源线SL(n为大于或等于2的自然数)、n条位线BL、n条信号线S、具有以m(行)
(沿垂直方向)×n(列)(沿水平方向)的矩阵设置的存储单元170的存储单元阵列、连接
到n条位线BL和n条信号线S的第一驱动器电路190以及连接到m条写字线WWL和m条
读字线RWL的第二驱动器电路192。第一驱动器电路190和第二驱动器电路192通过布线
WRITE和布线READ相互连接。

[0119] 另外，地址选择信号线A连接到第二驱动器电路192。地址选择信号线A是传送用于选择存储单元的行地址的信号的布线。

[0120] 将参照图5来描述图2A所示的第一驱动器电路190和第二驱动器电路192。

[0121] 第一驱动器电路190包括读取电路211、控制电路212、延迟电路213和缓冲器电路214。输入端子IN通过控制电路212、延迟电路213和缓冲器电路214连接到信号线S。
与位线BL连接的读取电路211连接到输出端子OUT。

[0122] 第二驱动器电路192包括解码器电路221、控制电路222、控制电路223、缓冲器电路224和缓冲器电路225。地址选择信号线A连接到解码器电路221。解码器电路输出信号线B连接到控制电路222和控制电路223。控制电路222通过缓冲器电路224连接到写
字线WWL。控制电路223通过缓冲器电路225连接到读字线RWL。

[0123] 数据写入、保持和读取与图1A-1、图1A-2和图1B的情况基本相似。下面描述一个特定写入操作。注意，虽然在这里作为一个示例描述其中将电位V1(低于电源电位VDD的电位)或参考电位GND提供给节点FG的情况，但是提供给节点FG的电位之间的关系并不
局限于这个示例。在将电位V1提供给节点FG时保持的数据称作数据“1”，而在将参考电位GND提供给节点FG时保持的数据称作数据“0”。

[0124] 首先，通过将连接到存储单元170的读字线RWL和写字线WWL的电位分别设置成GND和V2(高于V1的电位，例如VDD)，来选择存储单元170。

[0125] 在将数据“0”写到存储单元170的情况下，将GND提供给信号线S，而在将数据“1”写到存储单元170的情况下，将V1提供给信号线S。由于写字线WWL的电位在这里为V2，所以能够将V1提供给节点FG。

[0126] 通过将读字线RWL的电位和写字线WWL的电位设置成GND，来保持数据。

[0127] 当读字线RWL的电位固定到GND时，节点FG的电位在写入时固定到该电位。换言之，在将数据“1”的V1提供给节点FG时，节点FG的电位为V1，而在将数据“0”的GND提供给节点FG时，节点FG的电位为GND。

[0128] 由于将GND提供给写字线WWL，所以晶体管162截止，而不管是写入数据“1”还是数据“0”。由于晶体管162的断态电流相当小，所以将晶体管160的栅电极的电荷保持长时间。

[0129] 通过将连接到作为读取目标的存储单元170的读字线RWL和写字线WWL的电位设置成GND，并且通过将连接到不是读取目标的存储单元170的读字线RWL和写字线WWL的电
位分别设置成V2和GND，来读取数据。

[0130] 当连接到作为读取目标的存储单元170的读字线RWL的电位设置成GND时，如果将数据“1”的V1提供给作为读取目标的存储单元170的节点FG，则晶体管160导通。另一方面，如果将数据“0”的GND提供给节点FG，则晶体管160截止。

[0131] 当连接到不是读取目标的存储单元170的读字线RWL和写字线WWL的电位分别设置成V2和GND时，晶体管160导通，而不管是将数据“1”还是数据“0”写到不是读取目标的存储单元170。

[0132] 换言之，通过上述读取操作，如果将数据“1”写到作为读取目标的存储单元170，则晶体管160导通，并且位线BL的电位降低。如果写入数据“0”，则晶体管160截止，并且位线BL的电位保持在读取开始时的电平或者升高。

[0133] 注意，在采用上述结构的情况下，在数据保持操作和数据读取操作中读字线RWL的电位和写字线WWL的电位为GND。换言之，如果将数据“1”写到目标列的所有存储单元170，则晶体管160导通，而源线SL和位线BL相互电连接，而不管是保持还是读取数据。因此，在某些情况下，功率消耗的增加成为问题。为了充分抑制产生于这种情况的功率消耗的增加，选择晶体管可设置在存储单元170与源线SL或位线BL之间。备选地，除了在读取操作中，源线SL和位线BL的电位均可设置成彼此相等。

[0134] 图3是图2A的半导体装置的更详细操作的时序图的示例。时序图中的READ、A等等表示对其施加时序图中的电位的线。具有相似功能的线通过添加到其名称末尾的“_1”、“_2”等等加以区分。注意，为了简洁起见，这里所述的半导体装置是其中存储单元170以
2(行)×2(列)设置的一个示例，但是所公开的本发明并不局限于这个示例。

[0135] 图3的时序图示出下列情况下线的电位之间的关系：将数据“1”写到所有存储单元(写入1)，然后读出所有存储单元中的已写入数据(读取1)，然后在将数据“0”写到第一行和第二列中以及第二行和第一列中的存储单元的同时将数据“1”写到第一行和第一列中以及第二行和第二列中的存储单元(写入2)，并且然后读出所有存储单元中的已写入数据(读取2)。

[0136] 在写入1中，WRITE设置在高电位，而READ设置在低电位，使得能够将数据写到存储单元。第二驱动器电路192按照A_1和A_2的电位向RWL和WWL输出行选择信号。在这里，在A_1处于高电位的情况下，选择第一行，而在A_2处于高电位的情况下，选择第二行。
另外，所选行中的WWL设置成高电位。在选择第一行的情况下，RWL_1处于低电位，而RWL_2处于高电位。在选择第二行的情况下，RWL_1和RWL_2均处于低电位。

[0137] 在选择第一行的情况下，RWL_2处于高电位，由此第二行中的存储单元的晶体管160导通。相应地，第一行中的存储单元的晶体管160的源线SL的电位是固定的。因此，第一行中的浮栅FG_1的电位按照WWL的下降来降低。但是，由于第一行中的存储单元的晶体管160的源线SL的电位是固定的，所以能够抑制第一行中的浮栅FG_1的电位的降低。

[0138] 在写入1中，将数据“1”写到所有存储单元；因此，S_1和S_2按照行选择的定时设置成高电位。注意，输入到S_1和S_2的信号的时段(period)设置成比输入到WWL的信号的时段要长。备选地，相对输入到WWL的信号使输入到S_1和S_2的信号延迟。这是因
为，如果输入到S_1和S_2的信号的时段短或者输入到S_1和S_2的信号比输入到WWL的
信号要早，则存在对存储单元的写入可能不充分的可能性。为了实现该操作，例如，延迟电路213可连接到S_1和S_2，使得相对输入到WWL的信号使输入到S_1和S_2的信号延迟。
注意，BL_1和BL_2的电位在写入时不是大问题(电位可以是高电位或者是低电位)。

[0139] 在读取1中，WRITE设置在低电位，而READ设置在高电位，使得能够从该存储单元读取数据。第二驱动器电路192按照A_1和A_2的电位向RWL和WWL输出行选择信号。在这里，在A_1处于高电位的情况下，选择第一行，而在A_2处于高电位的情况下，选择第二行。另外，所选行中的RWL处于低电位，未选取行中的RWL处于高电位，并且WWL处于低电位，而不管它是否在所选行中。

[0140] 通过上述操作，将按照所选行中存储单元所保持数据的电位提供给BL_1和BL_2。注意，S_1和S_2的电位在读取时不成问题。

[0141] 写入2中的线的电位之间的关系与写入1中相似。注意，S_1和S_2按照行选择的定时设置成高电位或低电位，以便将数据“1”写到第一行和第一列中以及第二行和第二列中的存储单元，并且以便将数据“0”写到第一行和第二列以及第二行和第一列中的存储单元。

[0142] 读取2中的线的电位之间的关系与读取1中相似。确认将与所选行中的存储单元中保持的数据对应的电位提供给BL_1和BL_2。

[0143] 通过上述结构，对其写入数据的存储单元的晶体管160的源线SL的电位在写入时能够是固定的。因此，能够防止浮栅的电位的降低，使得能够写入稳定电位。

[0144] 注意，例如，为了在上述写入操作中使输入到信号线S的信号相对输入到写字线WWL的信号延迟，图4A至图4D所示的延迟电路其中之一优选地设置在第一驱动器电路190中，并且连接到信号线S。通过连接延迟电路和信号线S，能够相对写字线WWL的电位的变化使信号线S的电位的变化延迟，并且能够降低将数据写到存储单元170中的差错。

[0145] 接下来参照图4A至图4D来描述图5所示的第一驱动器电路109中设置的延迟电路213。

[0146] 作为延迟电路213，能够使用如图4所示的其中偶数反相器串联连接的电路。备选地，延迟电路213可具有其中如图4B所示将电容器添加到串联连接的偶数反相器的结构或者其中如图4C所示将电阻器添加到串联连接的偶数反相器的结构。又备选地，延迟电路
213可具有其中如图4D所示将电阻器和电容器添加到串联连接的偶数反相器电路的结构。

[0147] 备选地，为了在上述写入操作中使输入到信号线S的信号相对输入到写字线WWL的信号延迟，第一驱动器电路190中包含的缓冲器电路214的晶体管的尺寸(例如沟道长
度)可设置成大于第二驱动器电路192中包含的缓冲器电路224和缓冲器电路225的晶体
管的尺寸。备选地，第一驱动器电路190中包含的缓冲器电路214的晶体管的尺寸(例如
沟道宽度)可设置成小于第二驱动器电路192中包含的缓冲器电路224和缓冲器电路225
的晶体管的尺寸(例如沟道宽度)。又在那种情况下，能够使信号线S的电位的变化相对写字线WWL的电位的变化延迟，并且能够降低将数据写到存储单元170中的差错。

[0148] 接下来参照图15来描述图5所示的第二驱动器电路192中包含的控制电路223。

[0149] 控制电路223包括多个“与”电路610、多个“或”电路620以及多个“非”电路630。布线WRITE、布线READ和解码器电路输出信号线B连接到控制电路223。各读字线RWL由
控制电路223控制。在这个实施例中，控制电路223具有图15所示的结构；但是，所公开的本发明并不局限于此。

[0150] 接下来参照图6A至图6C来描述图5所示的第二驱动器电路192中设置的读取电路211。

[0151] 图6A示出读取电路。读取电路包括晶体管和读出放大器电路(sense amplifier circuit)。

[0152] 在读取数据时，端子A连接到位线BL，要从其中读取数据的存储单元与该位线BL连接。此外，将偏置电位Vbias施加到晶体管的栅电极，以便控制端子A的电位。

[0153] 存储单元170的电阻根据已存储数据而改变。具体来说，当所选存储单元170的晶体管160导通时，存储单元170具有低电阻，而当所选存储单元170的晶体管160截止时，存储单元170具有高电阻。

[0154] 当存储单元具有高电阻时，端子A的电位高于参考电位Vref，并且读出放大器电路输出与端子A的电位对应的电位(数据“0”)。另一方面，当存储单元具有低电阻时，端子A的电位低于参考电位Vref，并且读出放大器电路输出与端子A的电位对应的电位(数据“1”)。

[0155] 这样，通过使用读取电路，能够从存储单元读取数据。注意，这个实施例的读取电路是一个示例。可使用另一种已知电路。读取电路还可包括预充电电路。代替参考电位Vref，参考位线可连接到读出放大器电路。

[0156] 图6B示出作为读出放大器电路的一个示例的差分读出放大器。差分读出放大器具有输入端子Vin(+)和Vin(-)以及输出端子Vout，并且放大输入端子Vin(+)与Vin(-)
之间的差。如果输入端子Vin(+)＞输入端子Vin(-)，则来自输出端子Vout的输出较高，而如果输入端子Vin(+)＜输入端子Vin(-)，则来自输出端子Vout的输出较低。

[0157] 图6B示出作为读出放大器电路的一个示例的锁存读出放大器(latch senseamplifier)电路。锁存读出放大器电路具有输入/输出端子V1和V2以及用于控制信号Sp
和Sn的输入端子。首先，控制信号Sp设置成高，而控制信号Sn设置成低，并且中断电源电位(Vdd)。然后，将待比较的电位提供给输入/输出端子V1和V2。此后，控制信号Sp设置
成低，而控制信号Sn设置成高，并且提供电源电位(Vdd)。如果待比较的电位V1in和V2in满足V1in＞V2in，则来自输入/输出端子V1的输出为高，并且来自输入/输出端子V2的
输出为低，而如果电位满足V1in＜V2in，则来自输入/输出端子V1的输出为低，并且来自输入/输出端子V2的输出为高。通过利用这种关系，能够放大V1in与V2in之间的差。

[0158] <应用示例2>

[0159] 接下来将参照图7A和图7B来描述与图2A和图2B所示的电路结构不同的电路结构。

[0160] 图7A是包括(m×n)存储单元170的半导体装置的电路图的示例。图7A中的存储单元的结构与图1A-1中相似；因此，省略其详细描述。如图7B所示，图1A-1中的第一布线对应于图7B中的位线BL；图1A-1中的第二布线对应于图7B中的源线SL；图1A-1中的
第三布线对应于图7B中的信号线S；图1A-1中的第四布线对应于图7B中的写字线WWL；以
及图1A-1中的第五布线对应于图7B中的读字线RWL。注意，图7A示出一种配置，其中多个晶体管162沿列方向串联连接，多个晶体管160沿列方向串联连接，并且因而多个存储单元
170串联连接。只有第一行中的存储单元170没有通过其它存储单元170连接到位线BL，
并且只有第m行中的存储单元170没有通过其它存储单元170连接到源线SL。其它行的存
储单元170通过相同列的其它存储单元170电连接到位线BL和源线SL。

[0161] 图7A和图7B中的半导体装置包括m条写字线WWL(m为大于或等于2的自然数)、m条读字线RWL、源线SL、n条位线BL(n为大于或等于2的自然数)、n条信号线S、选择线
G_1和选择线G_2、各沿选择线G_1设置在第一行中的存储单元170与位线BL之间并且通
过其栅极端子电连接到选择线G_1的n个选择晶体管180、各沿选择线G_2设置在第m行中
的存储单元170与源线SL之间并且通过其栅极端子电连接到选择线G_2的n个选择晶体
管182、具有以m(行)(沿垂直方向)×n(列)(沿水平方向)的矩阵设置的存储单元170
的存储单元阵列、电位转换电路200、连接到n条位线BL和n条信号线S的第一驱动器电路
190以及连接到m条写字线WWL和m条读字线RWL的第二驱动器电路192。

[0162] 在这里，电位转换电路200通过布线VHL连接到第二驱动器电路192，并且向第二驱动器电路192输出高于电源电位VDD的电位(高电位：VH)。注意，虽然在这个实施例中采用其中布线WRITE和布线READ连接到电位转换电路200的结构以便按照第一驱动器电
路190的输出来转换电位，但是所公开的本发明并不局限于这种结构。例如，如图10所示，可采用一种结构，其中布线WRITE连接到第一驱动器电路190和第二驱动器电路192，并且类似地，布线READ连接到第一驱动器电路190和第二驱动器电路192。

[0163] 第一驱动器电路190和第二驱动器电路192通过布线WRITE和布线READ相互连接。地址选择信号线A连接到第二驱动器电路192。地址选择信号线A是传送用于选择存
储单元170的行地址的信号的布线。

[0164] 图7A中的信号线S电连接到第一行中存储单元170的晶体管162的源电极(或漏电极)，并且位线BL通过选择晶体管180电连接到第一行中的存储单元170的晶体管160
的漏电极(或源电极)。源线SL通过选择晶体管182电连接到第m行中的存储单元170的
晶体管160的源电极(或漏电极)。注意，只有第一行中的存储单元170直接连接到位线
BL，并且只有第m行中的存储单元170直接连接到源线SL。

[0165] 对于其它行中的存储单元170，例如，第k行(k为大于或等于2但小于或等于(m-1)的自然数)中的存储单元170的晶体管160的漏电极(或源电极)电连接到第(k-1)
行中的存储单元170的晶体管160的源电极(或漏电极)，第k行(k为大于或等于2但小
于或等于(m-1)的自然数)中的存储单元170的晶体管162的源电极(或漏电极)电连接
到第(k-1)行中的存储单元170的晶体管160的栅电极、第(k-1)行中的存储单元170的
晶体管162的漏电极(或源电极)以及第(k-1)行中的存储单元170的电容器164的一个
电极。

[0166] 第k行中的写字线WWL_k电连接到第k行中的存储单元170的晶体管162的栅电极。第k行中的读线RWL_k电连接到第k行中的存储单元170的电容器164的其它电极。

[0167] 换言之，第k行中的存储单元170的晶体管160的漏电极连接到相邻存储单元170的晶体管160的源电极，而其源电极连接到相邻存储单元170的晶体管160的漏电极。第
k行中的存储单元170的晶体管162的源电极连接到相邻存储单元170的晶体管162的漏
电极，而其漏电极连接到相邻存储单元170的晶体管162的源电极。也就是说，多个存储单元170沿列方向串联连接。

[0168] 另外，在第k行中的存储单元170中，晶体管160的栅电极、晶体管162的漏电极(或源电极)以及电容器164的一个电极进行电连接，并且形成第k行中的存储单元的节点
FG_k。也就是说，在图7A和图7B所示的半导体装置中，第(k-1)行中的存储单元170中的
节点FG_(k-1)具有图1A-1中的结构，并且还电连接到第k行中的存储单元170中的晶体
管162的源电极。

[0169] 在这里，第k行中存储单元的每个和第(k-1)行中存储单元的每个中包括氧化物半导体的晶体管162具有相当小的断态电流；因此，在图7A和图7B所示的半导体装置中，节点FG的电位能够通过使晶体管162截止来保持长时间，如同图1A-1所示的半导体装置
中那样。

[0170] 在存储单元170的晶体管162如上所述串联连接的情况下，相邻存储单元的晶体管162能够共享源电极或漏电极；因此，与存储单元170的晶体管162并联连接的情况相
比，更易于降低存储单元170所占用的面积。例如，给定最小特征尺寸为F，则存储单元170
2 2
所占用的面积会是大约4F至12F 。相应地，半导体装置的集成度能够随所保持的各元件
的性能而增加，并且每个单位面积的存储容量能够增加。

[0171] 由于存储单元170串联连接，所以存储单元170其中之一的节点FG通过晶体管162连接到相邻存储单元170的节点FG。因此，通过将数据“0”写到离位线BL最远的行中的存储单元170，数据“0”还能够写到位线BL与离位线BL最远的行中的存储单元170之
间的存储单元。因此，写入数据的效率能够提高，并且功率消耗能够进一步降低。伴随高效率，能够实现半导体装置的高速操作。

[0172] 注意，不一定提供选择线G_1、选择线G_2、选择晶体管180和选择晶体管182。可省略选择线G_1和选择晶体管180。备选地，可省略选择线G_2和选择晶体管182。例如，如图8所示，可采用仅包括与选择线G_2对应的选择线G_2和选择晶体管182的结构。

[0173] 将参照图9来描述图7A所示的第一驱动器电路190和第二驱动器电路192。第一驱动器电路190和第二驱动器电路192通过布线WRITE和布线READ相互连接。另外，布线
WRITE和布线READ连接到电位转换电路200。

[0174] 第一驱动器电路190包括读取电路211、控制电路212、延迟电路213和缓冲器电路214。输入端子IN通过控制电路212、延迟电路213和缓冲器电路214连接到信号线S。
与位线BL连接的读取电路211连接到输出端子OUT。

[0175] 第二驱动器电路192包括解码器电路221、控制电路222、控制电路223以及缓冲器电路224、缓冲器电路225和电平移位电路226。地址选择信号线A连接到解码器电路
221。解码器电路输出信号线B连接到控制电路222和控制电路223。控制电路222通过
电平移位电路226和缓冲器电路224连接到写字线WWL。控制电路223通过电平移位电路
226和缓冲器电路225连接到读字线RWL。注意，对于读取电路211可参阅图6A至图6C，对
于延迟电路213可参阅图4A至图4D，以及对于控制电路223可参阅图15。在这里，将GND
或VH输出到写字线WWL。将GND或VH输出到读字线RWL。可将GND不仅输出到写字线WWL
而且输出到读字线RWL。可将VH不仅输出到写字线WWL而且输出到读字线RWL。可将不同
的GND(或VH)输出到写字线WWL和读字线RWL。

[0176] 作为电位转换电路200的一个示例，四级升压电路的一个示例如图11所示。图11中，将电源电位VDD提供给第一晶体管1300的输入端子(在这里称作连接到栅极端子的源极端子或漏极端子)。第一晶体管1300的输出端子(在这里称作没有连接到栅极端子的源
极端子或漏极端子)连接到第二晶体管1310的输入端子和第一电容器350的一个端子。类
似地，第二晶体管1310的输出端子连接到第三晶体管1320的输入端子和第二电容器1360
的一个端子。后续级中的连接与以上所述相似，并且因此省略详细说明。但是，该连接能够表示如下：第n个晶体管的输出端子连接到第n个电容器的一个端子(n：自然数)。图11
中，最后一级的晶体管的输出端子连接到晶体管1390，晶体管1390连接到电源VDD；但是，所公开的本发明并不局限于这种结构。例如，可采用其中还提供连接到地电位GND的电容器的结构。注意，图11中，第五晶体管1340的输出是升压电路的输出VH。

[0177] 另外，将时钟信号CP_CLK输入到第二电容器1360的另一个端子和第四电容器1380的另一个端子。将通过将时钟信号CP_CLK反相所得到的时钟信号输入到第一电容器
1350的另一个端子和第三电容器1370的另一个端子。也就是说，将时钟信号CP_CLK输入
到第2k个电容器的另一个端子，并且将经反相的时钟信号输入到第(2k-1)个电容器(k：
自然数)的另一个端子。不用说，时钟信号CP_CLK和经反相的时钟信号能够互换。

[0178] 当时钟信号CP_CLK为低时，即，当经反相时钟信号为高时，对第二电容器1360和第四电容器1380充电，并且与经反相时钟信号以电容方式耦合的节点N1和节点N3的电位升高预定电压(与时钟信号CP_CLK的高电位与低电位之间的差对应的电压)。另一方面，
与时钟信号CP_CLK以电容方式耦合的节点N2和节点N4的电位下降预定电压。

[0179] 相应地，电荷通过第二晶体管1310和第四晶体管1330传递，并且节点N2和节点N4的电位升高到预定值。

[0180] 随后，时钟信号CP_CLK变成高而经反相时钟信号变成低时，节点N2和节点N4的电位进一步升高。另一方面，节点N1和节点N3的电位下降预定电压。

[0181] 相应地，电荷通过第一晶体管1300、第三晶体管1320和第五晶体管1340传递，并且因此节点N1、节点N3和节点N5的电位升高到预定电位。因此，节点的电位满足VN5＝VN4(CP_CLK＝高)＞VN3(CP_CLK＝低)＞VN2(CP_CLK＝高)＞VN1(CP_CLK＝低)＞Vdd，由此执行升压。注意，升压电路并不局限于四级升压电路。升压电路的级数能够适当地改变。

[0182] 注意，通过将包括氧化物半导体、具有有利断态电流特性的晶体管用作升压电路中包含的晶体管，各节点的电压能够保持较长时间。

[0183] 接下来描述第二驱动器电路192中设置的电平移位电路226(电平移位器)。

[0184] 图12和图13各示出升压电平移位电路的简图的一个示例。图12所示的电平移位器具有下列结构。第一p型晶体管1200的源极端子和第三p型晶体管1230的源极端子
均电连接到提供电位VH的电源。第一p型晶体管1200的漏极端子电连接到第二p型晶体
管1210的源极端子，并且第三p型晶体管1230的漏极端子电连接到第四p型晶体管1240
的源极端子。第二p型晶体管1210的漏极端子电连接到第一n型晶体管1220的漏极端子
和第三p型晶体管1230的栅极端子，并且第四p型晶体管1240的漏极端子电连接到第二n
型晶体管1250的漏极端子和第一p型晶体管1200的栅极端子。将GND(＝0[V])提供给
第一n型晶体管1220的源极端子和第二n型晶体管1250的源极端子。

[0185] 图12中，将输入信号(I)输入到第二p型晶体管1210的栅极端子和第一n型晶体管1220的栅极端子，并且将输入信号的经反相信号(IB)输入到第四p型晶体管1240的
栅极端子和第二n型晶体管1250的栅极端子。从第四p型晶体管1240的漏极端子取出
输出信号(O)。另外，能够从第二p型晶体管1210的漏极端子取出输出信号的经反相信号
(OB)。

[0186] 将描述图12所示的电平移位器的基本操作。当输入信号(I)为高时，第一n型晶体管1220导通。因此，将电位GND输入到第三p型晶体管1230的栅极端子，并且第三p型
晶体管1230导通。另外，输出信号的经反相信号(OB)为低，并且这时的电位为GND。另一方面，在那时，输入信号的经反相信号(IB)为低。因此，第四p型晶体管1240导通，而第二n型晶体管1250截止。在那时，第三p型晶体管1230和第四p型晶体管1240导通。因此，
输出信号(O)为高，并且在那时，电位为VH。

[0187] 当输入信号(I)的电位为低时，该操作能够按照与以上所述相似的方式来理解，因为图12所示的电平移位器具有对称结构；输出信号(O)为低，并且在那时，电位为GND。

[0188] 这样，能够得到其幅度相对输入信号经过转换的输出信号(O)。

[0189] 图13示出与图12中不同的升压电平移位电路的电路图的示例。图13所示的电平移位器的结构如下所述。第一p型晶体管1260的源极端子和第二p型晶体管1280的源
极端子均电连接到提供电位VH的电源。第一n型晶体管1270的漏极端子电连接到第一p
型晶体管1260的漏极端子和第二p型晶体管1280的栅极端子，并且第二n型晶体管1290
的漏极端子电连接到第二p型晶体管1280的漏极端子和第一p型晶体管1260的栅极端子。
将GND(＝0V)提供给第一n型晶体管1270的源极端子和第二n型晶体管1290的源极端
子。

[0190] 图13中，将输入信号(I)输入到第一n型晶体管1270的栅极端子，并且将输入信号的经反相信号(IB)输入到第二n型晶体管1290的栅极端子。从第二n型晶体管1290
的漏极端子取出输出信号(O)。另外，能够从第一n型晶体管1270的漏极端子取出输出信
号的经反相信号(OB)。

[0191] 将描述图8所示的电平移位器的基本操作。当输入信号(I)为高时，第一n型晶体管1270导通。因此，将电位GND输入到第二p型晶体管1280的栅极端子，并且第二p型
晶体管导通。另外，输出信号的经反相信号(OB)为低，并且这时的电位为GND。另一方面，在那时，输入信号的经反相信号(IB)为低。因此，第二n型晶体管1290截止。在那时，第二p型晶体管1280导通。因此，输出信号(O)为高，并且在那时，电位为VH。

[0192] 当输入信号(I)的电位为低时，该操作能够按照与以上所述相似的方式来理解，因为图13所示的电平移位器具有对称结构；输出信号(O)为低，并且在那时，电位为GND。

[0193] 这样，能够得到其幅度相对输入信号经过转换的输出信号(O)。

[0194] 通过使用图12或图13所示并且包含在第二驱动器电路192中的升压电平移位器，在图11所示的电位转换电路200中转换的高电位通过写字线WWL输出到存储单元170
以及通过读字线RWL输出到存储单元170。此外，可采用一种结构，其中通过使用包含在第一驱动器电路190中的升压电平移位器，在电位转换电路200中转换的高电位通过信号线
S输出到存储单元170。

[0195] 由于数据写入、保持和读取与图1A-1、图1A-2和图1B的情况基本相似，所以不再重复地详细描述。注意，数据写入至少对各行来执行，并且对结构中的行依次执行。

[0196] 图14是图7A的半导体装置的更详细操作的时序图的示例。时序图中的READ、A等等表示对其施加时序图中的电位的线。具有相似功能的线通过添加到其名称末尾的“_1”、“_2”等等加以区分。注意，为了简洁起见，这里所述的半导体装置是其中存储单元170以2(行)×2(列)设置的一个示例，但是所公开的本发明并不局限于这个示例。

[0197] 图14的时序图示出下列情况中的线的电位之间的关系：将数据“1”写到所有存储单元(写入1)，然后读出所有存储单元中的已写入数据(读取1)，然后在将数据“0”写到第一行和第二列中以及第二行和第一列中的存储单元的同时将数据“1”写到第一行和第一列中以及第二行和第二列中的存储单元(写入2)，并且然后读出所有存储单元中的已写入数据(读取2)。

[0198] 在写入1中，WRITE设置在高电位，而READ设置在低电位，使得能够将数据写到存储单元。第二驱动器电路192按照A_1和A_2的电位向RWL和WWL输出行选择信号。在这里，在A_1处于高电位的情况下，选择第一行，而在A_2处于高电位的情况下，选择第二行。
所选行的WWL处于高电位。从所选行中的存储单元到与驱动器电路190连接的未选取行中
的存储单元的WWL处于高电位。在从所选行中的存储单元到与驱动器电路190连接的存储
单元之中，未选取行中存储单元的WWL处于低电位。在从所选行中的存储单元到与驱动器电路190的相对侧中存储单元之中，未选取行中存储单元的WWL处于低电位。另外，所选行的RWL处于低电位。在从所选行中的存储单元到与驱动器电路190连接的存储单元之中，
未选取行中存储单元的RWL处于低电位。在从所选行中的存储单元到与驱动器电路190的
相对侧中存储单元之中，未选取行中存储单元的RWL处于高电位。

[0199] 由于这些存储单元中晶体管162串联连接，所以当在从所选行中的存储单元到与驱动器电路190连接的存储单元之中，未选取行中存储单元的RWL处于高电位时，在从所选行中的存储单元到与驱动器电路190的相对侧中的存储单元之中，未选取行中存储单元中的晶体管160导通。

[0200] 换言之，在选择第一行的情况下，RWL_1处于低电位，而RWL_2处于高电位。在选择第二行的情况下，RWL_1和RWL_2均处于低电位。在选择第一行的情况下，RWL_2处于高电位，由此未选取行(在本例中为第二行)中的存储单元的晶体管160导通。相应地，所选行(在本例中为第一行)中的存储单元中晶体管160的源线SL的电位是固定的。因此，所选行(本例中为第一行)中的浮栅FG_1的电位按照WWL的下降来降低。但是，由于所选行
(在本例中为第一行)中的存储单元的晶体管160的源线SL的电位是固定的，所以能够抑
制浮栅FG_1的电位的降低。

[0201] 在写入1中，将数据“1”写到所有存储单元；因此，S_1和S_2按照行选择的定时设置成高电位。注意，输入到S_1和S_2的信号的时段设置成比输入到WWL的信号的时段要长。备选地，使输入到S_1和S_2的信号相对于输入到WWL的信号延迟。这是因为，如果输入到S_1和S_2的信号的时段短或者输入到S_1和S_2的信号比输入到WWL的信号要早，
则存在对存储单元的写入可能不充分的可能性。注意，BL_1和BL_2的电位在写入时不是
大问题(电位可以是高电位或者是低电位)。

[0202] 在读取1中，WRITE设置在低电位，而READ设置在高电位，使得能够从存储单元读取数据。第二驱动器电路192按照A_1和A_2的电位向RWL和WWL输出行选择信号。在这里，在A_1处于高电位的情况下，选择第一行，而在A_2处于高电位的情况下，选择第二行。
另外，所选行中的RWL处于低电位，未选取行中RWL处于高电位，并且WWL处于低电位，而不管它是否在所选行中。

[0203] 通过上述操作，将按照所选行中存储单元所保持数据的电位提供给BL_1和BL_2。注意，S_1和S_2的电位在读取时不成问题。

[0204] 写入2中的线的电位之间的关系与写入1中相似。注意，S_1和S_2按照行选择的定时设置成高电位或低电位，以便将数据“1”写到第一行和第一列中以及第二行和第二列中的存储单元，并且以便将数据“0”写到第一行和第二列以及第二行和第一列中的存储单元。

[0205] 读取2中的线的电位之间的关系与读取1中相似。确认将与所选行中存储单元中保持的数据对应的电位施加到BL_1和BL_2。

[0206] 通过上述结构，从在写入中选取的行中存储单元到与驱动器电路190的相对侧中的存储单元之中，未选取行中的存储单元中晶体管160导通，由此对其写入数据的存储单元中的晶体管160的源线SL的电位能够是固定的。因此，能够防止浮栅的电位的降低，使得能够写入稳定电位。另外，由于远离位线BL的存储单元中晶体管160能够在写入中导通，所以包括所有这些存储单元的块的数据能够每次易于写入和擦除。因此，能够更稳定地实现半导体装置的高速操作。

[0207] 将参照图16A和图16B来描述图7A中的半导体装置的写入操作和读取操作的每个的示例。图16A和图16B中的L、H等等表示读字线RWL的电位的条件，例如，施加高电位的情况由H(高)表示，而施加低电位的情况由L(低)表示。注意，为了简洁起见，这里所
述的半导体装置是其中存储单元170以4(行)×4(列)设置的一个示例，但是所公开的本
发明并不局限于这个示例。

[0208] 如图16A所示，在写入操作中，在将数据写入第四行的情况下，RWL_1、RWL_2、RWL_3和RWL_4设置成L(低电位)。此外，在将数据写入第三行的情况下，RWL_1、RWL_2和RWL_3设置成L(低电位)，而RWL_4设置成H(高电位)。在将数据写入第二行的情况下，RWL_1和RWL_2设置成L(低电位)，而RWL_3和RWL_4设置成H(高电位)。在将数据写入
第一行的情况下，RWL_1设置成L(低电位)，而RWL_2、RWL_3和RWL_4设置成H(高电位)。

[0209] 如图16B所示，在读取操作中，在读取第四行中的数据的情况下，RWL_1、RWL_2和RWL_3设置成H(高电位)，而RWL_4设置成L(低电位)。此外，在读取第三行中的数据的情况下，RWL_1和RWL_2设置成H(高电位)，RWL_3设置成L(低电位)，而RWL_4设置成H(高
电位)。在将数据写入第二行的情况下，RWL_1设置成H(高电位)，RWL_2设置成L(低电
位)而RWL_3和RWL_4设置成H(高电位)。在读取第一行中的数据的情况下，RWL_1设置
成L(低电位)，而RWL_2、RWL_3和RWL_4设置成H(高电位)。

[0210] 在具有上述结构的半导体装置中，写入的效果按照存储单元的数量的增加而变得更为突出。在写入中，在从所选行中的存储单元到与驱动器电路190连接的存储单元之中，未选取行中存储单元和所选行中存储单元的RML处于低电位，而在从所选行中的存储单元到与驱动器电路190的相对侧中的存储单元之中，未选取行中存储单元的RML处于高电位。由于存储单元中晶体管160串联连接，在从所选行中的存储单元到与驱动器电路190的相
对侧中的存储单元之中，未选取行中存储单元的RWL处于高电位，由此在从所选行中的存储单元到与驱动器电路190的相对侧中存储单元之中，未选取行中存储单元的晶体管160
导通。相应地，所选行中的存储单元中晶体管160的源线SL的电位是固定的。因此，所选行中的浮栅FG_(所选行)的电位按照WWL的下降来降低。但是，由于所选行中的存储单元
的晶体管160的源线SL的电位是固定的，所以能够抑制浮栅FG_(所选行)的电位的降低。

[0211] 由于存储单元在半导体装置中串联连接，所以浮栅的电位能够进一步稳定，而不取决于浮栅的数量。因此，按照具有不稳定电位的浮栅的增加引起的诸如半导体装置的不稳定操作和极困难的输出控制之类的问题根本不会出现。相应地，半导体装置的可靠性总体上能够大大地提高。

[0212] 这个实施例中所述的方法和结构能够与其它实施例中所述的方法和结构的任一个适当组合。

[0213] (实施例2)

[0214] 在这个实施例中，将参照图18A至图18G、图19A至图19E、图20A至图20D、图21A至图21D和图22A至图22C来描述按照所公开的本发明的一个实施例的半导体装置的结构和制造方法。

[0215] <半导体装置的截面结构和平面结构>

[0216] 图17A和图17B示出半导体装置的结构的示例。图17A示出半导体装置的截面，而图17B示出半导体装置的平面图。在这里，图17A对应于沿图17B的线A1-A2和线B1-B2
的截面。图17A和图17B所示的半导体装置在下部包括其中包含第一半导体材料的晶体管
160以及在上部包括其中包含第二半导体材料的晶体管162。优选的是，第一半导体材料和第二半导体材料在这里相互不同。例如，除了氧化物半导体之外的半导体材料能够用作第一半导体材料，而氧化物半导体能够用作第二半导体材料。除了氧化物半导体之外的半导体材料能够是例如硅、锗、硅锗、碳化硅、砷化镓等等，并且优选地是单晶半导体。包括除了氧化物半导体之外的这种半导体材料的晶体管能够易于以高速度进行操作。另一方面，包括氧化物半导体的晶体管因其特性而能够长间保持电荷。图17A和图17B所示的半导体装
置能够用作存储单元。

[0217] 虽然在这里所有晶体管都是n沟道晶体管，但是不用说，能够使用p沟道晶体管。此外，本文所公开的本发明的技术特征在于在晶体管162中使用能够用以充分降低断态电流的诸如氧化物半导体之类的半导体材料，以便保持数据。因此，不需要将诸如半导体装置的材料、结构之类的具体条件局限于以上给出的那些。

[0218] 图17A和图17B中的晶体管160包括：沟道形成区134，设置在半导体衬底500之上的半导体层中；杂质区132(又称作源区和漏区)，其间设置有沟道形成区134；栅绝缘层
122a，设置在沟道形成区134之上；以及栅电极128a，设置在栅绝缘层122a之上，以便与沟道形成区134重叠。注意，为了方便起见，其源电极和漏电极在图中未示出的晶体管可称作晶体管。此外，在这种情况下，在晶体管的连接的描述中，源区和源电极共同称作“源电极”，而漏区和漏电极共同称作“漏电极”。也就是说，在本说明书中，术语“源电极”可包括源区。

[0219] 此外，导电层128b连接到设置在半导体衬底500之上的半导体层中的杂质区126。在这里，导电层128b用作晶体管160的源电极或漏电极。另外，杂质区130设置在杂质区
132与杂质区126之间。此外，还提供绝缘层136、绝缘层138和绝缘层140，以便覆盖晶体管160。注意，为了实现更高集成，晶体管160优选地具有没有如图17A和图17B所示的侧
壁绝缘层的结构。另一方面，当重视晶体管160的特性时，侧壁绝缘层可设置在栅电极128a的侧面上，并且可设置包括具有不同杂质浓度的区的杂质区132。

[0220] 图17A和图17B中的晶体管162包括：氧化物半导体层144，设置在绝缘层140等之上，源电极(或漏电极)142a和漏电极(或源电极)142b电连接到氧化物半导体层144；
栅绝缘层146，覆盖氧化物半导体层144、源电极142a和漏电极142b；以及栅电极148a，设置在栅绝缘层146之上，以便与氧化物半导体层144重叠。

[0221] 在这里，优选地通过充分去除诸如氢之类的杂质或者充分提供氧，使氧化物半导19
体层144高度纯化。具体来说，氧化物半导体层144的氢浓度低于或等于5×10 原子/
3 18 3 17 3
cm，优选地低于或等于5×10 原子/cm ，更优选地低于或等于5×10 原子/cm 。注意，
氧化物半导体层144的氢浓度通过二次离子质谱法(SIMS)来测量。因此，在通过充分降
低氢浓度来高度纯化并且其中因缺氧引起的能隙的缺陷程度通过充分提供氧来降低的氧
12 3 11 3
化物半导体层144中，载流子浓度低于1×10 /cm，优选地低于1×10 /cm，更优选地低于
10 3
1.45×10 /cm。例如，室温(25℃)下的断态电流(在这里为每单位沟道宽度(1μm))低
-21
于或等于100zA(1zA(仄普托安培)为1×10 A)，优选地低于或等于10zA。这样，通过使
用制作成i型(本征)氧化物半导体工实质i型氧化物半导体的氧化物半导体，能够得到
具有极有利断态电流特性的晶体管162。

[0222] 注意，虽然图17A和图17B中的晶体管162包括处理成岛状以便抑制因小型化引起的元件之间的泄漏电流的氧化物半导体层144，但是可采用没有处理成岛状的结构。在氧化物半导体层没有处理成岛状的情况下，能够防止氧化物半导体层144因处理中的蚀刻引起的污染。

[0223] 图17A和图17B中的电容器164包括漏电极142b、栅绝缘层146和导电层148b。也就是说，漏电极142b用作电容器164的电极之一，而导电层148b用作电容器164的另一
个电极。通过这种结构，能够充分确保电容。此外，在电容器164中，当堆叠氧化物半导体层144和栅绝缘层146时，能够充分确保漏电极142b与导电层148b之间的绝缘性质。又
备选地，在不需要电容器的情况下，可省略电容器164。

[0224] 在这个实施例中，提供晶体管162和电容器164，以便与晶体管160重叠。通过采用这种平面布局，高集成是可能的。例如，给定最小特征尺寸为F，则存储单元所占用的面积2 2
会是15F至25F 。

[0225] 绝缘层150设置在晶体管162和电容器164之上。在栅绝缘层146和绝缘层150中形成的开口中提供布线154。布线154连接一个存储单元和另一个存储单元，并且对应于图2A和图2B中的电路图的位线BL。布线154通过源电极142a和导电层128b电连接到杂
质区126。与其中晶体管160中的源区或漏区以及晶体管162中的源电极142a连接到不同
的布线的结构相比，上述结构允许布线数量的减少。因此，半导体装置的集成度能够提高。

[0226] 通过提供导电层128b，杂质区126和源电极142a相连接的位置以及源电极142a和布线154相连接的位置能够相互重叠。通过这种平面布局，能够防止元件面积因电极的接触区而增加。换言之，半导体装置的集成度能够提高。

[0227]

[0228] 接下来将参照图18A至图18G来描述用于制造上述半导体装置的SOI衬底的制造方法的示例。

[0229] 首先，为基底衬底(base substrate)准备半导体衬底500(参见图18A)。作为半导体衬底500，能够使用单晶硅衬底、单晶锗衬底等。备选地，作为半导体衬底，可使用太阳能级硅(SOG-Si)衬底等。又备选地，可使用多晶半导体衬底。在使用SOG-Si衬底、多晶半导体衬底等的情况下，与使用单晶硅衬底等的情况下相比，制造成本能够降低。

[0230] 注意，代替半导体衬底500，能够使用用于电子工业的各种玻璃衬底，例如铝硅酸盐玻璃、铝硼硅酸盐玻璃和钡硼硅酸盐玻璃；石英衬底、陶瓷衬底和蓝宝石衬底。此外，可使用其中氮化硅和氮化铝作为其主要成分并且其热膨胀系数接近硅的热膨胀系数的陶瓷衬底。

[0231] 半导体衬底500的表面优选地预先清洁。具体来说，优选地采用盐酸/过氧化氢混合物(HPM)、硫酸/过氧化氢混合物(SPM)、氨水过氧化氢混合物(APM)、稀释氢氟酸(DHF)等等来清洁半导体衬底500。

[0232] 随后制备接合衬底。在这里，单晶半导体衬底500用作接合衬底(参见图18B)。注意，虽然其结晶度是单晶的衬底在这里用作接合衬底，但是接合衬底的结晶度不一定局限于单晶。

[0233] 例如，作为单晶半导体衬底510，能够使用采用14族元素所形成的单晶半导体衬底，例如单晶硅衬底、单晶锗衬底或者单晶硅锗衬底。此外，能够使用采用砷化镓、磷化铟等的复合半导体衬底。市场销售硅衬底的典型示例是圆形硅衬底，其直径为5英寸(125毫米)、直径为6英寸(150毫米)、直径为8英寸(200毫米)、直径为12英寸(300毫米)和
直径为16英寸(400毫米)。注意，单晶半导体衬底510的形状并不局限于圆形，并且单晶
半导体衬底510可以是已经处理成例如矩形形状等的衬底。此外，单晶半导体衬底510能
够通过Czochralski(CZ)法或浮区(FZ)法来形成。

[0234] 氧化膜512在单晶半导体衬底510的表面之上形成(参见图18C)。注意，考虑到去除污染，优选的是，在形成氧化膜512之前，采用盐酸/过氧化氢混合物(HPM)、硫酸/过氧化氢混合物(SPM)、氨水过氧化氢混合物(APM)、稀释氢氟酸(DHF)、FPM(氢氟酸、过氧化氢水和纯水的混合溶液)等等清洁单晶半导体衬底510的表面。可交替排放稀释氢氟酸和
臭氧水来进行清洁。

[0235] 氧化膜512能够采用例如氧化硅膜、氧氮化硅膜等的单层或堆叠层来形成。作为用于形成氧化膜512的方法，能够使用热氧化方法、CVD方法、溅射方法等等。当氧化膜512通过CVD方法来形成时，氧化硅膜优选地使用诸如四乙氧基甲硅烷(缩写为TEOS：化学分子式Si(OC2H5)4)之类的有机硅烷来形成，使得能够实现有利接合。

[0236] 在这个实施例中，通过对单晶半导体衬底510执行热氧化处理来形成氧化膜512(在这里为SiOx膜)。热氧化处理优选地在添加了卤素的氧化气氛中执行。

[0237] 例如，单晶半导体衬底510的热氧化处理在添加了氯(Cl)的氧化气氛中执行，由此能够形成经过氯氧化的氧化膜512。在这种情况下，氧化膜512是包含氯原子的膜。通过这种氯氧化，作为非本征杂质的重金属(例如Fe、Cr、Ni或Mo)被捕获，并且金属的氯化物被形成并且然后移动到外部；因此，能够降低单晶半导体衬底510的污染。

[0238] 注意，氧化膜512中包含的卤素原子并不局限于氯原子。氟原子可包含在氧化膜512中。作为单晶半导体衬底510的表面的氟氧化的方法，能够使用其中将单晶半导体衬底
510沉浸在HF溶液中并且然后在氧化气氛中经过热氧化处理的方法、其中在添加了NF3的
氧化气氛中执行热氧化处理的方法等等。

[0239] 随后，离子通过电场来加速，被照射到单晶半导体衬底510，并且被添加，由此在单晶半导体衬底510中以预定深度形成其中晶体结构被破坏的脆化区514(参见图18D)。

[0240] 形成脆化区514的深度能够通过离子的动能、离子的质量和电荷或者离子的入射角等等来调整。脆化区514在与离子的平均穿透深度大致相同的深度形成。因此，与单晶半导体衬底510分离的单晶半导体层的厚度能够采用添加离子所在的深度来调整。例如，平均穿透深度可控制成使得单晶半导体层的厚度大约大于或等于10nm但小于或等于500nm，优选地大于或等于50nm但小于或等于200nm。

[0241] 能够采用离子掺杂设备或者离子注入设备来执行离子照射处理。作为离子掺杂设备的典型示例，存在非质量分离类型设备，其中执行工艺气体的等离子体激励，并且通过所生成的所有离子种类来照射待处理对象。在这个设备中，待处理对象采用没有质量分离的等离子体的离子种类来照射。相反，离子注入设备是质量分离设备。在离子注入设备中，执行等离子体的离子种类的质量分离，并且采用具有预定质量的离子种类来照射待处理对象。

[0242] 在这个实施例中，描述其中离子掺杂设备用于将氢加入单晶半导体衬底510的示+例。包含氢的气体用作源气体。对于用于照射的离子，H3的比例优选地设置成高。具体来+ + + +
说，优选的是，H3的比例相对于H 、H2和H3的总量设置成50％或更高(更优选地为80％
+
或更高)。通过H3的高比例，离子照射的效率能够提高。

[0243] 注意，待添加的离子并不局限于氢离子。可添加氦离子等。此外，待添加的离子并不局限于一种离子，而是可添加多种离子。例如，在使用离子掺杂设备同时采用氢和氦来执行照射的情况下，与通过不同步骤采用氢和氦来执行照射的情况相比，能够减少步骤数量，并且能够抑制稍后形成的单晶半导体层的表面粗糙度。

[0244] 注意，当采用离子掺杂设备来形成脆化区514时，还可添加重金属；但是，离子照射通过包含卤素原子的氧化膜512来执行，由此能够防止因重金属引起的单晶半导体衬底510的污染。

[0245] 然后，半导体衬底500和单晶半导体衬底510布置成彼此相向，并且使其在其间有氧化膜512的情况下相互紧密附连。因此，半导体衬底500和单晶半导体衬底510相互接合(参见图18E)。注意，氧化膜或氮化膜可在单晶半导体衬底510与其附连的半导体衬底
500的表面上形成。

[0246] 当执行接合时，优选的是，将大于或等于0.001N/cm2但小于或等于100N/cm2的压2 2
力、例如大于或等于1N/cm但小于或等于20N/cm 的压力施加到半导体衬底500的一个部
分或者单晶半导体衬底510的一个部分。在使接合表面相互靠近并且通过施加压力来布置成相互紧密接触时，半导体衬底500与氧化膜512之间的接合在进行紧密接触的部分生成，并且从那个部分，接合自然地扩展到几乎整个面积。这种接合在范德瓦尔斯力或氢键结合的作用下执行，并且能够在室温下执行。

[0247] 注意，在单晶半导体衬底510和半导体衬底500相互接合之前，将要相互接合的表面优选地经过表面处理。表面处理能够提高单晶半导体衬底510与半导体衬底500之间的界面处的接合强度。

[0248] 作为表面处理，能够使用湿式处理、干式处理或者湿式处理和干式处理的组合。备选地，湿式处理可与不同湿式处理组合使用，或者干式处理可与不同干式处理组合使用。

[0249] 注意，用于提高接合强度的热处理可在接合之后执行。这种热处理在没有发生脆化区514处的分离的温度(例如，高于或等于室温但低于400℃的温度)下执行。半导体衬底500和氧化膜512的接合可在以这个范围之内的温度对其加热的同时来执行。热处理能
够使用扩散炉、诸如电阻加热炉之类的加热炉、快速热退火(RTA)设备、微波加热设备等来执行。上述温度条件只是一个示例，并且所公开的本发明的一个实施例不应当被理解为局限于这个示例。

[0250] 随后，执行热处理，以便在脆化区分离单晶半导体衬底510，由此单晶半导体层516在半导体衬底500之上形成，其间插入氧化膜512(图18F)。

[0251] 注意，希望分离中的热处理的温度尽可能低。这是因为，当分离中的温度低时，能够抑制单晶半导体层516的表面上粗糙度的生成。具体来说，分离中的热处理的温度可高于或等于300℃但低于或等于600℃，并且热处理在温度高于或等于400℃但低于或等于500℃时更为有效。

[0252] 注意，在分离单晶半导体衬底510之后，单晶半导体层516可经过在500℃或更高温度的热处理，使得单晶半导体层516中剩余的氢的浓度得到降低。

[0253] 随后，采用激光来照射单晶半导体层516的表面，由此形成其表面平面度得到改进并且其中缺陷得到降低的单晶半导体层518(参见图18G)。注意，代替激光照射处理，可执行热处理。

[0254] 虽然在这个实施例中，采用激光的照射处理紧接用于分离单晶半导体层516的热处理之后执行，但是本发明的一个实施例不应当被理解为局限于此。可在用于分割单晶半导体层516的热处理以及用于去除单晶半导体层516的表面上包含许多缺陷的区的蚀刻处理按照这个顺序执行之后，来执行激光照射处理。备选地，激光照射处理可在单晶半导体层
516的表面平面度得到改进之后来执行。注意，蚀刻处理可以是湿式蚀刻或干式蚀刻。此外，在如上所述执行采用激光的照射之后，可执行减小单晶半导体层516的厚度的步骤。为了减小单晶半导体层516的厚度，可采用干式蚀刻和湿式蚀刻的任一种或两者。

[0255] 通过上述步骤，能够得到包括单晶半导体层518、具有有利特性的SOI衬底(参见图18G)。

[0256] <制造半导体装置的方法>

[0257] 接下来将参照图19A至图19E、图20A至图20D、图21A至图21D和图22A至图22C来描述用于制造包括上述SOI衬底的半导体装置的方法。

[0258] <制造下部晶体管的方法>

[0259] 首先参照图19A至图19E和图20A至图20D来描述用于制造下部中晶体管160的方法。注意，图19A至图19E和图20A至图20D示出通过图18A至图18G所示的方法所形
成的SOI衬底的部分，并且是示出图17A所示的下部中晶体管的制造过程的截面图。

[0260] 首先，单晶半导体层518形成图案为具有岛状，使得形成半导体层120(参见图19A)。注意，在这个步骤之前或之后，可将给予n型传导性的杂质元素或者给予p型传导性的杂质元素加入半导体层，以便控制晶体管的阈值电压。在硅用作半导体的情况下，磷、砷等能够用作给予n型传导性的杂质元素。另一方面，硼、铝、镓等能够用作给予p型传导性的杂质元素。

[0261] 随后，绝缘层122形成为使得覆盖半导体层120(参见图19B)。绝缘层122稍后将是栅绝缘层。例如，能够通过对半导体层120的表面执行热处理(例如热氧化处理、热氮化处理等等)，来形成绝缘层122。可代替热处理使用高密度等离子体处理。例如，能够使用诸如He、Ar、Kr或Xe等稀有气体与氧、氧化氮、氨、氮或氢的任一种的混合气体来执行高密度等离子体处理。不用说，可通过CVD方法、溅射方法等，来形成绝缘层。绝缘层122优选地具有包括氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞0，y＞0))、添加了氮的硅酸铪(HfSixOyNz(x＞0，y＞0，z＞0))、添加了氮的铝酸铪
(HfAlxOyNz(x＞0，y＞0，z＞0))等的任一种的单层结构或堆叠结构。绝缘层的厚度例如能够大于或等于1nm但小于或等于100nm，优选地大于或等于10nm但小于或等于50nm。在
这里，包含氧化硅的单层绝缘层通过等离子体CVD方法来形成。

[0262] 随后，掩模124在绝缘层122之上形成，并且将给予一种导电类型的杂质元素加入半导体层120，使得形成杂质区126(参见图19C)。注意，在这里，在添加杂质元素之后去除掩模124。

[0263] 随后，掩模在绝缘层122之上形成，并且部分地去除与杂质区126重叠的绝缘层122的区，使得形成栅绝缘层122a(参见图19D)。绝缘层122的部分能够通过诸如湿式蚀
刻或干式蚀刻之类的蚀刻去除。

[0264] 随后，用于形成栅电极的导电层(包括使用与栅电极相同的层所形成的布线)在栅绝缘层122a之上形成并且经过处理，使得形成栅电极128a和导电层128b(参见图19E)。

[0265] 用于栅电极128a和导电层128b的导电层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。包含导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对用于形成包含导电材料的层的方法没有具体限制，并且能够采用诸如汽化方法、CVD方法、溅射方法、旋涂方法之类的各种膜形成方法。导电层可通过使用抗蚀剂掩模进行蚀刻来处理。

[0266] 随后，通过使用栅电极128a和导电层128b作为掩模将给予一种导电类型的杂质元素加入半导体层，使得形成沟道形成区134、杂质区132和杂质区130(参见图20A)。在
形成n沟道晶体管的情况下，例如添加诸如磷(P)或砷(As)之类的杂质元素。在形成p沟
道晶体管的情况下，添加诸如硼(B)、铝(Al)或镓(Ga)之类的杂质元素。注意，待添加杂质元素的浓度能够适当设置。另外，在添加杂质元素之后，执行用于活化的热处理。在这里，杂质区中的杂质元素的浓度按照下列顺序增加：杂质区126、杂质区132和杂质区130。

[0267] 随后，绝缘层136、绝缘层138和绝缘层140形成为使得覆盖栅绝缘层122a、栅电极128a和导电层128b(参见图20B)。

[0268] 绝缘层136、绝缘层138和绝缘层140能够使用包括诸如氧化硅、氧氮化硅、氮氧化硅、氮化硅或氧化铝之类的无机绝缘材料的材料来形成。绝缘层136、绝缘层138和绝缘层140特别优选地使用低介电常数(低k)材料来形成，因为由于重叠电极或布线引起的电容
能够充分降低。注意，绝缘层136、绝缘层138和绝缘层140可以是使用这些材料的任一种所形成的多孔绝缘层。由于多孔绝缘层与密集绝缘层相比具有低介电常数，所以因电极或布线引起的电容能够进一步降低。备选地，绝缘层136、绝缘层138和绝缘层140能够使用诸如聚酰亚胺或丙烯酸之类的有机绝缘材料来形成。在这个实施例中，描述将氧氮化硅用于绝缘层136、将氮氧化硅用于绝缘层138以及将氧化硅用于绝缘层140的情况。在这里采用绝缘层136、绝缘层138和绝缘层140的堆叠结构；但是，所公开的本发明的一个实施例并不局限于此。还可使用单层结构、两层的堆叠结构或者四层或更多层的堆叠结构。

[0269] 随后，绝缘层138和绝缘层140经过化学机械抛光(CMP)处理或蚀刻处理，使得绝缘层138和绝缘层140变平(参见图20C)。在这里，执行CMP处理，直到部分露出绝缘层138。在氮氧化硅用于绝缘层138而氧化硅用于绝缘层140的情况下，绝缘层138用作蚀刻
阻止物。

[0270] 随后，绝缘层138和绝缘层140经过CMP处理或蚀刻处理，使得露出栅电极128a和导电层128b的上表面(参见图20D)。在这里，执行蚀刻，直到部分露出栅电极128a和导电层128b。对于蚀刻处理，优选地执行干式蚀刻，但可执行湿式蚀刻。在部分露出栅电极
128a和导电层128b的步骤中，为了改进稍后形成的晶体管162的特性，优选地尽可能使绝缘层136、绝缘层138和绝缘层140的表面变平。

[0271] 通过上述步骤，能够形成下部中晶体管160(参见图20D)。

[0272] 注意，在上述步骤之前或之后，可执行用于形成附加电极、布线、半导体层或绝缘层的步骤。例如，其中堆叠绝缘层和导电层的多层布线结构用作布线结构，使得能够提供高度集成半导体装置。

[0273] <上部中晶体管的制造方法>

[0274] 接下来将参照图21A至图21D和图22A至图22C来描述用于制造上部中晶体管162的方法。

[0275] 首先，氧化物半导体层在栅电极128a、导电层128b、绝缘层136、绝缘层138、绝缘层140等之上形成，并且经过处理，使得形成氧化物半导体层144(参见图21A)。注意，在形成氧化物半导体层之前，用作基底(base)的绝缘层可在绝缘层136、绝缘层138和绝缘层140之上形成。绝缘层可通过诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之
类的CVD方法来形成。

[0276] 待使用的氧化物半导体优选地至少包含铟(In)或锌(Zn)。具体来说，优选地包含In和Zn。作为用于降低使用氧化物半导体的晶体管的电气特性的变化的稳定剂，优选地还包含镓(Ga)。优选地包含锡(Sn)作为稳定剂。优选地包含铪(Hf)作为稳定剂。优选地包含铝(Al)作为稳定剂。

[0277] 作为另一种稳定剂，可包含诸如镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)或镥(Lu)之类的一种或多种镧系元素。

[0278] 作为氧化物半导体，例如，能够使用氧化铟、氧化锡、氧化锌、诸如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物或In-Ga基氧化物之类的二成分金属氧化物、诸如In-Ga-Zn基氧化物(又称作IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧
化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物或In-Lu-Zn基氧化物之类的三成分金属氧化物或者诸如
In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物或In-Hf-Al-Zn基氧化物之类的四成分金属氧化物。

[0279] 当不存在电场时，In-Ga-Zn基氧化物半导体材料具有充分高的电阻，并且因而断态电流能够充分降低。另外，In-Ga-Zn基氧化物半导体材料具有高场效应迁移率。在包含In-Sn-Zn基氧化物半导体材料的晶体管中，场效应迁移率能够是包含In-Ga-Zn基氧化物半导体材料的晶体管的三倍高或以上，并且阈值电压能够易于设置为正值。这些半导体材料是能够有利地用于按照本发明的一个实施例的半导体装置的晶体管的材料之一。

[0280] 注意，在这里，例如，“In-Ga-Zn-O基氧化物”表示包含In、Ga和Zn作为其主要成分的氧化物，而对In∶Ga∶Zn的比率没有具体限制。此外，还可包含除了In、Ga和Zn之外还有的金属元素。

[0281] 作为氧化物半导体，可使用表达为化学分子式InMO3(ZnO)m(m＞0，m不是整数)的材料。注意，M表示从Ga、Fe、Mn和Co所选的一种金属元素或多种金属元素。备选地，作为氧化物半导体，可使用由化学分子式In3SnO5(ZnO)n(n＞0，n是整数)所表达的材料。

[0282] 例如，能够使用原子比In∶Ga∶Zn＝1∶1∶1(＝1/3∶1/3∶1/3)或In∶Ga∶Zn＝2∶2∶1(＝2/5∶2/5∶1/5)的In-Ga-Zn基氧化物或者其组成处于
上述组成附近的氧化物的任一种。备选地，可使用原子比In∶Sn∶Zn＝1∶1∶1(＝
1/3∶1/3∶1/3)、In∶Sn∶Zn＝2∶1∶3(＝1/3∶1/6∶1/2)或In∶Sn∶Zn
＝2∶1∶5(＝1/4∶1/8∶5/8)的In-Sn-Zn基氧化物或者其组成处于上述组成附近
的氧化物的任一种。

[0283] 但是，在没有局限于上文给出材料的情况下，可根据所需半导体特性(例如迁移率、阈值电压和变化)使用具有适当组成的材料。为了得到所需半导体特性，优选的，载流子密度、杂质浓度、缺陷密度、金属元素与氧之间的原子比、原子间距离、密度等等设置成适当值。

[0284] 例如，在使用In-Sn-Zn氧化物的情况下能够比较容易得到高迁移率。但是，能够通过在使用In-Ga-Zn基氧化物的情况下还大量降低缺陷密度来增加迁移率。

[0285] 注意，例如，表达“以原子比In∶Ga∶Zn＝a∶b∶c(a+b+c＝1)包含In、Ga和Zn的氧化物根据r(by r)处于以原子比In∶Ga∶Zn＝A∶B∶C(A+B+C＝1)包含
2 2 2 2
In、Ga和Zn的氧化物附近”表示a、b和c满足下列关系：(a-A)+(b-B)+(c-C)≤r 。例
如，r可以为0.05。同样的情况适用于其它氧化物。

[0286] 氧化物半导体可以是单晶或非单晶的。在后一种情况下，氧化物半导体可以是非晶或多晶。此外，氧化物半导体可具有包括具有结晶度的部分的非晶结构或者非无定形(non-amorphous)结构。

[0287] 在非晶态的氧化物半导体中，平坦表面能够比较容易得到，使得当晶体管通过使用氧化物半导体来制造时，界面散射能够降低，并且较高的迁移率能够比较容易得到。

[0288] 在具有结晶度的氧化物半导体中，大量缺陷能够进一步降低，并且当表面平坦度得到改进时，能够得到比非晶态的氧化物半导体层更高的迁移率。为了改进表面平坦度，氧化物半导体优选地在平坦表面之上形成。具体来说，氧化物半导体可在平均表面粗糙度(Ra)小于或等于1nm、优选地小于或等于0.3nm、更优选地小于或等于0.1nm的表面之上形成。

[0289] 注意，Rα通过由JIS B 0601定义的中心线平均粗糙度的三维扩充来得到，以便应用于平面。Ra能够表达为“从参考表面到比表面的偏差的绝对值的平均值”，并且由下式来定义。

[0290] [公式4]

[0291]

[0292] 在上式中，S0表示待测量平面的面积(由坐标(x1，y1)、(x1，y2)、(x2，y1)和(x2，y2)所表示的四个点来定义的矩形区)，以及Z0表示待测量平面的平均高度。Rα能够采用原子力显微镜(AFM)来测量。

[0293] 用于通过溅射方法形成氧化物半导体层144的靶例如是包含组成比(克分子比)为1∶1∶1的In2O3、Ga2O3和ZnO的氧化物靶。备选地，可使用组成比为In2O3∶Ga2O3∶ZnO＝1∶1∶2[克分子比]的氧化物靶。

[0294] 在In-Zn-O基材料用作氧化物半导体的情况下，其靶的组成比为In∶Zn＝50∶1与1∶2[原子比](In2O3∶ZnO＝25∶1至1∶4[克分子比])，优选地为In∶Zn＝20∶1
至1∶1[原子比](In2O3∶ZnO＝10∶1至1∶2[克分子比])，更优选地为In∶Zn＝
15∶1至1.5∶1[原子比](In2O3∶ZnO＝15∶2至3∶4[克分子比])。例如，在用于
形成In-Zn-O基氧化物半导体、具有原子比In∶Zn∶O＝X∶Y∶Z的靶中，满足关系Z
＞1.5X+Y。

[0295] In-Sn-Zn基氧化物能够称作ITZO。对于ITZO，例如使用组成比为In∶Sn∶Zn＝1∶2∶2、2∶1∶3、1∶1∶1或20∶45∶35[原子比]的氧化物靶。

[0296] 另外，氧化物半导体层的厚度优选地为大于或等于3nm但小于或等于30nm。这是因为晶体管在氧化物半导体层过厚(例如厚度大于或等于50nm)时可能通常导通。

[0297] 氧化物半导体层优选地通过其中诸如氢、水、羟基或氢化物之类的杂质不易进入氧化物半导体层的方法来形成。例如，能够使用溅射方法等。

[0298] 在这个实施例中，氧化物半导体层通过溅射方法、使用In-Ga-Zn-O基氧化物靶来形成。

[0299] 作为In-Ga-Zn-O基氧化物靶，例如能够使用组成比为In2O3∶Ga2O3∶ZnO＝1∶1∶1[克分子比]的氧化物靶。注意，不需要将靶材料和组成比局限于以上所述。例
如，能够使用组成比为In2O3∶Ga2O3∶ZnO＝1∶1∶2[克分子比]的氧化物靶。

[0300] 氧化物靶的填充率大于或等于90％但小于或等于100％，优选地为大于或等于95％但小于或等于99.9％。通过使用具有高填充率的金属氧化物靶，能够形成密集氧化物半导体层。

[0301] 沉积气氛可以是稀有气体(通常为氩)气氛、氧气氛或者包含稀有气体和氧的混合气氛。从其中去除了诸如氢、水、羟基或氢化物之类的杂质的高纯度气体的气氛是优选的，以为防止氢、水、羟基、氢化物等进入氧化物半导体层。

[0302] 例如，氧化物半导体层能够按如下所述来形成。

[0303] 首先，将衬底置于保持在已降低压力下的沉积室中，并且对衬底加热，使得衬底温度达到高于200℃但低于或等于500℃、优选地为高于300℃但低于或等于500℃、更优选地为高于或等于350℃但低于或等于450℃的温度。

[0304] 然后，将其中充分去除了诸如氢、水、羟基或氢化物之类的杂质的高纯度气体引入从其中去除剩余水分的沉积室，并且氧化物半导体层通过使用靶在衬底之上形成。为了去除沉积室中剩余的水分，合乎需要地使用诸如低温泵、离子泵或钛升华泵之类的捕集真空泵。此外，排除单元可以是提供有冷阱的涡轮泵。在采用低温泵排空的沉积室中，例如，去除诸如氢、水、羟基或氢化物(优选地还有包含碳原子的化合物)之类的杂质，由此能够降低沉积室中形成的氧化物半导体层中诸如氢、水、羟基或氢化物之类的杂质的浓度。

[0305] 在沉积期间衬底温度低(例如100℃或更低)的情况下，包含氢原子的物质可进入氧化物半导体；因此，优选的是以上述范围之内的温度对衬底加热。当氧化物半导体层在以该温度加热衬底的情况下形成时，衬底温度增加，使得氢键被热量切断，并且不太可能进入氧化物半导体层。因此，氧化物半导体层在以上述温度加热衬底的情况下形成，由此氧化物半导体层中诸如氢、水、羟基或氢化物之类的杂质的浓度能够充分降低。此外，因溅射引起的损坏能够降低。

[0306] 作为膜形成条件的一个示例，能够采用下列条件：衬底与靶之间的距离为60mm，压力为0.4Pa，直流(DC)电源为0.5kW，衬底温度为400℃，以及膜形成气氛为氧气氛(氧流率的比例为100％)。注意，脉冲直流电源是优选的，因为能够减少沉积中生成的粉状物质(又称作颗粒或灰尘)，并且膜厚度可以是均匀的。

[0307] 注意，在通过溅射方法形成氧化物半导体层之前，优选地通过其中引入氩气并且生成等离子体的反向溅射，去除附于氧化物半导体层的形成表面的粉状物质(又称作颗粒或灰尘)。反射溅射指的是一种将电压施加到衬底侧以便在衬底附近生成等离子体从而修改表面的方法。注意，氮、氦、氧等气体可用来代替氩。

[0308] 能够通过当具有预期形状的掩模在氧化物半导体层之上形成之后进行蚀刻，来处理氧化物半导体层。掩模可通过诸如光刻或喷墨方法之类的方法来形成。注意，氧化物半导体层的蚀刻可以是干式蚀刻或湿式蚀刻。不用说，可组合使用它们两者。

[0309] 此后，可对氧化物半导体层144执行热处理(第一热处理)。热处理进一步去除氧化物半导体层144中包含氢原子的物质。在惰性气体气氛下以高于或等于250℃但小于或等于700℃、优选地高于或等于450℃但小于或等于600℃或者小于衬底的应变点的温度来执行热处理。惰性气体气氛优选地是包含氮或稀有气体(例如氦、氖或氩)作为其主要成
分但没有包含水、氢等的气氛。例如，引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度大于或等于6N(99.9999％)、优选地大于或等于7N(99.99999％)(即，杂质浓度小于或等于1ppm，优选地小于或等于0.1ppm)。

[0310] 热处理能够按照如下方式来执行：例如，将待加热对象引入其中使用电阻加热元件等的电炉，并且在氮气氛下以450℃加热一小时。氧化物半导体层144在热处理期间没有暴露于空气，使得能够防止水和氢的进入。

[0311] 上述热处理具有去除氢、水等的效果，并且能够称作脱水处理、脱氢处理等等。热处理能够在如下时间执行，例如在将氧化物半导体层处理成岛状之前或者在形成栅绝缘层之后。这种脱水处理或脱氢处理可执行一次或多次。

[0312] 随后，用于形成源电极和漏电极的导电层(包括在与源电极和漏电极相同的层中形成的布线)在氧化物半导体层144之上形成并且经过处理，使得形成源电极和漏电极142a和142b(参见图21B)。

[0313] 导电层能够通过PVD方法或CVD方法来形成。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素、包含这些元素的任一种作为成分的合金等等。此外，可使用从锰、镁、锆、铍、钕和钪中选取的一种或多种材料。

[0314] 导电层可具有单层结构或者包括两层或更多层的堆叠结构。例如，导电层可具有钛膜或氮化钛膜的单层结构、包含硅的铝膜的单层结构、其中钛膜堆叠在铝膜之上的二层结构、其中钛膜堆叠在氮化钛膜之上的二层结构或者其中钛膜、铝膜和钛膜按照这种顺序堆叠的三层结构。注意，具有钛膜或氮化钛膜的单层结构的导电层的优点在于，它能够易于被处理成具有锥形形状的源电极142a和漏电极142b。

[0315] 导电层可使用导电金属氧化物来形成。作为导电金属氧化物，能够使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡合金(In2O3-SnO2，在一些情况下缩写成ITO)、氧化铟-氧化锌合金(In2O3-ZnO)或者其中包含硅或氧化硅的这些金属氧化物材
料的任一种。

[0316] 导电层优选地蚀刻成使得将要形成的源电极142a和漏电极142b的端部逐渐变细。在这里，锥角例如优选地大于或等于30°但小于或等于60°。执行蚀刻，使得源电极
142a和漏电极142b的端部逐渐变细，由此能够改进通过稍后形成的栅绝缘层146的覆盖，并且能够防止断开连接。

[0317] 上部的晶体管的沟道长度(L)通过源电极142a与漏电极142b的下边缘部分之间的距离来确定。注意，对于用于形成当形成沟道长度(L)小于25nm的晶体管的情况下使用的掩模的曝光，优选地使用其波长短至数纳米到数十纳米的远紫外线。在通过远紫外光的曝光中，分辨率高，并且焦深大。由于这些原因，稍后将要形成的晶体管的沟道长度(L)能够处于大于或等于10nm但小于或等于1000nm(1μm)的范围之内，并且该电路能够以较高
速度进行操作。此外，小型化允许半导体装置的低功率消耗。

[0318] 作为与图21B中不同的一个示例，氧化物导电层可作为源区和漏区在氧化物半导体层144与源区和漏区之间提供。

[0319] 例如，能够通过在氧化物半导体层144之上形成氧化物导电膜、在氧化物导电膜之上形成导电层以及在一个光刻步骤中处理氧化物导电膜和导电层，来形成用作源区和漏区、源电极142a和漏电极142b的氧化物导电层。

[0320] 备选地，形成氧化物半导体膜和氧化物导电膜的堆叠层，并且在一个光刻步骤中处理该堆叠层，使得可形成岛状氧化物半导体层144和氧化物导电膜。在形成源电极142a和漏电极142b之后，使用源电极142a和漏电极142b作为掩模来蚀刻岛状氧化物导电膜，使得能够形成用作源区和漏区的氧化物导电层。

[0321] 注意，当执行用于处理氧化物导电层的蚀刻处理时，适当调整蚀刻条件(例如蚀刻剂的类型、蚀刻剂的浓度和蚀刻时间)，以便防止氧化物半导体层的过度蚀刻。

[0322] 氧化物导电层的材料优选地包含氧化锌作为成分，并且优选地没有包含氧化铟。对于这种氧化物导电层，能够使用氧化锌、氧化锌铝、氮氧化锌铝、氧化镓锌等等。

[0323] 当氧化物导电层在氧化物半导体层与源和漏电极层之间提供时，源区和漏区能够具有较低电阻，并且晶体管能够高速工作。

[0324] 通过包括氧化物半导体层144、氧化物导电层和使用金属材料所形成的漏电极的结构，晶体管的耐受电压能够进一步提高。

[0325] 在氧化物导电层用于源区和漏区的情况下，当金属电极(例如钼或钨)和氧化物导电层相接触时，与其中金属电极(例如钼或钨)和氧化物半导体层相接触的情况相比，能够降低接触电阻。能够通过将氧化物导电层插入氧化物半导体层与源和漏电极之间来降低接触电阻；因此，外围电路(驱动器电路)的频率特性能够得到改进。

[0326] 随后，栅绝缘层146形成为使得覆盖源电极142a和漏电极142b，并且与氧化物半导体层144的一部分接触(参见图21C)。

[0327] 能够通过CVD方法、溅射方法等，形成栅绝缘层146。栅绝缘层146优选地形成为使得包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、氧化镓、硅酸铪(HfSixOy(x＞0，y＞0))、添加了氮的硅酸铪(HfSixOy(x＞0，y＞0))、添加了氮的铝酸铪(HfAlxOy(x＞0，y＞0))等。栅绝缘层146可具有单层结构或者其中结合这些元素的堆叠
结构。对厚度没有具体限制；但在使半导体装置小型化的情况下，优选的是厚度小，以便确保晶体管的操作。例如，在使用氧化硅的情况下，厚度能够设置成大于或等于1nm但小于或等于100nm，优选地大于或等于10nm但小于或等于50nm。

[0328] 当栅绝缘层如上所述较薄时，导致因隧道效应等引起的栅极泄漏问题。为了解决栅极泄漏问题，诸如氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞0，y＞0))、添加了氮的硅酸铪(HfSixOy(x＞0，y＞0))或者添加了氮的铝酸铪(HfAlxOy(x＞0，y＞0))之类的高介电常数(高k)材料优选地用于栅绝缘层146。高k材料用于栅绝缘层146使得有可能
确保电气特性，并且增加厚度，以便抑制栅极泄漏。注意，可采用包含高k材料的膜和包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等的任一种的膜的堆叠结构。

[0329] 包含属于13族的元素的绝缘材料指的是包含属于13族的一种或多种元素的绝缘材料。作为包含属于13族的元素的绝缘材料的示例，给出氧化镓、氧化铝、氧化铝镓、氧化镓铝等等。在这里，氧化铝镓指的是其中单位为原子百分比的铝的量比镓要大的材料，而氧化镓铝指的是其中单位为原子百分比的镓的量大于或等于铝的量的材料。

[0330] 例如，在形成与包含镓的氧化物半导体层接触的栅绝缘层的情况下，包含氧化镓的材料用于栅绝缘层允许氧化物半导体层与栅绝缘层之间的界面的特性保持为有利。此外，当氧化物半导体层和包含氧化镓的绝缘层设置成相互接触时，能够降低在氧化物半导体层与绝缘层之间的界面处的氢的堆积。注意，在属于与氧化物半导体的构成元素相同族的元素用于绝缘层的情况下，能够得到相似效果。例如，通过使用包含氧化铝的材料来形成绝缘层是有效的。氧化铝是不透水的。因此，优选的是在防止水进入氧化物半导体层方面使用包含氧化铝的材料。

[0331] 与氧化物半导体层144接触的绝缘层优选地通过氧气氛下的热处理或氧掺杂来包含比例比化学计量组成更高的氧。“氧掺杂”指的是将氧加入体积(bulk)中。注意，使用术语“体积”以便阐明氧不仅加入薄层表面，而且还加入薄层内部。另外，“氧掺杂”包括“氧等离子体掺杂”，其中将制作为等离子体的氧加入体积。氧掺杂可使用离子注入方法或离子掺杂方法来执行。

[0332] 例如，在与氧化物半导体层144接触的绝缘层使用氧化镓来形成的情况下，氧化镓的组成能够通过氧气氛下的热处理或者氧掺杂来设置为Ga2Ox(x＝3+α，0＜α＜1)。此外，在与氧化物半导体层144接触的绝缘层由氧化铝来形成的情况下，氧化铝的组成能够通过氧气氛下的热处理或者氧掺杂来设置为Al2Ox(x＝3+α，0＜α＜1)。此外，在与
氧化物半导体层144接触的绝缘层由氧化镓铝(或者氧化铝镓)来形成的情况下，氧化镓
铝(或者氧化铝镓)的组成能够通过氧气氛下的热处理或者氧掺杂来设置为GaxAl2-xO3+α(0＜x＜2，0＜α＜1)。

[0333] 通过氧掺杂等，能够形成包括其中氧的比例比化学计量组成中更高的区的绝缘层。当包括这种区的绝缘层与氧化物半导体层接触时，将绝缘层中过度存在的氧提供给氧化物半导体层，并且能够降低氧化物半导体层中或者氧化物半导体层与绝缘层之间的界面处的缺氧。因此，氧化物半导体层能够形成为i型或实质i型氧化物半导体。

[0334] 可将包括其中氧的比例比化学计量组成中更高的区的绝缘层施加到用作氧化物半导体层144的基底膜(base film)的绝缘层而不是栅绝缘层164，或者可施加到栅绝缘层
146和基底绝缘层(base insulating layer)。

[0335] 在形成栅绝缘层146之后，第二热处理优选地在惰性气体气氛或氧气氛中执行。热处理的温度高于或等于200℃但低于或等于450℃，优选地高于或等于250℃但低于或等于350℃。例如，热处理可在氮气氛中以250℃执行1小时。第二热处理允许晶体管的电气特性的变化的降低。此外，在栅绝缘层146包含氧的情况下，将氧提供给氧化物半导体层
144以补偿氧化物半导体层144中的缺氧，使得能够形成i型(本征)或实质i型氧化物半
导体层。

[0336] 注意，虽然在这个实施例中，第二热处理在形成栅绝缘层146之后执行，但是第二热处理的定时并不局限于此。第二热处理例如可在形成栅电极之后执行。备选地，第二热处理可接着第一热处理来执行，第一热处理可兼作第二热处理，或者第二热处理可兼作第一热处理。

[0337] 如上所述，采用第一热处理和第二热处理，由此氧化物半导体层144能够高度纯化成使得包含其中包括尽可能少的氢原子的物质。

[0338] 随后，用于形成栅电极的导电层(包括使用与栅电极相同的层所形成的布线)被形成并且经过处理，使得形成栅电极148a和导电层148b(参见图21D)。

[0339] 栅电极148a和导电层148b能够使用诸如钼、钛、钽、钨、铝、铜、钕或钪之类的金属材料或者包含这些材料的任一种作为主要成分的合金材料来形成。注意，栅电极148a和导电层148b可具有单层结构或堆叠结构。

[0340] 随后，绝缘层150在栅绝缘层146、栅电极148a和导电层148b之上形成(参见图22A)。能够通过PVD方法、CVD方法等，形成绝缘层150。绝缘层150能够使用包括诸如氧
化硅、氧氮化硅、氮氧化硅、氧化铪、氧化镓或氧化铝之类的无机绝缘材料的材料来形成。注意，对于绝缘层150，由于下列原因，可优选地使用具有低介电常数的材料，或者优选地采用具有低介电常数的结构(例如多孔结构)：绝缘层150的低介电常数允许降低布线、电极等之间生成的电容并且增加操作速度。注意，虽然在这个实施例中，绝缘层150具有单层结构，但是所公开的本发明的实施例并不局限于此。绝缘层150可具有包括两层或更多层的堆叠结构。

[0341] 随后，在栅绝缘层146和绝缘层150中形成达到漏电极142b的开口。此后，连接到漏电极142b的布线154在绝缘层150之上形成(参见图22B)。开口通过使用掩模等的
选择性蚀刻来形成。

[0342] 导电层通过PVD方法或CVD方法来形成，并且然后形成图案，使得形成布线154。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素、包含这些元素的任一种作为成分的合金等等。此外，可使用从锰、镁、锆、铍、钕和钪中选取的一种或多种材料。

[0343] 具体来说，有可能采用一种方法，例如其中通过PVD方法在包括绝缘层150的开口的区中形成薄(大约5nm)钛膜，并且通过PVD方法形成氮化钛膜，然后形成铝膜，以便嵌入开口中。在这里，通过PVD方法所形成的钛膜具有使其上要形成钛膜的氧化膜(例如天然氧化膜)还原的功能，并且由此降低与下部电极等(在这里为漏电极142b)的接触电阻。另外，能够防止铝膜的小丘。可在形成钛、氮化钛等的阻挡膜之后通过电镀法来形成铜膜。

[0344] 在绝缘层150中形成的开口优选地在与导电层128b重叠的区中形成。通过在这种区中形成开口，能够抑制因电极的接触区引起的元件面积的增加。

[0345] 在这里，将描述杂质区126和源电极142a相连接的位置以及漏电极142b和布线154相连接的位置没有使用导电层128b而相互重叠的情况。在这种情况下，在形成于杂质区126之上的绝缘层136、绝缘层138和绝缘层140中形成开口(又称作下部中的触点)，
并且在下部中的触点中形成漏电极142a；此后，在与栅绝缘层146和绝缘层150中下部中
的触点重叠的区中形成开口(又称作上部中的触点)，然后形成布线154。当上部中的触点在与下部中的触点重叠的区中形成时，在下部中的触点中形成的漏电极142b可能因蚀刻
而断开连接。当下部中的触点和上部中的触点形成为使得相互重叠以便避免断开连接时，引起元件面积的增加。

[0346] 如这个实施例所述，通过使用导电层128b，上部中的触点能够在没有断开漏电极142b的情况下形成。因此，下部中的触点和上部中的触点能够形成为使得相互重叠，以便能够抑制因接触区引起的元件面积的增加。换言之，半导体装置的集成度能够提高。

[0347] 随后，绝缘层156形成为使得覆盖布线层154(参见图22C)。

[0348] 通过上述步骤，完成包括纯化氧化物半导体层144的电容器164和晶体管162(参见图22C)。

[0349] 由于氧化物半导体层144在这个实施例所述的晶体管162中经过纯化，所以氢浓19 3 18 3 17
度为5×10 原子/cm 或更低，优选地为5×10 原子/cm 或更低，更优选地为5×10 原
3 14 3
子/cm或更低。另外，与普通硅晶圆的载流子浓度值(大约为1×10 /cm)相比，氧化物半
12 3 10 3
导体层144的载流子浓度的值充分低(例如低于1×10 /cm，优选地低于1.45×10 /cm。
相应地，晶体管162的断态电流也充分小。例如，室温(25℃)下的晶体管162的断态电流
-21
(在这里为每单位沟道宽度(1μm)的电流)为100zA(1zA(泽安培)为1×10 A)或更小，
优选地为10zA或更小。

[0350] 这样，通过使用纯化本征氧化物半导体层144，晶体管的断态电流能够易于充分降低。另外，通过使用这种晶体管，能够得到其中已存储数据能够保持极长时间的半导体装置。

[0351] 这个实施例中所述的方法和结构能够与其它实施例中所述的方法和结构的任一个适当地组合。

[0352] (实施例3)

[0353] 在这个实施例中，作为具有结晶度的氧化物半导体，将描述从a-b平面、表面或界面的方向来看时具有矩形或六边形原子排列的包括具有c轴定向的晶体(又称作C轴定向晶体(CAAC))的氧化物。在该晶体中，金属原子以分层方式排列，或者金属原子和氧原子沿c轴以分层方式排列，并且a轴或b轴的方向在a-b平面中改变(晶体绕c轴旋转)。

[0354] 广义来说，包含CAAC的氧化物表示包含在从垂直于a-b平面的方向来看时具有矩形、六边形、正三角形或正六边形原子排列并且其中在从垂直于c轴方向的方向来看时金属原子以分层方式排列或者金属原子和氧原子以分层方式排列的相的非单晶氧化物。

[0355] CAAC不是单晶氧化物，但是这并不表示CAAC仅由非晶成分组成。虽然CAAC包括晶化部分(结晶部分)，但是一个结晶部分与另一个结晶部分之间的边界在一些情况下不
清楚。

[0356] 在CAAC中包含氧的情况下，氮可代替CAAC中包含的氧的部分。CAAC中包含的各个结晶部分的c轴可沿一个方向定向(例如与其上形成CAAC的衬底的表面或者CAAC的表
面垂直的方向)。备选地，CAAC中包含的各个结晶部分的a-b平面的法线可沿一个方向定
向(例如与其上形成CAAC的衬底的表面或者CAAC的表面垂直的方向)。

[0357] CAAC根据其组成等而成为导体、半导体或绝缘体。CAAC根据其组成等而透射或者不透射可见光。

[0358] 作为这种CAAC的一个示例，存在一种晶体，它形成为膜形状并且在从垂直于膜的表面或者支承衬底的表面的方向观察时具有三角形或六边形原子排列，以及其中在观察膜的截面时，金属原子以分层方式排列或者金属原子和氧原子(或氮原子)以分层方式排列。

[0359] 参照图35A至图35E、图36A至图36C和图37A至图37C详细描述CAAC的晶体结构的一个示例。在图35A至图35E、图36A至图36C和图37A至图37C中，垂直方向对应于
c轴方向，并且与c轴方向垂直的平面对应于a-b平面，除非另加说明。当简单地使用表达“上半部”和“下半部”时，它们指的是a-b平面上方的上半部和a-b平面下文的下半部(相对于a-b平面的上半部和下半部)。

[0360] 图35A示出包括一个六配价In原子以及In原子附近的六个四配价氧(以下称作四配价O)原子的结构。在这里，包括一个金属原子及其附近的氧原子的结构称作小族。图
35A中的结构实际上是八面体结构，但是为了简洁起见而示为平面结构。注意，三个四配价O原子存在于图35A的上半部和下半部的每个中。在图35A所示的小族中，电荷为0。

[0361] 图35B示出包括一个五配价Ga原子、Ga原子附近的三个三配价氧(以下称作三配价O)原子以及Ga原子附近的两个四配价O原子的结构。所有三配价O原子存在于a-b
平面上。一个四配价O原子存在于图35B的上半部和下半部的每个中。In原子还能够具有
图35B所示的结构，因为In原子能够具有五个配位体。在图35B所示的小族中，电荷为0。

[0362] 图35C示出包括一个四配价Zn原子以及Zn原子附近的四个四配价O原子的结构。图35C中，一个四配价O原子存在于上半部中，而三个四配价O原子存在于下半部中。备选地，图35C中，三个四配价O原子可存在于上半部中，而一个四配价O原子可存在于下半部中。在图35C所示的小族中，电荷为0。

[0363] 图35D示出包括一个六配价Sn原子以及Sn原子附近的六个四配价O原子的结构。图35D中，三个四配价O原子存在于上半部和下半部的每个中。在图35D所示的小族中，电荷为+1。

[0364] 图35E示出包括两个Zn原子的小族。图35E中，一个四配价O原子存在于上半部和下半部的每个中。在图35E所示的小族中，电荷为-1。

[0365] 在这里，多个小族形成中间族，并且多个中间族形成大族(又称作晶胞(unitcell))。

[0366] 现在描述小族之间的键合规则。上半部中相对图35A中六配价In原子的三个O原子各在向下方向上具有三个接近的In原子，并且下半部中的三个O原子在向上方向上各具有三个接近的In原子。上半部中相对五配价Ga原子的一个O原子在向下方向上具有一个
接近的Ga原子，并且下半部中的一个O原子在向上方向上具有一个接近的Ga原子。上半
部中相对四配价Zn原子的一个O原子在向下方向上具有一个接近的Zn原子，并且下半部
中的三个O原子在向上方向上各具有三个接近的Zn原子。这样，金属原子上方的四配价O
原子的数量等于四配价O原子的每个附近和下方的金属原子的数量。类似地，金属原子下方的四配价O原子的数量等于四配价O原子的每个附近和上方的金属原子的数量。由于四
配价O原子的配价数为4，所以O原子附近和下方的金属原子的数量与O原子附近和上方的
金属原子的数量之和为4。相应地，当金属原子上方的四配价O原子的数量与另一个金属原子下方的四配价O原子的数量之和为4，则包含金属原子的两种小族能够键合。例如，在六配价金属(In或Sn)原子通过下半部中三个四配价O原子来键合的情况下，将它键合到五
配价金属(Ga或In)原子或者四配价金属(Zn)原子。

[0367] 其配价数为4、5或6的金属原子通过四配价O原子沿c轴方向键合到另一个金属原子。除了以上所述之外，还能够通过组合多个小族以使得分层结构的总电荷为0，以不同方式来形成中间族。

[0368] 图36A示出In-Sn-Zn-O基材料的分层结构中包含的中间族的模型。图36B示出包括三个中间族的大族。注意，图36C示出在从c轴方向来观察图36B中的分层结构的情
况下的原子排列。

[0369] 图36A中，为了简洁起见省略了三配价O原子，并且四配价O原子通过圆圈示出；圆圈中的数字示出四配价O原子的数量。例如，相对于Sn原子存在于上半部和下半部的每个中的三个四配价O原子由圆圈3表示。类似地，图36A中，相对于In原子存在于上半部
和下半部的每个中的一个四配价O原子由圆圈1表示。图36A还示出下半部中一个四配价
O原子和上半部中三个四配价O原子附近的Zn原子以及上半部中一个四配价O原子和下半
部中三个四配价O原子附近的Zn原子。

[0370] 在图36A中In-Sn-Zn-O基材料的分层结构中所包含的中间族中，按照从顶部开始的顺序，上半部和下半部的每个中的三个四配价O原子附近的Sn原子键合到上半部和下半部的每个中的一个四配价O原子附近的In原子，In原子键合到上半部中的三个四配价O原子附近的Zn原子，Zn原子通过下半部中相对Zn原子的一个四配价O原子键合到上半部
和下半部的每个中的三个四配价O原子附近的In原子，In原子键合到包括两个Zn原子的
小族并且靠近上半部中一个四配价O原子，以及小族通过下半部中相对该小族的一个四配价O原子键合到上半部和下半部的每个中的三个四配价O原子附近的Sn原子。键合多个
这类中间族，使得形成大族。

[0371] 在这里，三配价O原子的一个键的电荷和四配价O原子的一个键的电荷能够分别假定为-0.667和-0.5。例如，(六配价或五配价)In原子的电荷、(四配价)Zn原子的电
荷和(五配价或六配价)Sn原子的电荷分别为+3、+2和+4。相应地，包括Sn原子的小族
中的电荷为+1。因此，需要抵消+1的-1的电荷来形成包括Sn原子的分层结构。作为具
有-1的电荷的结构，能够给出如图35E所示包括两个Zn原子的小族。例如，通过包括两个Zn原子的一个小族，能够抵消包括Sn原子的一个小族的电荷，使得分层结构的总电荷能够为0。

[0372] 当重复图36B所示的大族时，能够得到In-Sn-Zn-O基晶体(In2SnZn3O8)。注意，所得到的In-Sn-Zn-O基晶体的分层结构能够表达为组成分子式In2SnZn2O7(ZnO)m(m为0或自然数)。

[0373] 上述规则也适用于下列氧化物：诸如In-Sn-Ga-Zn基氧化物之类的四成分金属氧化物；诸如In-Ga-Zn基氧化物(又称作IGZO)、In-Al-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-An基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧
化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-An基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物或In-Lu-Zn基氧化物之类的
三成分金属氧化物；诸如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物或In-Ga基氧化物之类的二成分金属氧化物；等等。

[0374] 作为一个示例，图37A示出In-Ga-Zn-O基材料的分层结构中包含的中间族的模型。

[0375] 在图37A中In-Ga-Zn-O基材料的分层结构中包含的中间族中，按照从顶部开始的顺序，上半部和下半部的每个中的三个四配价O原子附近的In原子键合到上半部中一个四配价O原子附近的Zn原子，Zn原子通过下半部中相对Zn原子的三个四配价O原子键合到上半部和下半部中每个中的一个四配价O原子附近的Ga原子，以及Ga原子通过下半部中
相对Ga原子的一个四配价O原子键合到上半部和下半部的每个中的三个四配价O原子附
近的In原子。键合多个这类中间族，使得形成大族。

[0376] 图37B示出包括三个中间族的大族。注意，图37C示出在从c轴方向来观察图37B中分层结构的情况下的原子排列。

[0377] 在这里，由于(六配价或五配价)In原子的电荷、(四配价)Zn原子的电荷和(五配价)Ga原子的电荷分别为+3、+2和+3，所以包括In原子、Zn原子和Ga原子的任一个的
小族的电荷为0。因此，具有这类小族的组合的中间族的总电荷始终为0。

[0378] 为了形成In-Ga-Zn-O基材料的分层结构，能够不仅使用图37A所示的中间族而且还使用其中In原子、Ga原子和Zn原子的排列与图37A中不同的中间族，来形成大族。

[0379] (实施例4)

[0380] 在这个实施例中，将参照图23、图24A和图24B以及图25来描述具有与图2A和图2B、图7A和图7B、图8以及图10中不同的结构的半导体装置。

[0381] 图23是包括(m×n)存储单元170的半导体装置的电路图的示例。图23中的存储单元170的结构与图2B中相似；因此，省略其详细描述。

[0382] 图23所示的半导体装置具有与图2A所示的半导体装置基本相似的结构。图2A所示的半导体装置与图23所示的半导体装置之间的差别在于例如是否提供电连接到位线
BL和信号线S的布线。换言之，图23所示的半导体装置具有其中位线BL和信号线S相互
电连接的结构。通过其中位线BL和信号线S相互电连接的这种结构，半导体装置具有使提供给存储单元的位线的电位保持在适当值的功能。在其中具体如同图7A和图7B以及图8
所公开的本发明那样的多个存储单元串联连接的结构中，在一些情况下因存储单元中的电压降而变得难以读取数据；因此布线的提供是有用的。

[0383] 例如，布线连接到相应单元(其中的每一个中串联连接64个存储单元)中每个位线BL(或信号线S)，使得适当电位能够提供给各单元。相应地，甚至在包括大量存储单元的结构中也能够有利地读取数据。注意，各单元中包含的存储单元的数量并不局限于64。数量能够是32、128等等，并且能够在不影响读取操作的范围之内适当设置。

[0384] 图24A和图24B示出图23所示半导体装置的结构的示例。图24A是半导体装置的截面图，而图24B是半导体装置的平面图。在这里，图24A对应于沿图24B的线A1-A2和
线B1-B2的截面。图24A和图24B所示结构的特性特征是除了电连接到源电极142a或漏
电极142b的布线154b之外还包括布线154a。布线154a对应于图23中的位线BL(或信
号线S)。注意，虽然图24B中未明确示出，但是布线154a和布线154b相互平行，并且沿图
24B的垂直方向延伸。

[0385] 上述半导体装置按照与图2A中相似的方式进行操作。关于细节，能够参阅上述实施例中的对应说明。

[0386] 注意，甚至在采用图2A、图7A和图7B、图8或图10的结构的情况下，类似效果能够通过用信号线S代替布线来得到。在那种情况下，有可能采用例如其中位线BL和信号线S相互电连接并且其包括用于控制位线BL和信号线S与输出端子OUT的连接的开关231、用于控制位线BL和信号线S与输入端子IN的连接的开关232以及布线SW的结构，如图25
所示。在这种情况下，通过使用提供给布线SW的信号，在读取时启用开关231，而在写入时启用开关232。注意，提供给布线SW的信号由信号生成电路233使用来自布线WRITE和布
线READ的信号来生成。在采用这种结构的情况下，不需要另外提供如图23所示的布线；因此，半导体装置的集成度能够进一步提高，同时确保有利的读取操作。

[0387] 注意，图25中的其它组件与图5中相似。关于细节，能够参阅图5的说明。

[0388] 注意，虽然这个实施例中所述的结构是图2A所示半导体装置的修改示例，但图7A和图7B、图8以及图10所示半导体装置的修改示例也是可能的。

[0389] 这个实施例中所述的结构、方法等能够与其它实施例中所述的结构、方法等的任一个适当组合。

[0390] (实施例5)

[0391] 将参照图34A至图34C来描述能够用于实施例1至3中的晶体管的半导体层的氧化物半导体层的一个实施例。

[0392] 这个实施例中的氧化物半导体层具有包括第一结晶氧化物半导体层之上的比第一结晶氧化物半导体层要厚的第二结晶氧化物半导体层的堆叠层结构。

[0393] 绝缘层437在绝缘层400之上形成。在这个实施例中，厚度大于或等于50nm但小于或等于600nm的氧化物绝缘层通过PCVD方法或溅射方法来形成作为绝缘层437。例如，
能够使用从氧化硅膜、氧化镓膜、氧化铝膜、氧氮化硅膜、氧氮化铝膜和氮氧化硅膜中选取的单层或者这些膜的任一个的堆叠。

[0394] 随后，厚度大于或等于1nm但小于或等于10nm的第一氧化物半导体膜在绝缘层437之上形成。第一氧化物半导体膜通过溅射方法来形成，并且通过溅射方法的膜形成中的衬底温度设置为高于或等于200℃但低于或等于400℃。

[0395] 在这个实施例中，第一氧化物半导体膜在氧气氛、氩气氛或者包含氩和氧的气氛中、在如下条件下形成为5nm厚：使用用于沉积氧化物半导体的靶(用于沉积以
1∶1∶2[克分子比]包含In2O3、Ga2O3和ZnO的In-Ga-Zn-O基氧化物半导体的靶)，衬底
与靶之间的距离为170mm，衬底温度为250℃，压力为0.4Pa，以及直流(DC)功率为0.5kW。

[0396] 随后，第一热处理在如下条件下执行：其中设置衬底的室的气氛为氮或干燥空气的气氛。第一热处理的温度高于或等于400℃但低于或等于750℃。通过第一热处理，形成第一结晶氧化物半导体层450a(参见图34A)。

[0397] 取决于第一热处理的温度，第一热处理引起从膜表面的晶化，并且晶体从膜表面朝膜内部生长；因而得到c轴定向晶体。通过第一热处理，大量锌和氧聚集在膜表面，以及包含锌和氧并且具有六边形上平面的一层或多层石墨烯型二维晶体在最外侧表面形成；在最外侧表面的层沿厚度方向生长，以便形成层的堆叠。通过提高热处理的温度，晶体生长从表面进行到内部，并且从内部进一步进行到底部。

[0398] 通过第一热处理，作为氧化物绝缘层的绝缘层437中的氧扩散到绝缘层437与第一结晶氧化物半导体层450a之间的界面或者界面附近(离界面±5nm之内)，由此降低第
一结晶氧化物半导体层中的缺氧。因此，优选的是，氧以至少超过化学计量组成比的量包含在用作基底绝缘层的绝缘层437(的体积中)中或者第一结晶氧化物半导体层450a与绝缘
层437之间的界面处。

[0399] 随后，厚度大于10nm的第二氧化物半导体膜在第一结晶氧化物半导体层450a之上形成。第二氧化物半导体膜通过溅射方法来形成，并且膜形成中的衬底温度设置为高于或等于200℃但低于或等于400℃。通过将膜形成中的衬底温度设置为高于或等于200℃但低于或等于400℃，前体能够布置在形成于第一结晶氧化物半导体层的表面之上并且与其接触的氧化物半导体层中，并且能够得到所谓的整齐。

[0400] 在这个实施例中，第二氧化物半导体膜在氧气氛、氩气氛或者包含氩和氧的气氛中、在如下条件下形成为25nm厚：使用用于沉积氧化物半导体的靶(用于沉积以
1∶1∶2[克分子比]包含In2O3、Ga2O3和ZnO的In-Ga-Zn-O基氧化物半导体的靶)，衬底
与靶之间的距离为170mm，衬底温度为400℃，压力为0.4Pa，以及直流(DC)功率为0.5kW。

[0401] 随后，第二热处理在如下条件下执行：其中设置衬底的室的气氛为氮或干燥空气的气氛。第二热处理的温度高于或等于400℃但低于或等于750℃。通过第二热处理，形成第二结晶氧化物半导体层450b(参见图34B)。第二热处理在氮气氛、氧气氛或者氮和氧的混合气氛中执行，由此增加第二结晶氧化物半导体层的密度，并且减少其中的缺陷数量。通过第二热处理，晶体生长通过使用第一结晶氧化物半导体层450a作为核心、沿厚度方向进行，也就是说，晶体生长从底部进行到内部；因此，形成第二结晶氧化物半导体层450b。

[0402] 优选的是，从形成绝缘层437到第二热处理的步骤接连执行而没有暴露于空气。从形成绝缘层437到第二热处理的步骤优选地在控制成包含极少氢和水分的气氛(例如
惰性气体气氛、已降低压力气氛或者干燥空气气氛)中执行；在水分方面，例如可采用露点为-40℃或更低、优选地露点为-50℃或更低的干燥氮气氛。

[0403] 随后，将氧化物半导体层、第一结晶氧化物半导体层450a和第二结晶氧化物半导体层450b的堆叠处理成包括岛状氧化物半导体层的堆叠的氧化物半导体层453(参见图34C)。图中，第一结晶氧化物半导体层450a与第二结晶氧化物半导体层450b之间的界面
由虚线表示，并且第一结晶氧化物半导体层450a和第二结晶氧化物半导体层450b示为氧
化物半导体层的堆叠；但是，界面实际上不是明显的，而是为了易于理解而示出。

[0404] 能够通过当具有预期形状的掩模在氧化物半导体层的堆叠之上形成之后进行蚀刻，来处理氧化物半导体层的堆叠。掩模能够通过诸如光刻之类的方法来形成。备选地，掩模可通过诸如喷墨方法之类的方法来形成。

[0405] 注意，对于氧化物半导体层的堆叠的蚀刻，可采用干式蚀刻或湿式蚀刻。不用说，可组合使用它们两者。

[0406] 通过上述形成方法所得到的第一结晶氧化物半导体层和第二结晶氧化物半导体层的特征在于，它们具有c轴定向。注意，第一结晶氧化物半导体层和第二结晶氧化物半导体层包括其中包含具有c轴定向的晶体(又称作C轴定向晶体(CAAC))的氧化物，它既没
有单晶结构也没有非晶结构。第一结晶氧化物半导体层和第二结晶氧化物半导体层部分地包括晶粒边界。

[0407] 待使用的氧化物半导体优选地至少包含铟(In)或锌(Zn)。具体来说，优选地包含In和Zn。作为用于降低使用氧化物半导体的晶体管的电气特性的变化的稳定剂，优选地还包含镓(Ga)。优选地包含锡(Sn)作为稳定剂。优选地包含铪(Hf)作为稳定剂。优选地包含铝(Al)作为稳定剂。

[0408] 作为另一种稳定剂，可包含诸如镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)或镥(Lu)之类的一种或多种镧系元素。

[0409] 作为氧化物半导体，例如，能够使用氧化铟、氧化锡、氧化锌、诸如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物或In-Ga基氧化物之类的二成分金属氧化物、诸如In-Ga-Zn基氧化物(又称作IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧
化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物或In-Lu-Zn基氧化物之类的三成分金属氧化物或者诸如
In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物或In-Hf-Al-Zn基氧化物之类的四成分金属氧化物。

[0410] 当不存在电场时，In-Ga-Zn基氧化物半导体材料具有充分高的电阻，并且因而断态电流能够充分降低。另外，In-Ga-Zn基氧化物半导体材料具有高场效应迁移率。在包含In-Sn-Zn基氧化物半导体材料的晶体管中，场效应迁移率能够是包含In-Ga-Zn基氧化物半导体材料的晶体管的三倍高或以上，并且阈值电压能够易于设置为正。这些半导体材料是能够有利地用于按照本发明的一个实施例的半导体装置的晶体管的材料之一。

[0411] 注意，在这里，例如，“In-Ga-Zn-O基氧化物”表示包含In、Ga和Zn作为其主要成分的氧化物，而对In∶Ga∶Zn的比率没有具体限制。此外，还可包含除了In、Ga和Zn之外的金属元素。

[0412] 作为氧化物半导体，可使用表达为化学分子式InMO3(ZnO)m(m＞0，m不是整数)的材料。注意，M表示从Ga、Fe、Mn和Co所选的一种金属元素或多种金属元素。备选地，作为氧化物半导体，可使用由化学分子式In3SnO5(ZnO)n(n＞0，n是整数)所表达的材料。

[0413] 例如，能够使用原子比In∶Ga∶Zn＝1∶1∶1(＝1/3∶1/3∶1/3)或In∶Ga∶Zn＝2∶2∶1(＝2/5∶2/5∶1/5)的In-Ga-Zn基氧化物或者其组成处于
上述组成附近的氧化物的任一种。备选地，可使用原子比In∶Sn∶Zn＝1∶1∶1(＝
1/3∶1/3∶1/3)、In∶Sn∶Zn＝2∶1∶3(＝1/3∶1/6∶1/2)或In∶Sn∶Zn
＝2∶1∶5(＝1/4∶1/8∶5/8)的In-Sn-Zn基氧化物或者其组成处于上述组成附近
的氧化物的任一种。

[0414] 但是，在没有局限于上文给出材料的情况下，可根据所需半导体特性(例如迁移率、阈值电压和变化)使用具有适当组成的材料。为了得到所需半导体特性，优选的，载流子密度、杂质浓度、缺陷密度、金属元素与氧之间的原子比、原子间距离、密度等等设置成适当值。

[0415] 在没有局限于其中第二结晶氧化物半导体层在第一结晶氧化物半导体层之上形成的二层结构的情况下，可通过在形成第二结晶氧化物半导体层之后重复执行用于形成第三结晶氧化物半导体层的膜形成和热处理的过程，来形成包括三层或更多层的堆叠结构。

[0416] 包括通过上述形成方法所形成的氧化物半导体层的堆叠的氧化物半导体层453能够适当地用于能够应用于本说明书中公开的半导体装置的晶体管(例如实施例1和实施
例2中的晶体管162)。

[0417] 在其中氧化物半导体层453用作氧化物半导体层的这个实施例中的晶体管中，电场没有从氧化物半导体层的一个表面施加到另一个表面，并且电流没有沿氧化物半导体层的堆叠的厚度方向流动。晶体管具有一种结构，其中电流主要沿氧化物半导体层的堆叠的界面流动；因此，甚至当采用光来照射晶体管时或者甚至在将BT应力施加到晶体管时，也抑制或降低晶体管特性的退化。

[0418] 通过使用第一结晶氧化物半导体层和第二结晶氧化物半导体层的堆叠、如氧化物半导体层453来形成晶体管，晶体管能够具有稳定电气特性和高可靠性。

[0419] 这个实施例可适当地结合其它实施例中所述的结构的任一个来实现。

[0420] (实施例6)

[0421] 在这个实施例中，将参照图26A至图26F来描述其中上述实施例的任一个中所述的半导体装置应用于电子装置的情况。在这个实施例中描述其中上述半导体装置应用于诸如计算机、移动电话机(又称作移动电话或移动电话装置)、便携信息终端(包括便携游戏机、音频再现装置等)、数码相机、数字摄像机、电子纸、电视机(又称作电视或电视接收器)之类的电子装置的情况。

[0422] 图26A示出笔记本个人计算机，它包括壳体701、壳体702、显示部分703、键盘704等等。上述实施例的任一个中所述的半导体装置设置在壳体701和702的至少一个中。因此，能够实现具有充分低的功率消耗的笔记本个人计算机，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。

[0423] 图26B示出便携信息终端(PDA)。主体711提供有显示部分713、外部接口715、操作按钮714等等。此外，提供用于操作便携信息终端等的触控笔712。上述实施例的任一个中描述的半导体装置设置在主体711中。因此，能够实现具有充分低的功率消耗的便携信息终端，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。

[0424] 图26C示出结合电子纸的电子书720，它包括两个壳体，即壳体721和壳体723。壳体721和壳体723分别包括显示部分725和显示部分727。壳体721通过铰链737连接到壳体723，使得电子书720能够使用铰链737作为轴来开启和闭合。另外，壳体721提供有
电源开关731、操作按键733、扬声器735等等。壳体721和723的至少一个提供有上述实
施例的任一个中所述的半导体装置。因此，能够实现具有充分低的功率消耗的电子书，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。

[0425] 图26D示出包括两个壳体、即壳体740和壳体741的移动电话机。此外，处于如图26D所示形成的状态中的壳体740和741能够滑动，使得一个重叠于另一个之上。因此，移动电话机的尺寸能够减小，这使移动电话机适合携带。壳体741包括显示面板742、扬声器743、话筒744、操作按键745、指针装置746、相机镜头747、外部连接端子748等等。壳体740包括用于为移动电话机充电的太阳能电池749、外部存储槽750等等。天线结合在
壳体741中。上述实施例的任一个中所述的半导体装置设置在壳体740和741的至少一个
中。因此，能够实现具有充分低的功率消耗的移动电话机，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。

[0426] 图26E示出数码相机，它包括主体761、显示部分767、目镜763、操作开关764、显示部分765、电池766等等。上述实施例的任一个中的半导体装置设置在主体761中。因此，能够实现具有充分低的功率消耗的数码相机，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。

[0427] 图26F是包括壳体771、显示部分773、支架775等的电视机770。电视机770能够通过壳体771中包含的开关或者通过遥控器780来操作。上述实施例的任一个中所述的半
导体装置安装在壳体771和遥控器780中。因此，能够实现具有充分低的功率消耗的电视
机，其中数据的写入和读取能够高速执行，并且数据能够存储长时间。

[0428] 如上所述，这个实施例中所述的电子装置各包括按照上述实施例的任一个的半导体装置。因此能够实现具有低功率消耗的电子装置。

[0429] [示例1]

[0430] 在这个示例中，将描述测量包括高度纯化氧化物半导体的晶体管的断态电流的结果。

[0431] 首先，在考虑包括高度纯化氧化物半导体的晶体管的极小断态电流的情况下来制备沟道宽度W为1m(这是充分宽的)的晶体管，并且测量断态电流。图27示出测量沟道宽度W为1m的晶体管的断态电流的结果。图27中，水平轴示出栅电压VG，以及垂直轴示出漏电流ID。在漏电压VD为+1V或+10V并且栅电压VG处于-5V至-20V的范围之内的情况
-12
下，晶体管的断态电流被发现小于或等于作为检测极限的1×10 A。另外，晶体管的断态电-18
流(在这里为每单位沟道宽度(1μm))被发现小于或等于1aA/μm(1×10 A/μm)。

[0432] 接下来将描述更准确测量包括高度纯化氧化物半导体的晶体管的断态电流的结果。如上所述，包括高度纯化氧化物半导体的晶体管的断态电流被发现小于或等于作为测-12
量设备的检测极限的1×10 A。在这里，将描述通过使用用于特性评估的元件来测量更准
确的断态电流(在上述测量中小于或等于测量设备的检测极限的值)的结果。

[0433] 首先，参照图28来描述在用于测量电流的方法中使用的特性评估的元件。

[0434] 在图28中用于特性评估的元件中，三个测量系统800并联连接。测量系统800各包括电容器802、晶体管804、晶体管805、晶体管806和晶体管808。作为晶体管804和晶
体管808，采用包括高度纯化氧化物半导体的晶体管。

[0435] 在测量系统800中，晶体管804的源极端子和漏极端子其中之一、电容器802的端子其中之一以及晶体管805的源极端子和漏极端子其中之一连接到电源(用于提供V2)。晶体管804的源极端子和漏极端子中的另一个、晶体管808的源极端子和漏极端子其中之一、电容器802的端子中的另一个以及晶体管805的栅极端子相互连接。晶体管808的源极端子和漏极端子中的另一个、晶体管806的源极端子和漏极端子其中之一以及晶体管806的
栅极端子连接到电源(用于提供V1)。晶体管805的源极端子和漏极端子中的另一个以及
晶体管806的源极端子和漏极端子中的另一个相互连接并且连接到输出端子。

[0436] 注意，将用于控制是使晶体管804导通还是截止的电位Vext_b2提供给晶体管804的栅极端子，并且将用于控制是使晶体管808导通还是截止的电位Vext_b1提供给晶体管808的栅极端子。电位Vout从输出端子输出。

[0437] 接下来将描述一种用于通过使用用于特性评估的元件来测量电流的方法。

[0438] 首先，将简要描述其中生成电位差以测量断态电流的初始化时段。在初始化时段中，将用于使晶体管808导通的电位Vext_b1输入到晶体管808的栅极端子，由此将电位V1提供给连接到晶体管804的源极端子和漏极端子中的另一个的节点A(即，连接到晶体
管808的源极端子和漏极端子其中之一、电容器802的端子中的另一个以及晶体管805的
栅极端子的节点)。在这里，电位V1例如是高电位。另外，晶体管804截止。

[0439] 此后，将用于使晶体管808截止的电位Vext_b1输入到晶体管808的栅极端子，使得晶体管808截止。在晶体管808截止之后，电位V1设置成低电位。晶体管804仍然截止。电位V2等于电位V1。这样，初始化时段完成。当初始化时段完成时，在节点A与晶体管804的源电极和漏电极其中之一之间生成电位差。另外，在节点A与晶体管808的源电
极和漏电极中的另一个之间生成电位差。相应地，少量电荷流经晶体管804和晶体管808。
也就是说，生成断态电流。

[0440] 接下来简要描述断态电流的测量时段。在测量时段中，晶体管804的源极端子和漏极端子其中之一的电位(即，V2)以及晶体管808的源极端子和漏极端子中的另一个的电位(即，V1)固定到低电位。另一方面，节点A的电位在测量时段中不是固定的(节点A处于浮态)。相应地，电荷流经晶体管804，并且在节点A处保持的电荷量随时间而变化。节点A的电位根据在节点A处保持的电荷量的变化而变化。也就是说，输出端子的输出电位
Vout也发生变化。

[0441] 图29示出在生成电位差的初始化时段中的电位与随后的测量时段中的电位之间的关系的细节(时序图)。

[0442] 在初始化时段中，首先，电位Vext_b2设置成使晶体管804导通所处的电位(高电位)。因此，节点A的电位变成V2，即低电位(VSS)。注意，向节点A提供低电位(VSS)不是必需的。此后，电位Vext_b2设置成使晶体管804截止所处的电位(低电位)，使得晶体管804截止。随后，电位Vext_b1设置成使晶体管808导通所处的电位(高电位)。相应地，
节点A的电位变成V1，即高电位(VDD)。然后，Vext_b1设置成使晶体管808截止所处的电
位，这将节点A置于浮态并且完成初始化时段。

[0443] 在初始化时段之后的测量时段中，电位V1和电位V2设置成使得电荷流到节点A或者电荷从节点A流出。在这里，电位V1和电位V2设置成低电位(VSS)。注意，在测量输
出电位Vout时，需要操作输出电路，并且因而在一些情况下暂时将V1设置成高电位(VDD)。
注意，使其中将V1设置成高电位(VDD)的时段短至测量不受影响的程度。

[0444] 当如上所述生成电位差并且开始测量时段时，在节点A处保持的电荷量随时间而变化，这引起节点A的电位发生变化。这意味着，晶体管805的栅极端子的电位发生变化；因此，输出端子的输出电位Vout也随时间而变化。

[0445] 下面描述一种用于基于所得到的输出电位Vout来计算断态电流的方法。

[0446] 在计算断态电流之前得到节点A的电位VA与输出电位Vout之间的关系。通过这种关系，节点A的电位VA能够使用输出电位Vout来得到。按照上述关系，节点A的电位VA
能够通过下式表达为输出电位Vout的函数。

[0447] [公式1]

[0448] VA＝F(Vout)

[0449] 节点A的电荷QA能够通过使用节点A的电位VA、连接到节点A的电容CA和常数(const)、借助下式来表达。在这里，连接到节点A的电容CA是电容器802的电容和其它电容之和。

[0450] [公式2]

[0451] QA＝CAYA+const

[0452] 节点A的电流IA是流到节点A的电荷(或者从节点A流出的电荷)的时间导数，并且因而由下式来表达。

[0453] [公式3]

[0454]

[0455] 这样，节点A的电流IA能够从连接到节点A的电容CA和输出端子的输出电位Vout来得到。

[0456] 按照上述方法，测量处于断态时晶体管的源极与漏极之间流动的泄漏电流(断态电流)是可能的。

[0457] 在这个示例中，使用沟道长度L为10μm而沟道宽度W为50μm的纯化氧化物半导体来制造晶体管804、晶体管805、晶体管806和晶体管808。另外，在并联布置的测量系统800中，电容器802的电容为100fF、1pF和3pF。

[0458] 注意，在这个示例的测量中，VDD为5V，并且VSS为0V。在测量时段中，在10秒至300秒的间隔，在电位V1基本上设置成VSS并且在100毫秒内改变成VDD的同时测量Vout。
另外，计算流经元件的电流I中使用的Δt大约为30000秒。

[0459] 图30示出在上述电流测量中的经过时间Time与输出电位Vout之间的关系。从图30能够证实，电位随时间经过而发生变化。

[0460] 图31示出在上述电流测量中计算的、室温(25℃)下的断态电流。注意，图31示出源-漏电压V与断态电流I之间的关系。从图31发现，断态电流在源-漏电压为4V的条
件下大约为40zA/μm。还发现，断态电流在源-漏电压为3.1V的条件下小于或等于10zA/
-21
μm。注意，1zA表示10 A。

[0461] 此外，图32示出在上述电流测量中计算的、在温度为85℃的环境中的断态电流。图32示出在温度为85℃的环境中的源-漏电压V与断态电流I之间的关系。从图32发
现，断态电流在源-漏电压为3.1V的条件下小于或等于100zA/μm。

[0462] 如上所述，从这个示例证实，包括高度纯化氧化物半导体的晶体管的断态电流充分小。

[0463] [示例2]

[0464] 检查按照所公开的本发明的一个实施例的存储单元能够改写数据的次数。在这个示例中，将参照图33A至图33C来描述检查结果。

[0465] 用于检查的半导体装置是具有图1A-1中的电路配置的半导体装置。在这里，氧化物半导体用于与晶体管162对应的晶体管。电容为0.33pF的电容器用作与电容器164对应的电容器。

[0466] 通过将0V或5V施加到与图1A-1中的第三布线对应的布线，并且将0V或5V施加到与第四布线对应的布线，数据由存储单元来保持以及被写到存储单元。当与第四布线对应的布线的电位为0V时，与晶体管162对应的晶体管(用于写入的晶体管)截止；因此保
持提供给节点FG的电位。当与第四布线对应的布线的电位为5V时，与晶体管162对应的
晶体管导通；因此将与第三布线对应的布线的电位提供给节点FG。
9

[0467] 图33A示出在1×10次写入之前和之后、对应于第五布线的布线的电位Vcg与对应于晶体管160的晶体管(读取晶体管)的漏电流Id之间关系的曲线(Vcg-Id曲线)。图
33A中，“在低状态中写入”表示将0V施加到节点FG，而“在高状态中写入”表示将5V施加到节点FG。注意，图33A中，水平轴示出Vcg(V)，以及垂直轴示出Id(A)。

[0468] 如图33A所示，在L写入或者H写入中的1×109次写入之前和之后，Vcg-Id曲线9
之间几乎没有差别。另外，在1×10次写入之前的L写入和H写入中的Vcg-Id曲线之间
9
的移位量(ΔVcg)与1×10次写入之后的该移位量之间几乎没有差别。

[0469] 图33B示出在H写入和L写入中使晶体管160导通所需的对应于第五布线的布线的电位与改写次数之间的关系。图33B中，水平轴示出改写次数，以及垂直轴示出对应于第五布线的布线的电位、即晶体管160的表观阈值电压Vth(V)。

[0470] 注意，阈值电压一般能够通过切线法来得到。具体来说，在水平轴示出栅电压Vg而垂直轴示出漏电流Id的平方根的图表中，得到曲线的最大斜率点的切线。切线的水平轴(栅电压Vg的值)截距是阈值电压Vth。又在图33B中，表观阈值电压Vth通过切线法来得到。

[0471] 从图33B所得到的存储窗宽度在表1中给出。注意，通过计算得到的存储窗宽度是H写入中晶体管160的表观阈值电压Vth_H与L写入中晶体管160的表观阈值电压Vth_L之
间的差。

[0472] [表1]

[0473]写周期数目 1.E+00 1.E+01 1.E+02 1.E+03 1.E+04
存储窗宽度 6.06 6.00 6.01 6.01 6.04

[0474]写周期数目 1.E+05 1.E+06 1.E+07 1.E+08 1.E+09
存储窗宽度 6.00 5.98 6.01 5.96 5.96

[0475] 表1中看到，在这个示例的存储单元中，在1×109次写入之前和之后的存储窗宽度之间的差为2％或更小，尤其为1.68％。因此，发现半导体装置至少到1×109次写入为
止没有退化。

[0476] 图33C示出存储单元的改写次数与互导(gm)之间的关系。图33C中，水平轴示出改写次数，以及垂直轴示出互导(gm)。

[0477] 存储单元的互导(gm)的降低具有诸如已写入状态与已擦除状态之间的辨别困难之类的影响。如图33C所示，发现甚至在109次改写之后，也几乎不能观察到这个示例的存储单元的gm的任何变化。因此，按照这个示例的半导体装置是一种甚至到109次改写也不会退化的极为可靠的半导体装置。

[0478] 如上所述，按照所公开的本发明的一个实施例的存储单元的特性甚至在数据的存储和写入重复多达109次时也未改变，并且存储单元具有极高耐写性。也就是说，可以说，按照所公开的本发明的一个实施例实现具有优良可靠性的存储单元以及结合该存储单元并且具有优良可靠性的半导体装置。

[0479] [示例3]

[0480] 绝缘栅晶体管的实际测量的场效应迁移率因各种原因而能够低于其原始迁移率；这种现象不仅仅在使用氧化物半导体的情况中发生。降低迁移率的原因之一是半导体内部的缺陷或者半导体与绝缘膜之间的界面处的缺陷。当使用Levinson模型时，能够在理论上计算假定半导体内部不存在缺陷情况下的场效应迁移率。

[0481] 假定半导体的原始迁移率和所测量场效应迁移率分别为μ0和μ，并且势垒(例如晶粒边界)存在于半导体中，所测量场效应迁移率能够表达为

[0482] [公式5]

[0483]

[0484] 在这里，E表示势垒的高度，k表示玻尔兹曼常数，以及T表示绝对温度。当假定势垒归因于缺陷时，势垒的高度能够按照Levinson模型表达为

[0485] [公式6]

[0486]

[0487] 在这里，e表示元电荷，N表示沟道中每单位面积的平均缺陷密度，ε表示半导体的电容率，n表示沟道中每单位面积的载流子数，Cox表示每单位面积的电容，Vg表示栅电压，以及t表示沟道厚度。在半导体层的厚度小于或等于30nm的情况下，沟道厚度可被看作与半导体层厚度是相同的。线性区中的漏电流Id能够表达为

[0488] [公式7]

[0489]

[0490] 在这里，L表示沟道长度，W表示沟道宽度，并且L和W各为10μm。另外，Vd表示漏电压。在将上式两边除以Vg并且然后取两边的对数时，该公式为

[0491] [公式8]

[0492]

[0493] 公式8的右边是Vg的函数。从该公式发现，缺陷密度N能够从其中ln(Id/Vg)为纵坐标并且1/Vg为横坐标的线斜率来得到。也就是说，缺陷密度能够从晶体管的Id-Vg特性来评估。其中铟(In)、锡(Sn)和锌(Zn)的比率为1∶1∶1的氧化物半导体的缺陷密
12 2
度N大约为1×10 /cm。

[0494] 根据这样得到的缺陷密度等，μ0能够由公式5和公式6来计算为120cm2/Vs。包2
含缺陷的In-Sn-Zn氧化物的所测量迁移率大约为40cm/Vs。但是，假定半导体内部以及
2
半导体与绝缘膜之间的界面处没有存在缺陷，则氧化物半导体的迁移率μ0预计为120cm /Vs。

[0495] 注意，甚至当半导体内部没有存在缺陷时，沟道与栅绝缘膜之间的界面处的散射也影响晶体管的传输性质。换言之，在离开沟道与栅绝缘膜之间的界面距离x的位置的迁移率μ1能够表达为

[0496] [公式9]

[0497]

[0498] 在这里，D表示栅极方向上的电场，以及B和l为常数。B和l能够从实际测量结7
果得到；按照上述测量结果，B为4.75×10cm/s，以及l为10nm(界面散射的影响达到的深
度)。当D增加时(即，当栅电压增加时)，公式9的第二项增加，并且相应地迁移率μ1增
加。

[0499] 其沟道包括理想氧化物半导体而在半导体内部没有缺陷的晶体管的迁移率μ2的计算结果如图38所示。对于计算，使用由Synopsys，Inc.制造的装置模拟软件Sentaurus Device，并且假定氧化物半导体的带隙、电子亲和性、相对电容率和厚度分别为2.8eV、4.7eV、15和15nm。这些值通过测量经由溅射方法形成的薄膜来得到。

[0500] 此外，假定栅极、源极和漏极的功函数分别为5.5eV、4.6eV和4.6eV。假定栅绝缘膜的厚度为100nm，并且假定其相对电容率为4.1。假定沟道长度和沟道宽度各为10μm，并且假定漏电压Vd为0.1V。

[0501] 如图38所示，迁移率在略超过1V的栅电压处具有超过100cm2/Vs的峰值，并且随栅电压变高而降低，因为界面散射的影响增加。注意，为了降低界面散射，希望半导体层的表面在原子级是平坦的(原子层平坦度)。

[0502] 使用具有这种迁移率的氧化物半导体来制造的小晶体管(minute transistors)的特性的计算结果如图39A至图39C、图40A至图40C和图41A至图41C所示。图42A和图
42B示出用于该计算的晶体管的截面结构。图42A和图42B所示的晶体管各在氧化物半导
+
体层中包括具有n型导电的半导体区103c和半导体区103a。半导体区103a和半导体区
-3
103c的电阻率为2×10 Ωcm。

[0503] 图42A所示的晶体管在基底绝缘层101以及嵌入基底绝缘层101并且由氧化铝所形成的嵌入式绝缘体102之上形成。晶体管包括半导体区103a、半导体区103c、用作它们之间的沟道形成区的本征半导体区103b以及栅极105。栅极105的宽度为33nm。

[0504] 栅绝缘薄膜104在栅极105与半导体区103b之间形成。另外，侧壁绝缘体106a和侧壁绝缘体106b在栅极105的两侧表面上形成，并且绝缘体107在栅极105之上形成，
以便防止栅极105与另一个布线之间的短路。侧壁绝缘体的宽度为5nm。源极108a和漏极
108b设置成分别与半导体区103a和半导体区103c接触。注意，这个晶体管的沟道宽度为
40nm。

[0505] 图42B的晶体管与图42A的晶体管的相同之处在于，它在基底绝缘层101以及由氧化铝所形成的嵌入式绝缘体102之上形成，并且它包括半导体区103a、半导体区103c、设置在它们之间的本征半导体区103b、宽度为33nm的栅极105、栅绝缘膜104、侧壁绝缘体
106a、侧壁绝缘体106b、绝缘体107、源极108a和漏极108b。

[0506] 图42A所示的晶体管与图42B所示的晶体管的不同之处在于侧壁绝缘体106a和侧壁绝缘体106b之下的半导体区的导电类型。在图42A所示的晶体管中，侧壁绝缘体106a+
和侧壁绝缘体106b之下的半导体区是具有n型导电的半导体区103a和半导体区103c的
部分，而在图42B所示的晶体管中，侧壁绝缘体106a和侧壁绝缘体106b之下的半导体区是本征半导体区103b的部分。换言之，提供没有与半导体区103a(半导体区103c)也没有与
栅极105重叠的宽度为Loff的区。这个区称作偏移区，并且宽度Loff称作偏移长度。从图中看到，偏移长度等于侧壁绝缘体106a(侧壁绝缘体106b)的宽度。

[0507] 计算中使用的其它参数如上所述。对于计算，使用由Synopsys，Inc.制造的装置模拟软件Sentaurus Device。图39A至图39C示出具有图42A所示结构的晶体管的漏电流(Id，实线)和迁移率(μ，虚线)的栅电压(Vg：栅极与源极之间的电位差)相关性。漏
电流Id通过在假定漏电压(漏极与源极之间的电位差)为+1V的情况下的计算来得到，并
且迁移率μ通过在假定漏电压为+0.1V的情况下的计算来得到。

[0508] 图39A示出在栅绝缘膜的厚度为15nm的情况下晶体管的栅电压相关性，图39B示出在栅绝缘膜的厚度为10nm的情况下晶体管的栅电压相关性，以及图39C示出在栅绝缘膜的厚度为5nm的情况下晶体管的栅电压相关性。由于栅绝缘膜较薄，所以特别是在断态的漏电流Id(断态电流)显著降低。相比之下，在通态的迁移率μ和漏电流Id(通态电流)
的峰值没有显著变化。图表示出漏电流在大约1V的栅电压处超过10μA。

[0509] 图40A至图40C示出具有图42B所示结构的晶体管的漏电流Id(实线)和迁移率μ(虚线)的栅电压Vg相关性，其中偏移长度Loff为5nm。漏电流Id通过在假定漏电压为
+1V的情况下的计算来得到，并且迁移率μ通过在假定漏电压为+0.1V的情况下的计算来
得到。图40A示出在栅绝缘膜的厚度为15nm的情况下晶体管的栅电压相关性，图40B示出
在栅绝缘膜的厚度为10nm的情况下晶体管的栅电压相关性，以及图40C示出在栅绝缘膜的厚度为5nm的情况下晶体管的栅电压相关性。

[0510] 此外，图41A至图41C示出具有图42B所示结构的晶体管的漏电流Id(实线)和迁移率μ(虚线)的栅电压相关性，其中偏移长度Loff为15nm。漏电流Id通过在假定漏电
压为+1V的情况下的计算来得到，并且迁移率μ通过在假定漏电压为+0.1V的情况下的计
算来得到。图41A示出在栅绝缘膜的厚度为15nm的情况下晶体管的栅电压相关性，图41B
示出在栅绝缘膜的厚度为10nh的情况下晶体管的栅电压相关性，以及图41C示出在栅绝缘膜的厚度为5nm的情况下的晶体管的栅电压相关性。

[0511] 在这些结构的任一种中，由于栅绝缘膜较薄，所以断态电流显著降低，而迁移率μ和通态电流的峰值没有发生显著改变。

[0512] 注意，迁移率μ的峰值在图39A至图39C中大约为80cm2/Vs，在图40A至图40C2 2
中大约为60cm/Vs，而在图41A至图41C中大约为40cm/Vs；因此，迁移率μ的峰值随偏移
长度Loff增加而降低。此外，这种趋势适用于断态电流。通态电流也随偏移长度Loff增加而降低；但是，通态电流的降低远比断态电流的降低更为平缓的。此外，图表示出在这些结构的任一种中，漏电流在大约1V的栅电压处超过10μA，这是存储元件等中所需的。

[0513] [示例4]

[0514] 通过在加热衬底的同时对氧化物半导体进行沉积或者通过在形成氧化物半导体膜之后执行热处理，其中将包含In、Sn和Zn作为主要成分的氧化物半导体用作沟道形成区的晶体管能够具有有利特性。注意，主要成分指的是以5原子百分比或以上包含在组成中的元素。

[0515] 通过在形成包含In、Sn和Zn作为主要成分的氧化物半导体膜之后有意加热衬底，晶体管的场效应迁移率能够得到改进。此外，晶体管的阈值电压能够正偏移，以便使晶体管常断(normally off)。

[0516] 作为一个示例，图43至图45各示出其中使用包含In、Sn和Zn作为主要成分并且沟道长度L为3μm、沟道宽度W为10μm的氧化物半导体膜以及厚度为100nm的栅绝缘膜
的晶体管的特性。注意，Vd设置成10V。

[0517] 图43示出在没有有意加热衬底的情况下通过溅射方法来形成其包含In、Sn和2
Zn作为主要成分的氧化物半导体膜的晶体管的特性。晶体管的场效应迁移率为18.8cm/
Vsec。另一方面，在有意加热衬底的同时来形成包含In、Sn和Zn作为主要成分的氧化物半导体膜时，场效应迁移率能够得到改进。图44示出在以200℃加热衬底的同时来形成其包含In、Sn和Zn作为主要成分的氧化物半导体膜的晶体管的特性。晶体管的场效应迁移率
2
为32.2cm/Vsec。

[0518] 通过在形成包含In、Sn和Zn作为主要成分的氧化物半导体膜之后执行热处理，场效应迁移率能够进一步改进。图45示出其包含In、Sn和Zn作为主要成分的氧化物半导体膜通过以200℃的溅射来形成并且然后经过以650℃的热处理的晶体管的特性。晶体管的
2
场效应迁移率为34.5cm/Vsec。

[0519] 衬底的有意加热预计具有降低在通过溅射的形成期间进入氧化物半导体膜的水分的效果。此外，膜形成之后的热处理使氢、羟基或水分能够从氧化物半导体膜中释放和去除。这样，场效应迁移率能够得到改进。场效应迁移率的这种改进被认为不仅通过脱水或脱氢去除杂质、而且还通过因密度的增加引起的原子间距离的减小来实现。能够通过从氧化物半导体去除杂质进行高度纯化，使氧化物半导体结晶。在使用这种高度纯化非单晶氧
2
化物半导体的情况下，理想地，预计实现超过100cm/Vsec的场效应迁移率。

[0520] 可按照如下方式使包括In、Sn和Zn作为主要成分的氧化物半导体结晶：将氧离子注入氧化物半导体，通过热处理来释放氧化物半导体中包含的氢、羟基或水分，并且经由热处理或者通过稍后执行的另一种热处理使氧化物半导体结晶。通过这种晶化处理或者再晶化处理，能够得到具有有利结晶度的非单晶氧化物半导体。

[0521] 膜形成期间的衬底的有意加热和/或膜形成之后的热处理不仅有助于改进场效应迁移率，而且还有助于使晶体管常断。在其中包含In、Sn和Zn作为主要成分并且在没有有意加热衬底的情况下来形成的氧化物半导体膜用作沟道形成区的晶体管中，阈值电压趋向于负偏移。但是，当使用有意加热衬底的同时所形成的氧化物半导体膜时，能够解决阈值电压的负偏移的问题。也就是说，阈值电压偏移成使得晶体管变为常断；这种趋势能够通过图43与图44之间的比较来证实。

[0522] 注意，阈值电压还能够通过改变In、Sn和Zn的比率得到控制；当In、Sn和Zn的组成比为2∶1∶3时，预计形成常断晶体管。另外，具有高结晶度的氧化物半导体膜能够通过按下式设置靶的组成比来得到：In∶Sn∶Zn＝2∶1∶3。

[0523] 衬底的有意加热的温度或者热处理的温度为150℃或更高，优选地为200℃或更高，更优选地为400℃或更高。当膜形成或热处理在高温下执行时，晶体管能够常断。

[0524] 通过在膜形成期间有意加热衬底和/或通过在膜形成之后执行热处理，针对栅偏置应力的稳定性能够提高。例如，当以2MV/cm的强度在150℃施加栅偏置1小时时，阈值电压的漂移能够小于±1.5V，优选地小于±1.0V。

[0525] 对下列两个晶体管执行BT测试：样本1，在形成氧化物半导体膜之后没有对其执行热处理；以及样本2，在形成氧化物半导体膜之后以650℃对其执行热处理。

[0526] 首先，在25℃的衬底温度和10V的Vds测量晶体管的Vg-Id特性。注意，Vds指的是漏电压(漏极与源极之间的电位差)。然后，衬底温度设置成150℃，并且Vds设置成0.1V。此后，施加20V的Vg，使得施加到栅绝缘膜608的电场强度为2MV/cm，并且将该条件保持一小时。随后，Vg设置成0V。然后，在25℃的衬底温度和10V的Vds测量晶体管的Vg-Id特性。
这个过程称作正BT测试。

[0527] 类似地，首先，在25℃的衬底温度和10V的Vds测量晶体管的Vg-Id特性。然后，衬底温度设置在150℃，并且Vds设置成0.1V。此后，施加-20V的Vg，使得施加到栅绝缘膜608的电场强度为-2MV/cm，并且将该条件保持一小时。随后，Vg设置成0V。然后，在25℃的衬底温度和10V的Vds测量晶体管的Vg-Id特性。这个过程称作负BT测试。

[0528] 图46A和图46B分别示出样本1的正BT测试的结果和样本1的负BT测试的结果。图47A和图47B分别示出样本2的正BT测试的结果和样本2的负BT测试的结果。

[0529] 因正BT测试引起的样本1的阈值电压的偏移量以及因负BT测试引起的样本1的阈值电压的偏移量分别为1.80V和-0.42V。因正BT测试引起的样本2的阈值电压的偏移
量以及因负BT测试引起的样本2的阈值电压的偏移量分别为0.79V和0.76V。我们发现，
在样本1和样本2的每个中，阈值电压在BT测试之前与BT测试之后之间的偏移量小，而其
可靠性高。

[0530] 热处理能够在氧气氛中执行；备选地，热处理可首先在氮或惰性气氛的气氛中或者在已降低压力下执行，并且然后在包含氧的气氛中执行。在脱水或脱氢之后将氧提供给氧化物半导体，由此能够进一步提高热处理的效果。作为用于在脱水或脱氢之后提供氧的方法，可采用一种方法，其中氧离子通过电场来加速并且注入氧化物半导体膜。

[0531] 因缺氧引起的缺陷易于在氧化物半导体中或者在氧化物半导体与堆叠膜之间的界面处引起；但是，当通过热处理在在氧化物半导体中包含过剩氧时，能够采用过剩氧来补偿经常引起的缺氧。过剩氧是存在于晶格之间的氧。当过剩氧的浓度设置成高于或等于
16 3 20 3
1×10 /cm但低于或等于2×10 /cm时，过剩氧能够包含在氧化物半导体中而没有引起晶
体畸变等。

[0532] 当执行热处理以使得氧化物半导体的至少部分包含晶体时，能够得到更稳定的氧化物半导体膜。例如，在通过X射线衍射(XRD)来分析通过使用组成比为In∶Sn∶Zn＝1∶1∶1的靶进行溅射而没有有意加热衬底来形成的氧化物半导体膜时，观察到晕模式。
所形成的氧化物半导体膜能够通过经过热处理来结晶。热处理的温度能够适当设置；例如，当热处理在650℃执行时，在X射线衍射分析中能够观察到清晰的衍射峰值。

[0533] 进行In-Sn-Zn-O的XRD分析。XRD分析使用Bruker AXS制造的X射线衍射计D8ADVANCE来进行，并且通过平面外方法(out-of-plane method)来执行测量。

[0534] 制备样本A和样本B，并且对其执行XRD分析。下面将描述一种用于制造样本A和样本B的方法。

[0535] 厚度为100nm的In-Sn-Zn-O膜在经过了脱氢处理的石英衬底之上形成。

[0536] In-Sn-Zn-O膜采用溅射设备以100W(DC)的功率在氧气氛中形成。In∶Sn∶Zn＝1∶1∶1[原子比]的In-Sn-Zn-O靶用作靶。注意，膜形成中的衬底加热温度设置在
200℃。这样制造的样本用作样本A。

[0537] 随后，通过与样本A的制造方法相似的方法所制造的样本经过在650℃的热处理。作为热处理，氮气氛中的热处理首先执行一小时，并且氧气氛中的热处理进一步执行一小时，而没有降低温度。这样制造的样本用作样本B。

[0538] 图48示出样本A和样本B的XRD谱。在样本A中没有观察到从晶体所得出的峰值，而当2θ在样本B中大约为35度和37度至38度时观察到从晶体所得出的峰值。

[0539] 如上所述，通过在沉积包含In、Sn和Zn作为主要成分的氧化物半导体期间有意加热衬底和/或通过在沉积之后执行热处理，晶体管的特性能够得到改进。

[0540] 这些衬底加热和热处理具有防止作为对氧化物半导体不利的杂质的氢和羟基被包含在膜中的效果，或者从膜中去除氢和羟基的效果。也就是说，能够通过从氧化物半导体中去除用作施主杂质的氢来高度纯化氧化物半导体，由此能够得到常断晶体管。氧化物半导体的高度纯化使晶体管的断态电流能够为1aA/μm或更低。在这里，断态电流的单位表示每微米沟道宽度的电流。

[0541] 具体来说，如图49所示，当衬底温度分别为125℃、85℃和室温(27℃)时，断态-18 -19电流能够为1aA/μm(1×10 A/μm)或更低、100zA/μm(1×10 A/μm)或更低以及1zA/
-21
μm(1×10 A/μm)或更低。优选地，断态电流在125℃、85℃和室温能够分别为0.1aA/
-19 -20 -22
μm(1×10 A/μm)或更低、10zA/μm(1×10 A/μm)或更低以及0.1zA/μm(1×10 A/
μm)或更低。

[0542] 注意，为了防止氢和水分在氧化物半导体膜形成期间被包含在氧化物半导体膜中，优选的是通过充分抑制来自沉积室外部的泄漏以及通过沉积室内壁的除气，来提高溅射气体的纯度。例如，露点为-70℃或更低的气体优选地用作溅射气体，以便防止水分被包含在膜中。另外，优选的是使用高度纯化的靶，以便没有包含诸如氢和水分之类的杂质。虽然有可能通过热处理从包含In、Sn和Zn作为主要成分的氧化物半导体的膜中去除水分，但是优选地形成最初没有包含水分的膜，因为从包含In、Sn和Zn作为主要成分的氧化物半导体中释放水分所用的温度比从包含In、Ga和Zn作为主要成分的氧化物半导体中释放水分
所用的温度更高。

[0543] 评估在形成氧化物半导体膜之后对其执行650℃的热处理的样本B的晶体管的电气特性与衬底温度之间的关系。

[0544] 用于测量的晶体管的沟道长度L为3μm，沟道宽度W为10μm，Lov为0μm，以及dW为0μm。注意，Vds设置成10V。注意，衬底温度为-40℃、-25℃、25℃、75℃、125℃和150℃.。在这里，在晶体管中，其中栅电极与一对电极其中之一重叠的部分的宽度称作Lov，以及该对电极的没有与氧化物半导体膜重叠的部分的宽度称作dW。

[0545] 图50示出Id(实线)和场效应迁移率(虚线)的Vg相关性。图51A示出衬底温度与阈值电压之间的关系，以及图51B示出衬底温度与场效应迁移率之间的关系。

[0546] 从图51A发现，阈值电压随衬底温度增加而变低。注意，阈值电压在从-40℃至150℃的范围之内从1.09V降低到-0.23V。

[0547] 从图51B发现，场效应迁移率随衬底温度增加而变低。注意，场效应迁移率在2 2
从-40℃至150℃的范围之内从36cm/Vs降低到32cm/Vs。因此发现，电气特性的变化在
上述温度范围中小。

[0548] 在包含In、Sn和Zn作为主要成分的这类氧化物半导体用作沟道形成区的晶体管2 2
中，能够以断态电流保持在1aA/μm或更低来得到30cm/Vsec或更高、优选地为40cm/Vsec
2
或更高、更优选地为60cm/Vsec或更高的场效应迁移率，这能够实现LSI所需的通态电流。
例如，在其中L/W为33nm/44nm的FET中，当栅电压为2.7V并且漏电压为1.0V时，12μA或
更高的通态电流能够流动。另外，在操作晶体管所需的温度范围中能够确保充分的电气特性。通过这类特性，甚至当包括氧化物半导体的晶体管也设置在使用Si半导体所形成的集成电路中时，也能够实现具有新颖功能的集成电路，而没有降低操作速度。

[0549] [示例5]

[0550] 在这个示例中，将参照图52A和图52B等描述其中In-Sn-Zn-O膜用作氧化物半导体膜的晶体管的示例。

[0551] 图52A和图52B是具有顶栅顶接触结构的共面晶体管的顶视图和截面图。图52A是晶体管的顶视图。图52B示出沿图45中的点划线A-B的截面A-B。

[0552] 图52B所示的晶体管包括：衬底300；基底绝缘膜302，设置在衬底300之上；保护绝缘膜304，设置在基底绝缘膜302的周围；氧化物半导体膜306，设置在基底绝缘膜302和保护绝缘膜304之上，并且包括高电阻区306a和低电阻区306b；栅绝缘膜308，设置在氧化物半导体膜306之上；栅电极310，设置成与氧化物半导体膜306重叠且其间放置了栅绝缘膜308；侧壁绝缘膜312，设置成与栅电极310的侧表面接触；一对电极314，设置成至少与低电阻区306b接触；层间绝缘膜316，设置成至少覆盖氧化物半导体膜306、栅电极310和该对电极314；以及布线318，设置成通过在层间绝缘膜316中形成的开口连接到该对电极314的至少一个。

[0553] 虽然未示出，但是保护膜可设置成覆盖层间绝缘膜316和布线318。通过保护膜，通过层间绝缘膜316的表面传导所生成的少量泄漏电流能够降低，并且因而能够降低晶体管的断态电流。

[0554] 下面描述其中In-Sn-Zn-O膜用作氧化物半导体膜的晶体管的另一个示例。

[0555] 图53A和图53B是示出晶体管的结构的顶视图和截面图。图53A是晶体管的顶视图。图53B是沿沿图53A中的点划线A-B的截面图。

[0556] 图53B所示的晶体管包括：衬底900；基底绝缘膜902，设置在衬底900之上；氧化物半导体膜906，设置在基底绝缘膜902之上；一对电极914，与氧化物半导体膜906接触；栅绝缘膜908，设置在氧化物半导体膜906和该对电极914之上；栅电极910，设置成与氧化物半导体膜906重叠，其间放置了栅绝缘膜908；层间绝缘膜916，设置成覆盖栅绝缘膜908和栅电极910；布线918，通过在层间绝缘膜916中形成的开口连接到该对电极914；以及保护膜920，设置成覆盖层间绝缘膜916和布线918。

[0557] 作为衬底900，使用玻璃衬底。作为基底绝缘膜902，使用氧化硅膜。作为氧化物半导体膜906，使用In-Sn-Zn-O膜。作为该对电极914，使用钨膜。作为栅绝缘膜908，使用氧化硅膜。栅电极910是氮化钽膜和钨膜的堆叠结构。层间绝缘膜916是氧氮化硅膜和聚酰亚胺膜的堆叠结构。布线918各具有其中钛膜、铝膜和钛膜按照这个顺序来形成的堆叠结构。作为保护膜920，使用聚酰亚胺膜。

[0558] 注意，在具有图53A所示结构的晶体管中，其中栅电极910与该对电极914其中之一重叠的部分的宽度称作Lov。类似地，该对电极914的与氧化物半导体膜906没有重叠的部分的宽度称作dW。

[0559] 本申请基于2010年8月6日向日本专利局提交的日本专利申请序号2010-178140以及2011年5月12日向日本专利局提交的日本专利申请序号2011-107622，通过引用将其
完整内容结合于此。