半导体元件及其制造方法

摘要

本发明提供一种半导体元件及其制造方法。该半导体元件的制造方法包括：于一基底上形成多个柱状体。利用非共形线状原子层沉积法(NOLA)于柱状体的上表面及侧壁上形成一连续的第一氧化层，第一氧化层连续覆盖柱状体且具有至少一第一开口。移除部分第一氧化层，以暴露出柱状体的上表面并于柱状体的侧壁上形成一第一支撑件，第一支撑件位于对应的柱状体的侧壁的一第一高度上且围绕柱状体的外围，其中围绕于两相邻柱状体的第一支撑件互相连接，且围绕于两相对柱状体的第一支撑件互不接触且之间具有一第二开口。

权利要求

1.一种半导体元件的制造方法，其特征在于包括：

于一基底上形成多个柱状体；

利用非共形线状原子层沉积法于该多个柱状体的上表面及侧壁上形成一连续的第一氧化层，该第一氧化层连续覆盖该多个柱状体且具有至少一第一开口；以及 移除部分该第一氧化层，以暴露出该多个柱状体的上表面并因此于各该柱状体的侧壁上形成一第一支撑件，其中该第一支撑件由经部分移除的该第一氧化层形成，该第一支撑件位于对应的该柱状体的侧壁的一第一高度上且围绕该柱状体的外围，其特征在于围绕于两相邻柱状体的该多个第一支撑件互相连接，且围绕于两相对柱状体的该多个第一支撑件互不接触且之间具有一第二开口。

2.根据权利要求1所述的半导体元件的制造方法，其特征在于该第一氧化层的材料包括三氧化二铝。

3.根据权利要求1所述的半导体元件的制造方法，其特征在于该柱状体的材料包括多晶硅、钨以及氮化钛。

4.根据权利要求1所述的半导体元件的制造方法，其特征在于各该柱状体的高宽比介于10至60之间。

5.根据权利要求1所述的半导体元件的制造方法，其特征在于该多个柱状体的形成方法包括： 于该基底上形成一牺牲层；

于该牺牲层中形成多个第三开口；

于该多个第三开口中形成该多个柱状体；以及

移除部分该牺牲层，使该牺牲层的高度小于该第一高度。

6.根据权利要求5所述的半导体元件的制造方法，其特征在于还包括在移除部分该第一氧化层之前，经由该第一开口移除剩余的该牺牲层。

7.根据权利要求5所述的半导体元件的制造方法，其特征在于还包括经由该第二开口移除剩余的该牺牲层。

8.根据权利要求5所述的半导体元件的制造方法，其特征在于该牺牲层的材料包括硅或氧化硅。

9.根据权利要求1所述的半导体元件的制造方法，其特征在于该多个柱状体的形成方法包括化学气相沉积法。

10.根据权利要求1所述的半导体元件的制造方法，其特征在于各该柱状体的形状包括圆柱体。

11.根据权利要求1所述的半导体元件的制造方法，其特征在于各该第一支撑件的形状包括中空环状。

12.根据权利要求1所述的半导体元件的制造方法，其特征在于还包括： 于各该柱状体的侧壁上形成该第一支撑件之后，利用非共形线状原子层沉积法在该多个柱状体的上表面及侧壁上形成一连续的第二氧化层，该第二氧化层连续覆盖该多个柱状体且具有至少一第四开口；以及 移除部分该第二氧化层，以暴露出该多个柱状体的上表面并于各该柱状体的侧壁上形成一第二支撑件，该第二支撑件位于各该柱状体的侧壁的一第二高度上且围绕该柱状体的外围，其中围绕于两相邻柱状体的该多个第二支撑件互相连接，且围绕于两相对柱状体的该多个第二支撑件互不接触且之间具有一第五开口，以及该第二高度大于该第一高度。

13.根据权利要求12所述的半导体元件的制造方法，其特征在于该第二氧化层的材料包括三氧化二铝。

14.根据权利要求12所述的半导体元件的制造方法，其特征在于各该第二支撑件的形状包括中空环状。

15.一种半导体元件，其特征在于包括：

多个柱状体，配置于一基底上；

多个第一支撑件，各该第一支撑件配置于各该柱状体的侧壁的一第一高 度上且围绕各该柱状体的外围，其中围绕于两相邻柱状体的该多个第一支撑件互相连接，且围绕于两相对柱状体的该多个第一支撑件互不接触；以及 多个第二支撑件，各该第二支撑件配置于各该柱状体的侧壁的一第二高度上且围绕各该柱状体的外围，其中围绕于两相邻柱状体的该多个第二支撑件互相连接，围绕于两相对柱状体的该多个第二支撑件互不接触，且该第一高度不等于该第二高度。

16.根据权利要求15所述的半导体元件，其特征在于各该柱状体的高宽比介于10至

60之间。

17.根据权利要求15所述的半导体元件，其特征在于该多个第一支撑件与该多个第二支撑件的材料包括三氧化二铝。

18.根据权利要求15所述的半导体元件，其特征在于该柱状体的材料包括多晶硅、钨以及氮化钛。

19.根据权利要求15所述的半导体元件，其特征在于各该柱状体的形状包括圆柱体。

20.根据权利要求15所述的半导体元件，其特征在于各该第一支撑件与各该第二支撑件的形状包括中空环状。

说明书

半导体元件及其制造方法

技术领域

[0001] 本发明涉及一种半导体元件及其制造方法，且特别涉及一种具有支撑件的半导体元件及其制造方法。

背景技术

[0002] 随着科技的进步，电子元件的制造朝向高集成度，以符合电子元件轻、薄、短、小的趋势。提高集成度的方法，除了缩小半导体元件本身的尺寸之外，也可经由减小半导体元件之间的距离来达成。然而，不论是缩小半导体元件其本身的尺寸，或是缩小半导体元件间的距离，都会发生一些制程上的问题。

[0003] 以制作半导体元件中的导线、插塞以及电容器为例，当半导体元件的尺寸愈来愈小，导线、插塞以及电容器的尺寸也会相对地缩小，而使得导线、插塞以及电容器的高宽比(aspect ratio)会愈来愈大，如此将使得这些元件的制作更加困难。特别是，在元件的高宽比太大的情况下，将会使得元件因支撑性不足而发生扭曲或倒塌的现象，而造成半导体元件的效能降低。

发明内容

[0004] 本发明提供一种半导体元件及其制造方法，使得柱状体获得良好的支撑性。

[0005] 本发明提出一种半导体元件的制造方法。于一基底上形成多个柱状体。利用非共形线状原子层沉积法(non-conformal liner atomic layer deposition，NOLA)于柱状体的上表面及侧壁上形成一连续的第一氧化层，第一氧化层连续覆盖柱状体且具有至少一第一开口。移除部分第一氧化层，以暴露出柱状体的上表面并于柱状体的侧壁上形成一第一支撑件，第一支撑件位于对应的柱状体的侧壁的一第一高度上且围绕柱状体的外围，其中围绕于两相邻柱状体的第一支撑件互相连接，且围绕于两相对柱状体的第一支撑件互不接触且之间具有一第二开口。

[0006] 在本发明的一实施例中，上述的第一氧化层的材料包括三氧化二铝。

[0007] 在本发明的一实施例中，上述的柱状体的材料包括多晶硅、钨以及氮化钛。

[0008] 在本发明的一实施例中，上述的柱状体的高宽比介于10至60之间。

[0009] 在本发明的一实施例中，上述的柱状体的形成方法包括：于基底上形成一牺牲层；于牺牲层中形成多个第三开口；于第三开口中形成柱状体；以及移除部分牺牲层，使牺牲层的高度小于第一高度。

[0010] 在本发明的一实施例中，还包括在移除部分第一氧化层之前，经由第一开口移除剩余的牺牲层。

[0011] 在本发明的一实施例中，还包括经由第二开口移除剩余的牺牲层。

[0012] 在本发明的一实施例中，上述的牺牲层的材料包括硅与氧化硅。

[0013] 在本发明的一实施例中，上述的柱状体的形成方法包括化学气相沈积法。

[0014] 在本发明的一实施例中，上述的柱状体的形状包括圆柱体。

[0015] 在本发明的一实施例中，上述的第一支撑件的形状包括中空环状。

[0016] 在本发明的一实施例中，还包括以下步骤。利用非共形线状原子层沉积法于柱状体的上表面及侧壁上形成一连续的第二氧化层，第二氧化层连续覆盖柱状体且具有至少一第四开口。移除部分第二氧化层，以暴露出柱状体的上表面并于柱状体的侧壁上形成一第二支撑件，第二支撑件位于柱状体的侧壁的一第二高度上且围绕柱状体的外围，其中围绕于两相邻柱状体的第二支撑件互相连接，且围绕于两相对柱状体的第二支撑件互不接触且之间具有一第五开口，以及第二高度大于第一高度。

[0017] 在本发明的一实施例中，上述的第二氧化层的材料包括三氧化二铝。

[0018] 在本发明的一实施例中，上述的第二支撑件的形状包括中空环状。

[0019] 本发明另提出一种半导体元件，其包括多个柱状体、多个第一支撑件以及多个第二支撑件。柱状体配置于一基底上。第一支撑件配置于柱状体的侧壁的一第一高度上且围绕柱状体的外围，其中围绕于两相邻柱状体的第一支撑件互相连接，且围绕于两相对柱状体的第一支撑件互不接触。第二支撑件配置于柱状体的侧壁的一第二高度上且围绕柱状体的外围，其中围绕于两相邻柱状体的第二支撑件互相连接，且围绕于两相对柱状体的第二支撑件互不接触，以及第一高度不等于第二高度。

[0020] 在本发明的一实施例中，上述的柱状体的高宽比介于10至60之间。

[0021] 在本发明的一实施例中，上述的第一支撑件与第二支撑件的材料包括三氧化二铝。

[0022] 在本发明的一实施例中，上述的柱状体的材料包括多晶硅、钨以及氮化钛。

[0023] 在本发明的一实施例中，上述的柱状体的形状包括圆柱体。

[0024] 在本发明的一实施例中，上述的第一支撑件与第二支撑件的形状包括中空环状。

[0025] 基于上述，本发明的半导体元件的制造方法包括利用非共形线状原子层沉积法于各柱状体的侧壁上形成支撑件，其中支撑件可以位于柱状体的侧壁的任意高度上，且位于同一高度的支撑件彼此连接以使柱状体彼此连结。如此一来，柱状体能获得良好的支撑性且具有稳固的结构，进而提升半导体元件的效能与良率。

[0026] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

[0027] 图1A至图1C为本发明的第一实施例的一种半导体元件的制造方法的流程俯视示意图。

[0028] 图2A-I至图2C-I分别为沿图1A至图1C的I-I’线的剖面示意图，以及图2A-II至图2C-II分别为沿图1A至图1C的II-II’线的剖面示意图。

[0029] 图3A至图3D为本发明的第二实施例的一种半导体元件的制造方法的流程俯视示意图。

[0030] 图4A-I至图4D-I分别为沿图3A至图3D的I-I’线的剖面示意图，以及图4A-II至图4D-II分别为沿图3A至图3D的II-II’线的剖面示意图。

[0031] 图5A至图5C为本发明的第三实施例的一种半导体元件的制造方法的流程俯视示意图。

[0032] 图6A-I至图6C-I分别为沿图5A至图5C的I-I’线的剖面示意图，以及图6A-II至图6C-II分别为沿图5A至图5C的II-II’线的剖面示意图。

[0033] 图7A与图7B为本发明的一实施例的一种半导体元件的剖面示意图。

[0034] 附图标记：

[0035] 100、100a、100b：半导体元件；102：基底；

[0036] 103：掺杂区； 104：牺牲层；

[0037] 106：第三开口； 122：第一开口；

[0038] 132：第二开口； 142：第四开口；

[0039] 152：第五开口； 110：柱状体；

[0040] 110a：上表面； 110b：侧壁；

[0041] 120：第一氧化层； 140：第二氧化层；

[0042] 120a：第一氧化层的底部； 140a：第二氧化层的底部；

[0043] 130：第一支撑件； 150：第二支撑件；

[0044] 160：电容介电层； 162：上电极；

[0045] 164：上电极连接部； 166：内层介电层；

[0046] 168：下电极连接部； D1、D2：距离；

[0047] H1、h1、h2：高度； t1、t2：厚度。

具体实施方式

[0048] 图1A至图1C为本发明的第一实施例的一种半导体元件的制造方法的流程俯视示意图，图2A-I至图2C-I分别为沿图1A至图1C的I-I’线的剖面示意图，以及图2A-II至图2C-II分别为沿图1A至图1C的II-II’线的剖面示意图。请同时参照图1A、图2A-I以及图2A-II，首先，于一基底102上形成多个柱状体110。在本实施例中，柱状体110的形成方法例如是于基底102上形成一材料层(未示出)，再对材料层进行图案化以形成多个彼此分离的柱状体110。其中，柱状体110例如是具有高高宽比(high aperture ratio)，诸如高宽比实质上介于10至60之间。在一实施例中，材料层例如是导体层或非导体层，导体层的材料例如是多晶硅、钨或氮化钛，非导体层的材料例如是氧化硅，其中多晶硅的形成方法例如是低压化学气相沈积法(LPCVD)，钨或氮化钛的形成方法例如是化学气相沈积法。当然，材料层也可以包括其他材料且由其他方法所形成，本发明未加以限制。换言之，柱状体110的材料可以是多晶硅、钨、氮化钛等导体材料或氧化硅等非导体材料。在本实施例中，如图1A所示，两相对柱状体110之间的距离例如是D1，以及两相邻柱状体110之间的距离例如是D2，其中距离D1大于距离D2。特别注意的是，虽然在本实施例中是以柱状体110为圆柱体且四个柱状体110彼此相邻而两两相对为例，但在其他实施例中，柱状体110也可以具有其他形状与其他排列方式，本发明未加以限制。此外，虽然在附图中是以柱状体110直接配置于基底102上为例，但柱状体110可以是配置于基底102上的其他材料层(诸如介电层)上，而未直接与基底102接触。

[0049] 请同时参照图1B、图2B-I以及图2B-II，接着，利用非共形线状原子层沉积法(NOLA)于柱状体110的上表面110a及侧壁110b上形成一连续的第一氧化层120，第一氧化层120连续覆盖柱状体110且具有至少一第一开口122。在本实施例中，第一氧化层120的材料例如是三氧化二铝。第一氧化层120位于柱状体110的侧壁110b上的厚度例如是t1，以及第一氧化层120的底部120a例如是位于柱状体110的侧壁110b的一高度h1上。在本实施例中，可通过调整共形线状原子层沉积制程中的脉冲时间(pulse time)来控制第一氧化层120位于柱状体110的侧壁110b上的厚度t1以及第一氧化层120延伸至柱状体
110的侧壁110b的位置(也就是高度h1)。举例来说，第一氧化层120位于柱状体110的侧壁110b上的厚度t1例如是大于两相邻柱状体110的距离D2的一半，且第一氧化层120位于柱状体110的侧壁110b上的厚度t1例如是小于两相对柱状体110的距离D1的一半，使得第一氧化层120具有暴露出基底102的至少一第一开口122。

[0050] 请同时参照图1C、图2C-I以及图2C-II，然后，移除部分第一氧化层120，以暴露出柱状体110的上表面110a并于柱状体110的侧壁110b上形成一第一支撑件130，以完成半导体元件100的制作。第一支撑件130位于对应的柱状体110的侧壁110b的一高度h1上且围绕柱状体110的外围，其中围绕于两相邻柱状体110的第一支撑件130互相连接，且围绕于两相对柱状体110的第一支撑件130互不接触且之间具有一第二开口132。在本实施例中，移除部分第一氧化层120的方法例如是干式蚀刻法或湿式蚀刻法。由图1C可知，第一支撑件130的形状例如是中空环状，第一支撑件130的厚度t1例如是大于两相邻柱状体110的距离D2的一半，使得围绕于两相邻柱状体110的第一支撑件130互相连接。此外，第一支撑件130的厚度t1例如是小于两相对柱状体110的距离D1的一半，使得围绕于两相对柱状体110的第一支撑件130互不接触且之间具有一第二开口132，其中第二开口132实质上等于第一氧化层120的第一开口122。换言之，每个第一支撑件130围绕一个柱状体
110，且多个第一支撑件130实质上彼此连接，使得柱状体110实质上彼此连结，因此第一支撑件130能为柱状体110提供相良好的支撑性，使得柱状体110具有稳固的结构，而不会发生扭曲或倒塌的现象。

[0051] 在本实施例中，半导体元件100的制造方法包括利用非共形线状原子层沉积法于各柱状体110的侧壁110b上形成第一支撑件130，其中第一支撑件130可以位于柱状体110的侧壁110b的任意高度上且位于同一高度的第一支撑件130实质上彼此连接。如此一来，第一支撑件130能为柱状体110提供相良好的支撑性，使得柱状体110具有稳固的结构，特别是能避免具有高高宽比的第一支撑件130发生扭曲或倒塌的现象。换言之，柱状体110能获得良好的支撑性且具有稳固的结构，进而提升半导体元件100的效能与良率。

[0052] 图3A至图3D为本发明的第二实施例的一种半导体元件的制造方法的流程俯视示意图，图4A-I至图4D-I分别为沿图3A至图3D的I-I’线的剖面示意图，以及图4A-II至图4D-II分别为沿图3A至图3D的II-II’线的剖面示意图。请同时参照图3A、图4A-I以及图4A-II，首先，于一基底102上形成多个柱状体110。在本实施例中，柱状体110的形成方法例如是先于基底102上形成一牺牲层104，接着于牺牲层104中形成多个第三开口106，然后于各第三开口106中形成一柱状体110，而后移除部分牺牲层104，使牺牲层104具有一高度H1。其中，柱状体110的形成方法可以是先于牺牲层104上形成一层材料层(未示出)，材料层例如是覆盖牺牲层104且填满第三开口106，接着移除第三开口106以外的材料层以在各第三开口106中形成一柱状体110。在本实施例中，柱状体110例如是具有高高宽比，诸如高宽比实质上介于10至60之间。牺牲层104的材料与柱状体110的材料之间具有较大的选择蚀刻比，且牺牲层104通常为绝缘材料。举例来说，牺牲层104的材料例如是硅或氧化硅，柱状体110的材料可以是多晶硅、钨、氮化钛或其他导体材料。牺牲层104的形成方法例如是化学气相沈积法，以及柱状体110的形成方法可以是低压化学气相沈积法或化学气相沈积法。牺牲层104的移除方法例如是干式蚀刻法或湿式蚀刻法。

[0053] 在本实施例中，如图3A所示，两相对柱状体110之间的距离例如是D1，以及两相邻柱状体110之间的距离例如是D2，其中距离D1大于距离D2。特别注意的是，虽然在本实施例中是以柱状体110为圆柱体且四个柱状体110彼此相邻而两两相对为例，但在其他实施例中，柱状体110也可以具有其他形状与其他排列方式，本发明未加以限制。

[0054] 请同时参照图3B、图4B-I以及图4B-II，接着，利用非共形线状原子层沉积法(NOLA)于柱状体110的上表面110a及侧壁110b上形成一连续的第一氧化层120，第一氧化层120连续覆盖柱状体110且具有至少一第一开口122。在本实施例中，第一氧化层120的材料例如是三氧化二铝。第一氧化层120位于柱状体110的侧壁110b上的厚度例如是t1，以及第一氧化层120的底部120a例如是位于柱状体110的侧壁110b的一高度h1上。在本实施例中，可通过调整共形线状原子层沉积制程中的脉冲时间来控制第一氧化层120位于柱状体110的侧壁110b上的厚度t1以及第一氧化层120延伸至柱状体110的侧壁
110b的位置(也就是高度h1)。举例来说，第一氧化层120位于柱状体110的侧壁110b上的厚度t1例如是大于两相邻柱状体110的距离D2的一半，且第一氧化层120位于柱状体
110的侧壁110b上的厚度t1例如是小于两相对柱状体110的距离D1的一半，使得第一氧化层120具有暴露出基底102的至少一第一开口122。

[0055] 请同时参照图3C、图4C-I以及图4C-II，然后，经由第一开口122移除剩余的牺牲层104。在本实施例中，移除牺牲层104的方法例如是湿式蚀刻法或干式蚀刻法。值得注意的是，由于第一氧化层120通过连续地形成于柱状体110的上表面110a与侧壁110b上而将柱状体110连结在一起，因此在移除牺牲层104之后，柱状体110仍能获得第一氧化层120的支撑，而不会因为失去牺牲层104的支撑而发生扭曲或倒塌的现象。

[0056] 请同时参照图3D、图4D-I以及图4D-II，而后，移除部分第一氧化层120，以暴露出柱状体110的上表面110a并于柱状体110的侧壁110b上形成一第一支撑件130，以完成半导体元件100的制作。第一支撑件130位于对应的柱状体110的侧壁110b的一高度h1上且围绕柱状体110的外围，其中围绕于两相邻柱状体110的第一支撑件130互相连接，且围绕于两相对柱状体110的第一支撑件130互不接触且之间具有一第二开口132。在本实施例中，移除部分第一氧化层120的方法例如是干式蚀刻法或湿式蚀刻法。由图3D可知，第一支撑件130的形状例如是中空环状，第一支撑件130的厚度t1例如是大于两相邻柱状体110的距离D2的一半，使得围绕于两相邻柱状体110的第一支撑件130互相连接。此外，第一支撑件130的厚度t1例如是小于两相对柱状体110的距离D1的一半，使得围绕于两相对柱状体110的第一支撑件130互不接触且之间具有一第二开口132，其中第二开口132实质上等于第一氧化层120的第一开口122。换言之，每个第一支撑件130围绕一个柱状体
110，且多个第一支撑件130实质上彼此连接，使得柱状体110实质上彼此连结。因此，第一支撑件130能为柱状体110提供相良好的支撑性，使得柱状体110具有稳固的结构，而不会发生扭曲或倒塌的现象。

[0057] 特别一提的是，虽然在本实施例中是以在形成第一支撑件130以前就经由第一开口122移除剩余的牺牲层104，然而，在另一实施例(未示出)中，也可以在形成第一支撑件130以后再经由第一支撑件130之间的第二开口132移除剩余的牺牲层104。

[0058] 在本实施例中，半导体元件100的制造方法包括在牺牲层104的第三开口106中形成柱状体110以及利用非共形线状原子层沉积法于各柱状体110的侧壁110b上形成第一支撑件130，其中第一支撑件130可以位于柱状体110的侧壁110b的任意高度上且位于同一高度的第一支撑件130实质上彼此连接。因此，在形成第一支撑件130之前，牺牲层104能对柱状体110提供良好的支撑性，以避免柱状体110发生扭曲或倒塌的现象，而在移除牺牲层104之后，第一支撑件130能为柱状体110提供相良好的支撑性，使得柱状体110具有稳固的结构。换言之，牺牲层104的存在能进一步确保柱状体110的结构稳定，因此本实施例特别适于用于具有高高宽比的第一支撑件130，以避免其发生扭曲或倒塌的现象。如此一来，柱状体110能获得良好的支撑性且具有稳固的结构，进而提升半导体元件100的效能与良率。

[0059] 在上述的实施例中，是以在各个柱状体110的侧壁110b上形成一个第一支撑件130为例，但为了进一步强化柱状体110的结构，也可以在各个柱状体110的侧壁110b的不同高度处分别形成多个支撑件。图5A至图5C为本发明的第三实施例的一种半导体元件的制造方法的流程俯视示意图，图6A-I至图6C-I分别为沿图5A至图5C的I-I’线的剖面示意图，以及图6A-II至图6C-II分别为沿图5A至图5C的II-II’线的剖面示意图。请同时参照图5A、图6A-I以及图6A-II，首先，提供一半导体元件100，半导体元件100包括基底102、形成于基底102上的多个柱状体110以及多个第一支撑件130，第一支撑件130配置于柱状体110的侧壁110b的一高度h1上且围绕柱状体110的外围，其中围绕于两相邻柱状体110的第一支撑件130互相连接，且围绕于两相对柱状体110的第一支撑件130互不接触。在本实施例中，半导体元件100的结构与形成方法可以参照第一实施例与第二实施例中所述，于此不赘述。

[0060] 请同时参照图5B、图6B-I以及图6B-II，接着，利用非共形线状原子层沉积法于柱状体110的上表面110a及侧壁110b上形成一连续的第二氧化层140，第二氧化层140连续覆盖柱状体110且具有至少一第四开口142。在本实施例中，第二氧化层140的材料例如是三氧化二铝。第二氧化层140位于柱状体110的侧壁110b上的厚度例如是t2，以及第二氧化层140的底部140a例如是位于柱状体110的侧壁110b的一高度h2上，其中高度h2大于高度h1。在本实施例中，可通过调整共形线状原子层沉积制程中的脉冲时间来控制第二氧化层140位于柱状体110的侧壁110b上的厚度t2以及第二氧化层140延伸至柱状体110的侧壁110b的位置(也就是高度h2)。举例来说，第二氧化层140位于柱状体110的侧壁110b上的厚度t2例如是大于两相邻柱状体110的距离D2的一半，且第二氧化层140位于柱状体110的侧壁110b上的厚度t2例如是小于两相对柱状体110的距离D1的一半，使得第二氧化层140具有暴露出基底102的至少一第四开口142。

[0061] 请同时参照图5C、图6C-I以及图6C-II，然后，移除部分第二氧化层140，以暴露出柱状体110的上表面110a并于柱状体110的侧壁110b上形成一第二支撑件150，以完成半导体元件100a的制作。第二支撑件150位于对应的柱状体110的侧壁110b的一高度h2上且围绕柱状体110的外围，其中围绕于两相邻柱状体110的第二支撑件150互相连接，且围绕于两相对柱状体110的第二支撑件150互不接触且之间具有一第五开口152。在本实施例中，移除部分第二氧化层140的方法例如是干式蚀刻法或湿式蚀刻法。由图5C可知，第二支撑件150的形状例如是中空环状，第二支撑件150的厚度t2例如是大于两相邻柱状体110的距离D2的一半，使得围绕于两相邻柱状体110的第二支撑件150互相连接。此外，第二支撑件150的厚度t2例如是小于两相对柱状体110的距离D1的一半，使得围绕于两相对柱状体110的第二支撑件150互不接触且之间具有一第五开口152，其中第五开口152实质上等于第二氧化层140的第四开口142。换言之，每个第二支撑件150围绕一个柱状体
110，且多个第二支撑件150实质上彼此连接，使得柱状体110实质上彼此连结。因此，第二支撑件150能为柱状体110提供相良好的支撑性，使得柱状体110具有稳固的结构，而不会发生扭曲或倒塌的现象。

[0062] 在本实施例中，半导体元件100a的制造方法包括利用非共形线状原子层沉积法于各柱状体110的侧壁110b上依序形成第一支撑件130与第二支撑件150。由于在非共形线状原子层沉积法中，能通过控制时间脉冲等参数来控制所形成的第一氧化层120和第二氧化层140延伸至柱状体110的侧壁上的高度，因此能将第一支撑件130与第二支撑件150分别形成于柱状体110的侧壁110b的高度h1与高度h2上。换言之，利用非共形线状原子层沉积法能将氧化层形成为延伸至柱状体的侧壁的任意高度上，使得支撑件能形成于柱状体的侧壁的任意高度上，进而在各个柱状体的侧壁的不同高度上形成多个支撑件。在本实施例中，由于各个柱状体被多个位于不同高度的支撑件围绕，且位于同一高度的支撑件彼此连接使得柱状体实质上彼此连结，因而支撑件能对柱状体提供良好的支撑性，使柱状体具有稳固的结构，特别是能避免具有高高宽比的支撑件发生扭曲或倒塌的现象。换言之，柱状体能获得良好的支撑性且具有稳固的结构，进而提升半导体元件的效能与良率。

[0063] 一般来说，随着电子元件的制造朝向高集成度与复杂化，半导体元件的高宽比会愈来愈大，导致半导体元件可能因支撑性不足而发生扭曲或倒塌的现象，而造成半导体元件的效能降低。然而，上述实施例所述的半导体元件的制造方法能对具有高高宽比的柱状体结构提供良好的支撑性，以提升半导体元件的效能与良率。举例来说，上述实施例所述的半导体元件的制造方法可应用于制作导线、插塞以及电容器等元件的制作。具体来说，随着介电层材料朝向低介电系数发展，插塞有可能会独立存在而周围没有介电层围绕，而本发明的半导体元件的制造方法能提供此种插塞的制作方法。

[0064] 图7A与图7B为本发明的一实施例的一种半导体元件的剖面示意图。请同时参照图7A与图7B，在一实施例中，半导体元件100b例如是电容器，其包括多个柱状体110、多个第一支撑件130、第二支撑件150、电容介电层160、上电极162、上电极连接部164以及下电极连接部168。柱状体110配置于内层介电层166上，柱状体110的材料例如是氮化钛、钌或其他导电材料，其作为电容器中的下电极。其中，内层介电层166形成于基底102上，且基底102中通常会有与下电极连接部168接触的掺杂区103。第一支撑件130和第二支撑件150配置于柱状体110的第一高度h1与第二高度h2上，以对柱状体110提供良好的支撑性。柱状体110与第一支撑件130和第二支撑件150的形成方法可以参照前文所述，在此不赘述。电容介电层160形成于上电极162与作为下电极的柱状体110之间，上电极连接部164形成于上电极162上以连接上电极162，以及下电极连接部168形成于内层介电层166中以连接作为下电极的柱状体110。如此一来，虽然电容器中的柱状下电极(即柱状体110)为具有高高宽比的结构，但由于电容器包括能够对柱状下电极(即柱状体110)提供良好支撑性的第一支撑件130和第二支撑件150，因此柱状下电极能具有稳固的结构，使得电容器具有较佳的效能与良率。特别一提的是，虽然在本实施例中是以图7A与图7B所适的电容器为例，但本发明的半导体元件的制造方法也可以应用在具有其他结构的电容器中，本发明未加以限制。此外，除了上述的导线、插塞以及电容器等元件以外，本发明的半导体元件的制造方法也可以应用于其他具有高高宽比的结构中，在此不一一详述。

[0065] 综上所述，本发明的半导体元件的制造方法包括利用非共形线状原子层沉积法于各柱状体的侧壁上形成支撑件，其中支撑件可以位于柱状体的侧壁的任意高度上，且位于同一高度的支撑件彼此连接使得柱状体实质上彼此连结。因此，支撑件能对柱状体提供良好的支撑性，使得柱状体具有稳固的结构，特别是能避免具有高高宽比的支撑件发生扭曲或倒塌的现象。此外，利用非共形线状原子层沉积法能依序于柱状体的不同高度上形成多个支撑件，使得柱状体获得更佳的支撑性。如此一来，柱状体获得良好的支撑性且具有稳固的结构，进而提升半导体元件的效能与良率。

[0066] 虽然本发明已以实施例揭示如上，但其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，故本发明的保护范围当视所附权利要求所界定的范围为准。