半导体器件及其局部互连结构的制造方法

摘要

本发明提供一种半导体器件局部互连结构的制造方法，通过在半导体衬底上栅极两侧的侧墙与外侧墙之间形成可去除的牺牲侧墙，去除牺牲侧墙后在栅极同一侧的侧墙和外侧墙之间即形成局部互连结构中源/漏区域的接触通孔。在源/漏通孔中填充导电材料形成插塞后，插塞的高度就能与栅极的高度相等。这样，局部互连结构中后续的第一层金属布线与下层的源/漏区域或栅极区域之间进行电学连接的接触通孔就可以等深，如此避免了在半导体器件不同区域的接触通孔的形成过程中发生接触通孔过刻蚀或刻蚀不足的现象，同时还能改善接触通孔的填充效果。相应地，本发明还提供一种具有根据上述制造方法形成的半导体器件局部互连结构的半导体器件。

权利要求

1.一种半导体器件局部互连结构的制造方法，其特征在于，包括：提供具有栅极的半导体衬底，该栅极被顶盖及侧墙包封；在该侧墙外侧形成牺牲侧墙；

在该牺牲侧墙外侧形成外侧墙；该牺牲侧墙的材料不同于侧墙和外侧墙；

去除该牺牲侧墙，同侧的侧墙和外侧墙之间形成源/漏通孔，并在该源/漏通孔中形成牺牲源/漏；

淀积层间介质，其与该牺牲源/漏的材料不同；

进行平坦化处理，去除该牺牲源/漏；

在该源/漏通孔底部形成源/漏接触；淀积导电材料，填充该源/漏通孔，形成插塞；进行平坦化处理，露出栅极和插塞。

2.根据权利要求1所述的制造方法，其特征在于，在进行平坦化处理，去除该牺牲源/漏的步骤中：平坦化处理至该牺牲源/漏露出，并去除该牺牲源/漏。

3.根据权利要求1所述的制造方法，其特征在于，在进行平坦化处理，去除该牺牲源/漏的步骤中：平坦化处理至该顶盖露出，刻蚀所述层间介质，至该牺牲源/漏露出，去除该牺牲源/漏。

4.根据权利要求2所述的制造方法，其特征在于，所述方法还包括在进行平坦化处理，露出栅极和牺牲源/漏之后，去除该栅极和其下的栅介质层，重新形成新的栅极和栅介质层。

5.根据权利要求1所述的制造方法，其特征在于，所述方法还包括在进行平坦化处理，露出栅极和插塞之后，去除该栅极和其下的栅介质层，重新形成新的栅极和栅介质层。

6.根据权利要求4或5所述的制造方法，其特征在于，该新的栅极为金属材料。

7.根据权利要求1至5中任一项所述的制造方法，其特征在于，所述方法还包括在进行平坦化处理，露出栅极和插塞之后，去除该侧墙或外侧墙，重新形成新的侧墙或外侧墙。

8.根据权利要求7所述的制造方法，其特征在于，该新的侧墙或外侧墙为低k材料或氮化硅应力薄膜。

9.根据权利要求1至5中任一项所述的制造方法，其特征在于，该顶盖及侧墙为氮化硅，该侧墙外侧的牺牲侧墙为二氧化硅，该牺牲侧墙外侧的外侧墙为氮化硅。

10.根据权利要求1至5中任一项所述的制造方法，其特征在于，该外侧墙位于半导体器件的源/漏上方或延伸至相邻半导体器件之间的浅沟槽隔离上方。

11.根据权利要求1至5中任一项所述的制造方法，其特征在于，该牺牲源/漏通过分子束外延法生长。

12.根据权利要求11所述的制造方法，其特征在于，该牺牲源/漏为硅、硅锗或硅碳。

13.一种半导体器件，具有根据权利要求1的制造方法形成的半导体器件局部互连结构，包括：具有栅极的半导体衬底以及形成于该栅极两侧的侧墙；

外侧墙，以一定的距离间隔形成于该侧墙外侧，同侧的侧墙和外侧墙之间形成源/漏通孔；

导电材料，填充于该源/漏通孔中；

层间介质，填充于相邻半导体器件的外侧墙之间的凹槽内。

14.根据权利要求13所述的半导体器件，其特征在于，该侧墙为氮化硅，该外侧墙为氮化硅。

15.根据权利要求13所述的半导体器件，其特征在于，该外侧墙延伸至相邻半导体器件之间的浅沟槽隔离的上方。

16.根据权利要求13至15中任一项所述的半导体器件，其特征在于，所述栅极、侧墙、外侧墙以及导电材料的顶部相齐。

说明书

半导体器件及其局部互连结构的制造方法

技术领域

[0001] 本发明涉及半导体制造技术领域，具体来说，涉及一种半导体器件及其局部互连结构的制造方法。

背景技术

[0002] 在半导体器件制造过程的后端互连工艺中，第一层金属布线需要与下层的有源器件结构(包含源/漏区域和栅极区域)之间形成电学连接。因此，在形成第一层金属布线之前必须预先形成半导体器件的局部互连结构，所述局部互连结构包含用于第一层金属布线与下层的源/漏区域或栅极区域之间连接的接触通孔(contact via)。然而，半导体器件的源/漏区域和栅极区域的接触通孔一般并不等深。例如，如

[0003] 图1所示为现有技术中形成位于第一层金属布线与下层的源/漏区域或栅极区域之间的接触通孔的示意图。从图中可以看出，半导体器件的源/漏区域的接触通孔101、103和栅极区域的接触通孔105、107不等深，这使得局部互连结构中不同区域的接触通孔的刻蚀和导电材料的淀积变得困难。

[0004] 具体地说，由于源/漏区域和栅极区域的接触通孔不等深，使得局部互连结构中接触通孔的刻蚀停止时间变得难以把握。如果当栅极区域的接触通孔的底部接触到栅极之后就停止刻蚀，则源/漏区域的接触通孔的底部往往还没有向下接触到源/漏区域，源/漏区域的接触通孔的底部与源/漏区域之间被局部互连介质间隔开，两者无法实现电学连接；而如果当源/漏区域的接触通孔的底部接触到源/漏区域之后才停止刻蚀，则又会使得栅极区域的接触通孔的底部向下深入到栅极内部，对栅极产生过刻蚀，破坏栅极的完整性，并可能使栅极下方栅介质层中产生过量栅极漏电流，对半导体器件的开关控制产生不利的影响。

[0005] 因此，目前迫切需要一种能够在半导体器件制造过程的后端局部互连工艺中形成局部互连结构中不同区域的接触通孔的方法，避免栅极区域的接触通孔(简称栅极通孔)发生过刻蚀或者源/漏区域的接触通孔(简称源/漏通孔)发生刻蚀不足的现象。

发明内容

[0006] 本发明解决的问题是提供一种半导体器件及其局部互连结构的制造方法，避免在半导体器件不同区域的接触通孔的形成过程中发生过刻蚀或刻蚀不足的现象。

[0007] 为解决上述问题，本发明提供一种半导体器件局部互连结构的制造方法，包括：提供具有栅极的半导体衬底，该栅极被顶盖及侧墙包封；在该侧墙外侧形成牺牲侧墙；在该牺牲侧墙外侧形成外侧墙；该牺牲侧墙的材料不同于侧墙和外侧墙；去除该牺牲侧墙，同侧的侧墙和外侧墙之间形成源/漏通孔，并在该源/漏通孔中形成牺牲源/漏；淀积层间介质，其与该牺牲源/漏的材料不同；进行平坦化处理，去除该牺牲源/漏；在该源/漏通孔底部形成源/漏接触；淀积导电材料，填充该源/漏通孔，形成插塞；进行平坦化处理，露出栅极和插塞。

[0008] 可选地，在进行平坦化处理，去除该牺牲源/漏的步骤中：平坦化处理至该牺牲源/漏露出，并去除该牺牲源/漏。

[0009] 可选地，在进行平坦化处理，去除该牺牲源/漏的步骤中：平坦化处理至该顶盖露出，刻蚀所述层间介质，至该牺牲源/漏露出，去除该牺牲源/漏。

[0010] 可选地，所述方法还包括在进行平坦化处理，露出栅极和牺牲源/漏之后，去除该栅极和其下的栅介质层，重新形成新的栅极和栅介质层。

[0011] 可选地，所述方法还包括在进行平坦化处理，露出栅极和插塞之后，去除该栅极和其下的栅介质层，重新形成新的栅极和栅介质层。

[0012] 可选地，该新的栅极为金属材料。

[0013] 可选地，所述方法还包括在进行平坦化处理，露出栅极和插塞之后，去除该侧墙或外侧墙，重新形成新的侧墙或外侧墙。

[0014] 可选地，该新的侧墙或外侧墙为低k材料或氮化硅应力薄膜。

[0015] 可选地，该顶盖及侧墙为氮化硅，该侧墙外侧的牺牲侧墙为二氧化硅，该牺牲侧墙外侧的外侧墙为氮化硅。

[0016] 可选地，该外侧墙位于半导体器件的源/漏上方或延伸至相邻半导体器件之间的浅沟槽隔离上方。

[0017] 可选地，该牺牲源/漏通过分子束外延法生长。

[0018] 可选地，该牺牲源/漏为硅、硅锗或硅碳。

[0019] 本发明还提供一种半导体器件，具有根据上述的制造方法形成的半导体器件局部互连结构，包括：具有栅极的半导体衬底以及形成于该栅极两侧的侧墙；外侧墙，以一定的距离间隔形成于该侧墙外侧，同侧的侧墙和外侧墙之间形成源/漏通孔；导电材料，填充于该源/漏通孔中；层间介质，填充于相邻半导体器件的外侧墙之间的凹槽内。

[0020] 可选地，该侧墙为氮化硅，该外侧墙为氮化硅。

[0021] 可选地，该外侧墙延伸至相邻半导体器件之间的浅沟槽隔离的上方。

[0022] 可选地，该栅极、侧墙、外侧墙以及导电材料的顶部相齐。

[0023] 与现有技术相比，本发明具有以下优点：通过在半导体衬底上的侧墙与外侧墙之间形成牺牲侧墙，并去除牺牲侧墙后，在栅极同一侧的侧墙和外侧墙之间即形成源/漏区域的接触通孔。在源/漏通孔中填充导电材料形成插塞后，插塞的高度就能与栅极的高度相等。这样，在局部互连结构中，后续的第一层金属布线与源/漏区域或栅极区域之间进行电学连接的接触通孔就可以等深，避免了在半导体器件不同区域接触通孔的形成过程中发生接触通孔过刻蚀或刻蚀不足的现象，同时还能改善接触通孔的填充效果。

[0024] 本发明可以在不同的阶段分别整合后栅技术(gate last technique)，重新形成不同金属材料的栅极，可以进一步优化半导体器件的阈值电压(Vth)和源、漏之间的饱和漏电流(Idsat)。

[0025] 本发明还可以形成局部互连结构之后，将栅极两侧的侧墙或外侧墙去除，重新形成新的侧墙或外侧墙，该新的侧墙或外侧墙的材料可以为低k材料或氮化硅应力薄膜。通过使用低k材料，能够降低局部互连介质/层间介质的介电常数，降低栅极寄生电容，改善器件的性能；而氮化硅应力薄膜能够起到拉、压栅极下方的沟道材料的作用，从而改善沟道区域的载流子迁移率，进而提高半导体器件的反应速率。

[0026] 本发明中的栅极两侧的外侧墙可以位于半导体器件的源/漏上方，也可以部分或者全部延伸至相邻半导体器件之间的浅沟槽隔离的上方，从而可以根据对源/漏通孔宽度的实际需要，灵活地调整源/漏通孔的宽度或者位置，提高芯片的面积利用率，降低生产制造的成本。

[0027] 本发明通过上述技术方案，使局部互连结构中后续的第一层金属布线与下层的源/漏区域或栅极区域之间进行电学连接的接触通孔就可以等深，并且可以灵活地设定接触通孔的宽度或者位置，将该接触通孔的深宽比调整到便于填充导电材料的合理的范围之内，从而可以方便地将铜等金属材料作为填充接触通孔的导电材料，有利于改善金属互连线的电迁移效应，提高产品的良率和稳定性。

附图说明

[0028] 图1为现有技术中形成位于第一层金属布线与下层的源/漏区域或栅极区域之间的接触通孔的示意图；

[0029] 图2为本发明的一个实施例的制造半导体器件局部互连结构的方法流程图；

[0030] 图3为本发明的另一个实施例的制造半导体器件局部互连结构的方法流程图；

[0031] 图4至图14为本发明的一个实施例的制造半导体器件局部互连结构的剖面结构示意图；

[0032] 图15为本发明的一个实施例的最后形成的半导体器件局部互连结构的俯视图；

[0033] 图16至图21为本发明的另一个实施例的制造半导体器件局部互连结构的剖面结构示意图。

具体实施方式

[0034] 下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。

[0035] 图2为本发明的一个实施例的制造半导体器件局部互连结构的方法流程图。如图2所示，包括：执行步骤S201，提供具有栅极的半导体衬底，该栅极被顶盖及侧墙包封；执行步骤S202，在该侧墙外侧形成牺牲侧墙，牺牲侧墙的材料与该顶盖和侧墙的材料不相同；执行步骤S203，在该牺牲侧墙外侧形成外侧墙，外侧墙的材料与该牺牲侧墙的材料不相同；执行步骤S204，去除该牺牲侧墙，同侧的侧墙和外侧墙之间形成源/漏通孔；执行步骤S205，在该源/漏通孔中形成牺牲源/漏；执行步骤S206，淀积层间介质，其与该牺牲源/漏的材料不相同；执行步骤S207，进行平坦化处理，露出牺牲源/漏；执行步骤S208，去除该牺牲源/漏；执行步骤S209，在该源/漏通孔底部形成源/漏接触；执行步骤S210，淀积导电材料，填充该源/漏通孔，形成插塞；执行步骤S211，进行平坦化处理至完全露出栅极和插塞。

[0036] 图3为本发明的另一个实施例的制造半导体器件局部互连结构的方法流程图。如图3所示，包括：执行步骤S301，提供具有栅极的半导体衬底，该栅极被顶盖及侧墙包封；执行步骤S302，在该侧墙外侧形成牺牲侧墙，该牺牲侧墙的材料与该顶盖和侧墙的材料不相同；执行步骤S303，在该牺牲侧墙外侧形成外侧墙，该外侧墙的材料与该牺牲侧墙的材料不相同；执行步骤S304，去除该牺牲侧墙，同侧的侧墙和外侧墙之间形成源/漏通孔；执行步骤S305，在该源/漏通孔中形成牺牲源/漏；执行步骤S306，淀积层间介质，该层间介质材料其与该牺牲源/漏的材料不相同；执行步骤S307，进行平坦化处理，露出该栅极的顶盖；执行步骤S308，刻蚀层间介质，至露出该牺牲源/漏；执行步骤S309，去除该牺牲源/漏；执行步骤S310，在该源/漏通孔底部形成源/漏接触；执行步骤S311，淀积导电材料，填充该源/漏通孔，形成插塞；执行步骤S312，进行平坦化处理至完全露出栅极和插塞。

[0037] 图4至图14为本发明的一个实施例的制造半导体器件局部互连结构的剖面结构示意图。如图4所示，提供半导体衬底201，其上具有栅介质层202，所述栅介质层202上具有图形化的栅极203，所述栅极203被其顶端的顶盖205及其两侧的侧墙207包封，相邻半导体器件之间由浅沟槽隔离209隔离开来。

[0038] 可选地，可以以侧墙207和顶盖205为掩模，进行源/漏区离子注入，从而在侧墙207两侧的半导体衬底中形成源/漏区(图中未示出)。对于本发明的其他实施例来说，在形成侧墙207之前，可能进行倾角离子注入形成源/漏延伸区或者晕环(Halo)注入区。形成源/漏区也可以采用其他的方法。

[0039] 在本实施例中，所述栅极203可以为多晶硅、钛、钴、镍、铝、钨、合金或金属硅化物等，所述顶盖205及侧墙207可以为氮化硅(Si3N4)、二氧化硅(SiO2)或氮氧化硅(SiON)等；所述栅极203的长度可以为10～50nm，所述侧墙207的宽度可以为10～30nm。

[0040] 如图5所示，在所述侧墙207外侧形成牺牲侧墙211，所述牺牲侧墙211的材料与所述顶盖205和侧墙207的材料不相同。

[0041] 在本实施例中，所述牺牲侧墙211可以为氮化硅、二氧化硅或氮氧化硅等，所述牺牲侧墙211的宽度可以大于10nm。牺牲侧墙的下方的半导体衬底对应器件的源/漏区的至少一部分，牺牲侧墙的宽度与将要形成源/漏通孔宽度一致。因此，本发明的实施例很容易调节器件的源/漏通孔宽度。现有技术中随着器件尺寸的不断缩小，对光刻和刻蚀的精度要求越来越高，而本发明的实施例避免了这个问题。

[0042] 然后，在所述牺牲侧墙211外侧形成外侧墙213，所述外侧墙213的材料与所述牺牲侧墙211的材料不相同，所述栅极203同一侧的侧墙207和外侧墙213之间间隔的距离与所述局部互连结构中将要形成的源/漏通孔的宽度一致。

[0043] 在本实施例中，所述外侧墙213可以为氮化硅、二氧化硅或氮氧化硅等，所述外侧墙213的宽度可以大于10nm；另外，所述外侧墙213可以位于半导体器件的源/漏上方，也可以部分或者全部延伸至相邻半导体器件之间的浅沟槽隔离上方。

[0044] 在本发明不同的实施例中，根据栅极区域的接触通孔的宽度或者位置的实际需要，所述外侧墙213也可以部分地或者全部地形成于相邻半导体器件之间的浅沟槽隔离209之上，如图6所示。

[0045] 如图7所示，基于所述牺牲侧墙211的材料与顶盖205、侧墙207和外侧墙213的材料不相同，将所述牺牲侧墙211去除，所述栅极203同一侧的侧墙207和外侧墙213之间形成源/漏通孔214。

[0046] 在本实施例中，所述牺牲侧墙211可以用湿法刻蚀去除，所述湿法刻蚀的溶液可以为氢氟酸(HF)。

[0047] 如图8所示，在源/漏通孔214中形成牺牲源/漏215。

[0048] 在本实施例中，所述牺牲源/漏215可以通过分子束外延法(Molecular Beam Epitaxy，MBE)来形成；所述牺牲源/漏215可以为单晶硅(Si)、硅锗(SiGe)或者硅碳(Si:C)等。

[0049] 对于本发明的其他实施例来说，如果在前述步骤中未形成源/漏，则可以在去除牺牲侧墙211之后，形成源/漏。例如，可以对半导体衬底进行离子注入形成源/漏，也可以在源/漏通孔214中进一步向下刻蚀半导体衬底形成凹槽，并在凹槽中外延生长源/漏区。源/漏区的形成方法可以根据实际需要来选择。

[0050] 如图9所示，在半导体器件所在的整个晶圆表面淀积层间介质217，所述层间介质217填充相邻半导体器件的外侧墙213之间的凹槽，所述层间介质213的材料与所述牺牲源/漏215的材料不相同。

[0051] 在本实施例中，所述层间介质217可以为低k材料，例如二氧化硅(SiO2)、含氟氧化硅(SiOF)、硅碳氧氢(SiCOH)、一氧化硅(SiO)、硅氧(SiCO)、硅碳氧氮(SiCON)、氮氧化硅(SiON)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)等。

[0052] 如图10所示，将所述整个晶圆表面平坦化，直至露出栅极203和牺牲源/漏215。

[0053] 在本发明不同的实施例中，还可以在此步骤之后整合后栅技术，即露出栅极后，将所述栅极203和其下的栅介质层去除，重新形成新的栅极和栅介质层，所述新的栅极可以为金属材料而栅介质层可以为高k材料。

[0054] 如图11所示，将所述牺牲源/漏215去除，以露出所述半导体衬底201上的源/漏区域，所述栅极203同一侧的侧墙207和外侧墙213之间重新形成源/漏通孔214。

[0055] 在本实施例中，所述牺牲源/漏215可以用干法刻蚀或者湿法刻蚀去除。

[0056] 对于本发明的其他实施例来说，如果在前述步骤中未形成源/漏，则可以在去除牺牲源/漏215之后，形成源/漏。例如，可以对半导体衬底进行离子注入形成源/漏，也可以在源/漏通孔214中进一步向下刻蚀半导体衬底形成凹槽，并在凹槽中外延生长源/漏区。源/漏区的形成方法可以根据实际需要来选择。

[0057] 如图12所示，在所述源/漏通孔214底部的源/漏区域处形成所述局部互连结构的源/漏接触219。

[0058] 在本实施例中，所述源/漏接触219可以为硅化镍(NiSi)。

[0059] 然后，如图13所示，在半导体器件所在的整个晶圆表面淀积导电材料216，所述导电材料216填充源/漏通孔214，以形成所述局部互连结构的插塞。

[0060] 在本实施例中，所述导电材料216可以为铜、钨、铝或钛铝等。

[0061] 最后，如图14所示，将所述整个晶圆表面平坦化，直至完全露出栅极203和插塞221，形成本发明所述的半导体器件局部互连结构。

[0062] 在本发明不同的实施例中，也可以在此步骤之后整合后栅技术，即将所述栅极203和其下的栅介质层去除，重新形成新的栅极和栅介质层，所述新的栅极可以为金属材料而栅介质层可以为高k材料。

[0063] 在本发明不同的实施例中，还可以在此步骤之后将所述栅极203两侧的侧墙207或外侧墙213去除，重新形成新的侧墙或外侧墙，所述新的侧墙或外侧墙为低k材料或氮化硅应力薄膜。

[0064] 对于本发明的实施例，如果在去除牺牲侧墙之后，直接形成导电接触，会导致整个器件的表面都覆盖金属，而这些金属不容易去除干净。而采用本发明实施例的方法，牺牲源/漏215先将需要形成源/漏接触的位置占据，在淀积层间介质层之后，整个半导体结构表面的空位已经全部被介质填充，这时候再去除牺牲源/漏215，则能够形成平整的半导体结构表面上与源/漏区对应的源/漏通孔。此时，在通孔中形成接触，则不会造成短路。

[0065] 如图15所示为所述最后形成的半导体器件局部互连结构的俯视图，图中虚线方框部分为所述半导体器件的源/漏区域。

[0066] 图16至图21为本发明的另一个实施例的制造半导体器件局部互连结构的剖面结构示意图。如图16所示，在半导体器件所在的整个晶圆表面淀积层间介质217之后(如图9中所示)，将所述整个晶圆表面平坦化，直至露出所述栅极203顶端的顶盖205即停止平坦化。

[0067] 如图17所示，刻蚀所述整个晶圆表面的层间介质217，直至露出所述牺牲源/漏215。

[0068] 在本实施例中，所述层间介质217可以用干法刻蚀或者湿法刻蚀去除，直至露出所述牺牲源/漏215。

[0069] 如图18所示，将所述牺牲源/漏215去除，以露出所述半导体衬底201上的源/漏区域，所述栅极203同一侧的侧墙207和外侧墙213之间重新形成源/漏通孔214。

[0070] 在本实施例中，所述牺牲源/漏215可以用干法刻蚀或者湿法刻蚀去除。

[0071] 如图19所示，在所述源/漏通孔214底部的源/漏区域处形成所述局部互连结构的源/漏接触219。

[0072] 在本实施例中，所述源/漏接触219可以为硅化镍(NiSi)。

[0073] 然后，如图20所示，在半导体器件所在的整个晶圆表面淀积导电材料216，所述导电材料216填充源/漏通孔214，以形成所述局部互连结构的插塞。

[0074] 在本实施例中，所述导电材料216可以为铜、钨、铝、钛铝等。

[0075] 最后，如图21所示，将所述整个晶圆表面平坦化，直至完全露出栅极203和插塞221，形成本发明所述的半导体器件局部互连结构。

[0076] 在本发明不同的实施例中，还可以在此步骤之后整合后栅技术，即将所述栅极203和其下的栅介质层去除，重新形成新的栅极和栅介质层，所述新的栅极可以为金属材料而栅介质层可以为高k材料。

[0077] 在本发明不同的实施例中，还可以在此步骤之后将所述栅极203两侧的侧墙207或外侧墙213去除，重新形成新的侧墙或外侧墙，所述新的侧墙或外侧墙为低k材料或氮化硅应力薄膜。

[0078] 在本实施例中，所述最后形成的半导体器件局部互连结构的俯视图亦如图15所示，图中虚线方框部分为所述半导体器件的源/漏区域。

[0079] 如图14或图21所示，为根据本发明的实施例得到的半导体器件局部互连结构。该结构包括：具有栅极203的半导体衬底201以及形成于该栅极203两侧的侧墙207；外侧墙213，以一定的距离间隔形成于该侧墙207外侧，同侧的侧墙207和外侧墙213之间形成源/漏通孔；导电材料221，填充于该源/漏通孔中；层间介质217，填充于相邻半导体器件的外侧墙之间的凹槽内。图中还显示了栅极203下方的栅介质层。

[0080] 可选地，该侧墙207为氮化硅，该外侧墙221为氮化硅。

[0081] 可选地，该外侧墙221延伸至相邻半导体器件之间的浅沟槽隔离209的上方。

[0082] 优选地，在本发明实施例中，所述栅极203、侧墙207、外侧墙213以及导电材料221的顶部相齐。

[0083] 本发明通过在半导体衬底上图形化的栅极两侧的侧墙与外侧墙之间形成可去除的牺牲侧墙，去除牺牲侧墙后在栅极同一侧的侧墙和外侧墙之间即形成局部互连结构中源/漏区域的接触通孔。在源/漏通孔中填充导电材料形成插塞后，插塞的高度就能与栅极的高度相等。这样，局部互连结构中后续的第一层金属布线与下层的源/漏区域或栅极区域之间进行电学连接的接触通孔就可以等深，如此避免了在半导体器件不同区域的接触通孔的形成过程中发生接触通孔过刻蚀或刻蚀不足的现象，同时还能改善接触通孔的填充效果。

[0084] 本发明可以在不同的阶段分别整合后栅技术(gate last technique)，重新形成不同金属材料的栅极，可以进一步优化半导体器件的阈值电压(Vth)和源、漏之间的饱和漏电流(Idsat)。

[0085] 本发明还可以形成局部互连结构之后，将栅极两侧的侧墙或外侧墙去除，重新形成新的侧墙或外侧墙，所述新的侧墙或外侧墙的材料可以为低k材料或氮化硅应力薄膜。通过使用低k材料，能够降低局部互连介质/层间介质的介电常数，降低栅极寄生电容，改善器件的性能；而氮化硅应力薄膜能够起到拉、压栅极下方的沟道材料的作用，从而改善沟道区域的载流子迁移率，进而提高半导体器件的反应速率。

[0086] 本发明中的栅极两侧的外侧墙可以位于半导体器件的源/漏上方，也可以部分或者全部延伸至相邻半导体器件之间的浅沟槽隔离的上方，从而可以根据对源/漏通孔宽度的实际需要，灵活地调整源/漏通孔的宽度或者位置，提高芯片的面积利用率，降低生产制造的成本。

[0087] 本发明通过上述技术方案，使局部互连结构中后续的第一层金属布线与下层的源/漏区域或栅极区域之间进行电学连接的接触通孔就可以等深，并且可以灵活地设定接触通孔的宽度或者位置，将所述接触通孔的深宽比调整到便于填充导电材料的合理的范围之内，从而可以方便地将铜作为填充接触通孔的导电材料，有利于改善金属互连线的电迁移效应，提高产品的良率和稳定性。

[0088] 本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。