一种无电容低压差稳压器结构

摘要

一种无电容低压差稳压器，包括一级放大器、二级缓冲器、分压电路和输出晶体管，并在二级缓冲器的共漏放大电路输出端和地之间引入一阻抗器件，该阻抗器件为有源电阻或无源电阻器件，用于增大二级缓冲器的输出电阻，有效控制无电容低压差稳压器的阻尼系数，减少复极点对主极点的影响，实现无电容低压差稳压器的频率补偿，在不需额外增加电容器件的情况下，保证低压差输出电压的精确、稳定和低噪音，且可用于单片集成，并驱动更大电容负载的电路。

权利要求

1.一种无电容低压差稳压器，包括：一级放大器（100）、二级缓冲器（200）、分压电路（300）和输出晶体管（Mpower），其中：所述一级放大器（100）的两输入端分别连接参考电压Vref和所述分压电路（300）的分压点（A），其输出端（B）连接所述二级缓冲器（200）的输入端；所述分压电路（300）连接在稳压器电压输出端（O）和地之间；所述输出晶体管（Mpower）栅极连接所述二级缓冲器（200）输出端（C），源极输入电源电压（VDD），稳压器电压输出端（O）；

其特征在于，所述二级缓冲器（200）包括：共漏放大电路和第三晶体管（M3），所述共漏放大电路包括第一晶体管（M1）和第二晶体管（M2），二者栅极连接在一起，源极均输入电源电压（VDD），所述第二晶体管（M2）漏极连接二级缓冲器（200）输出端（C）；所述第三晶体管（M3）栅极输入第一控制电压（VB1）为所述共漏放大电路提供电流值恒定的偏置电流，且所述共漏放大电路输出端（C）和所述第三晶体管（M3）之间连接一阻抗器件（Ma）。

2.根据权利要求1所述的无电容低压差稳压器，其特征在于，所述二级缓冲器（200）还包括第四晶体管（M4），用以提供二级增益，其栅极连接所述一级放大器（100）输出端（B），漏极连接所述第一晶体管（M1）漏极，源极接地。

3.根据权利要求2所述的无电容低压差稳压器，其特征在于，所述第四晶体管（M4）为NMOS晶体管。

4.根据权利要求1所述的无电容低压差稳压器，其特征在于，所述一级放大器（100）为一差分放大电路，包括：用于提供偏置电流的第五晶体管（M5），差分对管（M6、M7），一个或多个电流镜电路（110），其中：所述第五晶体管（M5）栅极输入第二控制电压（VB2），源极输入所述电源电压（VDD），漏极连接所述差分对管（M6、M7）的源极，所述电流镜电路（110）每一分支的晶体管采用一级或多级级联的结构。

5.根据权利要求4所述的无电容低压差稳压器，其特征在于，所述第五晶体管（M5）、差分对管（M6、M7）均为PMOS晶体管，所述电流镜电路每一分支的晶体管类型相同，为NMOS晶体管或PMOS晶体管。

6.根据权利要求1所述的无电容低压差稳压器，其特征在于，所述分压电路（300）包括：第一电阻（R1），连接在所述稳压器电压输出端（O）和所述分压点（A）之间；第二电阻（R2），连接在所述分压点（A）和地之间。

7.根据权利要求1所述的无电容低压差稳压器，其特征在于，所述输出晶体管（Mpower）为大功率晶体管，其宽长比≥10000：1。

8.根据权利要求7所述的无电容低压差稳压器，其特征在于，所述输出晶体管（Mpower）输出电流为100mA～10A，其源漏压降不随流经该晶体管的电流明显变化。

9.根据权利要求1～8任意一项权利要求所述的无电容低压差稳压器，其特征在于，所述第一晶体管（M1）、第二晶体管（M2）及输出晶体管（Mpower）均为PMOS晶体管；所述第三晶体管（M3）为NMOS晶体管。

10.根据权利要求1所述的无电容低压差稳压器，其特征在于，所述阻抗器件（Ma）为栅、漏极连接的NMOS晶体管形成的有源电阻。

11.根据权利要求10所述的无电容低压差稳压器，其特征在于，所述NMOS晶体管宽长比为1:10～1:100。

12.根据权利要求9所述的无电容低压差稳压器，其特征在于，所述阻抗器件（Ma）为一无源电阻器件。

13.根据权利要求11或12所述的无电容低压差稳压器，其特征在于，所述阻抗器件的阻值为1Mohm～10Mohm。

说明书

一种无电容低压差稳压器结构

技术领域

[0001] 本发明涉及稳压器结构，具体涉及一种无电容的低压差稳压器结构，属于半导体技术领域。

背景技术

[0002] 几乎所有电子产品都具有经调节的电源，调节的目的是为了迎合电子设备的需求。稳压器是这种电源的重要组成部分，它的作用是使输出电压/电流保持在期望的范围内。低压差稳压器（Low Dropout Regulator，LDO，也可称为低压差电压调节器）是具有很小的输入输出电压差的直流（DC）线性稳压器。稳压器的电压差决定了最低可用工作电压（Supply Voltage）。由于目前系统对于效率的要求日益增高，同时功耗的问题日益突出，LDO稳压器成为线性稳压器中的优先选择，广泛应用于各种便携式系统，特别是射频（RF）电路中。

[0003] 为保证输出电压的稳定性，现有无电容低压差稳压器将其主极点设定在较低频率上以实现输出信号的频率补偿，这就需要提供一较大的输出电容，且很难集成在单个芯片上。

[0004] 附图1为现有无电容低压差稳压器结构框图。

[0005] 如图1所示，现有无电容低压差稳压器包括一级放大器100、二级缓冲器200、分压电路300和输出晶体管M power。

[0006] 图2为现有低压差稳压器具体电路图。

[0007] 结合图2所示电路结构可知，传统低压差稳压器的环路增益为：

[0008] （公式1-1）

[0009] 其中：直流增益： （公式1-2）

[0010] 主极点： （公式1-3）

[0011] 公式1-1中分母中第二项可写为： （公式1-4）

[0012] 其中：复极点频率： （公式1-5）

[0013] 阻尼系数： （公式1-6）

[0014] 上述各公式中，L(s)为低压差稳压器的环路增益，A0为低压差稳压器的直流增益，p-3dB为低压差稳压器的主极点，pc为低压差稳压器的截止频率，ζ为低压差稳压器的阻尼系数，COUT为低压差稳压器所接的负载电容，RESR为版图中电源走线的寄生电阻，RF1、RF2为反馈网络的比例电阻，gm1、gm2、gmp分别为第一级放大器100、第二级缓冲器200、输出晶体管Mpower的跨导，RO1、RO2、Cp1、Cp2分别为第一级放大器100、第二级缓冲器200的等效输出电阻和输出电容，Cm1、Cm2为米勒补偿电容，ROUT为输出负载电阻，即输出晶体管Mpower以及RF1+RF2的并联等效电阻，一般情况下：gm1RO1>>1，gm2RO2>>1，gmpROUT>>1，gmp>>gm1，gm2；Cm1>>Cp1，Cm2>>Cp2。

[0015] 表1所示为现有无电容低压差稳压器负载电容测试数据表，其中CL为负载电容，PM为环路相位裕度（Phase Margin），定义为频率的回路增益等于0dB时，反馈信号总的相位偏移与-180°的差，通常而言，一个稳定的回路一般需要20°的相位裕度，Freq为输出频率。

[0016] 由于现有无电容低压差稳压器环路阻尼系数较小，复极点离主极点位置较近，负载电容增加时，环路相位裕度变小。由表1数据可知，现有无电容低压差稳压器的负载电容COUT最佳仅为600pF，当该无电容低压差稳压器集成在片内时，无法驱动大的电容负载电路。

[0017] 表1

[0018]CL(F) PM(Deg) @Freq(Hz)
100p 67.666 89.23k
200p 65.928 92.718k
300p 63.776 96.645k
400p 60.248 103.31k
500p 52.475 116.55k
600p 34.556 136.84k
700p 11.541 152.04k
800p -3.5728 155.68k
900p -18.057 158.51k
1n -9.294 145.66k

发明内容

[0019] 本发明要解决的技术问题是，提供一种无电容低压差稳压器结构，利用有源电阻技术有效控制阻尼系数，减少复极点对主极点的影响，实现无电容-低压差稳压器的频率补偿，以增大输出负载电容。

[0020] 为解决上述技术问题，本发明提供的无电容低压差稳压器结构包括：一级放大器100，二级缓冲器200，分压电路300和输出晶体管Mpower，其中：一级放大器100的两输入端分别连接参考电压Vref和分压电路300的分压点A，其输出端B连接二级缓冲器200的输入
端；分压电路300连接在输出端O和地之间；输出晶体管Mpower的栅极连接二级缓冲器200的输出端C，源极输入电源电压VDD，漏极连接电压输出端O；二级缓冲器200包括：共漏放大电路和第三晶体管M3，其中，第三晶体管M3栅极输入第一控制电压VB1为共漏放大电路提供电流值恒定的偏置电流，共漏放大电路包括第一晶体管M1和第二晶体管M2，二者栅极连接在一起，源极均连接输入电源电压VDD，第二晶体管M2的漏极连接二级缓冲器200的输出端C，且共漏放大电路输出端C和第三晶体管M3之间连接一阻抗器件Ma。

[0021] 进一步的，二级缓冲器200还包括第四晶体管M4，其栅极连接一级放大器100的输出端B，漏极连接第一晶体管M1的漏极，源极接地，用以提供二级增益。

[0022] 进一步的，一级放大器100为一差分放大电路，包括：用于提供偏置电流的第五晶体管M5，差分对管M6、M7，一个或多个电流镜电路110，其中：第五晶体管M5栅极输入第二控制电压VB2，源极输入电源电压VDD，漏极连接差分对管M6、M7的源极，电流镜电路110每一分支的晶体管采用一级或多级级联的结构。

[0023] 进一步的，分压电路包括：连接在电压输端O和分压点A之间的第一电阻R1和连接在分压点A和地之间的第二电阻R2。

[0024] 进一步的，输出晶体管Mpower为大功率晶体管，其宽长比大于或等于10000：1，输出电流可达到几百mA，甚至达到A级输出，其源漏压降不随流经该晶体管的电流明显变化。

[0025] 进一步的，第一晶体管M1、第二晶体管M2、第五晶体管M5、差分对管M6、M7及输出晶体管Mpower均为PMOS晶体管；第三晶体管M3、第四晶体管M4为NMOS晶体管；电流镜电路每一分支的晶体管类型相同，为NMOS晶体管或PMOS晶体管。

[0026] 可选择的，阻抗器件Ma为栅、漏极连接的NMOS晶体管形成的有源电阻，该NMOS晶体管宽长比为1:10～1:100。

[0027] 可选择的，阻抗器件Ma为一无源电阻器件，其阻抗范围为1Mohm～10Mohm。

[0028] 本发明的技术效果是，通过在共漏放大电路输出端C和第三晶体管M3之间连接一阻抗器件Ma，有效控制无电容低压差稳压器的阻尼系数，增加了阻尼系数ζ，减少复极点pc对主极点p-3dB的影响，实现无电容-低压差稳压器的频率补偿，在不额外增加电容器件的情况下，保证输出电压的精确、稳定和低噪音。

附图说明

[0029] 图1为现有无电容低压差稳压器结构框图；

[0030] 图2为现有无电容低压差稳压器具体电路图；

[0031] 图3为本发明提供的无电容低压差稳压器具体电路图；

具体实施方式

[0032] 为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

[0033] 图3为本发明提供的无电容低压差稳压器具体电路图。

[0034] 如图3所示，本具体实施方式提供的无电容低压差稳压器包括：一级放大器100，二级缓冲器200，分压电路300和输出晶体管Mpower。

[0035] 其中，一级放大器100的两输入端分别连接参考电压Ref和分压电路300的分压点A，其输出端B连接二级缓冲器200的输入端；分压电路300连接在输出端O和地之间；
输出晶体管Mpower的栅极连接二级缓冲器200的输出端C，源极输入电源电压VDD，漏极连接输出端O；二级缓冲器200包括：共漏放大电路和第三晶体管M3，其中，第三晶体管M3栅极输入第一控制电压VB1为共漏放大电路提供电流值恒定的偏置电流；共漏放大电路包括第一晶体管M1和第二晶体管M2，二者栅极连接在一起，源极均连接输入电源电压VDD，第二晶体管M2的漏极连接二级缓冲器200的输出端C，且共漏放大电路输出端C和第三晶体管M3
之间连接一阻抗器件Ma。

[0036] 本具体实施方式中，一级放大器100、二级缓冲器200及输出晶体管Mpower分别具有跨导gm1、gm2、gmp，一级放大器100、二级缓冲器200还分别具有输出电阻RO1、RO2，输出电容Cp1、Cp2。

[0037] 进一步的，本具体实施方式中，考虑到半导体器件的寄生效应，一级放大器100、二级缓冲器200与输出端O之间分别等效视为存在一寄生米勒补偿电容Cm1、Cm2。

[0038] 作为较佳实施例，二级缓冲器200还包括第四晶体管M4。其中，第三第四晶体管M4栅极连接一级放大器100的输出端B，漏极连接第一晶体管M1的漏极，源极接地，用以提供二级增益。

[0039] 本具体实施方式提供的无电容低压差稳压器正常工作时，第三晶体管M3在栅压VB1控制下提供一稳定的偏置电流I1，该电流经阻抗器件Ma后流经共漏放大电路的第二晶体管M2，而流经共漏放大电路第一晶体管M1的电流则由第四晶体管M4控制，从而提供一二级增益。

[0040] 进一步的，一级放大器100为一差分放大电路，包括：第五晶体管M5，差分对管M6、M7，以及一个或多个电流镜电路110，其中：第五晶体管M5用于为差分放大电路提供偏置电流，其栅极输入第二控制电压VB2，源极输入电源电压VDD，漏极连接差分对管M6、M7的源极，电流镜电路110每一分支的晶体管采用一级或多级级联的结构。

[0041] 作为一种实施例，电流镜电路110为一级结构，包括两个栅极连接在一起的晶体管M8、M9。

[0042] 分压电路包括：连接在电压输端O和分压点A之间的第一电阻R1和连接在分压点A和地之间的第二电阻R2，R1、R2为反馈网络的比例电阻，其电阻值分别为RF1、RF2。输出晶体管Mpower为其宽长比大于等于10000：1，输出电流可达到几百mA，甚至达到A级输出，其源漏压降不随流经该晶体管的电流明显变化，其负载电流从几十毫安变化到几百毫安甚至几安培，均不增加压降。

[0043] 作为一种最佳实施例，阻抗器件Ma为栅、漏极连接的NMOS晶体管形成的有源电阻，该NMOS晶体管宽长比为1:10～1:100。

[0044] 作为又一可选实施例，阻抗器件Ma为一无源电阻器件，其阻抗范围为1Mohm～10Mohm。

[0045] 在本具体实施方式提供的无电容低压差稳压器结构中，第一晶体管M1、第二晶体管M2、第五晶体管M5、差分对管M6、M7及输出晶体管Mpower均为PMOS晶体管；第三晶体管M3、第四晶体管M4为NMOS晶体管；电流镜电路110每一分支的晶体管类型相同，为NMOS晶体管或PMOS晶体管，在具体实施方式中，组成电流镜电路110的晶体管M8、M9均为NMOS晶体管。

[0046] 本具体实施方式提供的无电容低压差稳压器的环路增益为：

[0047]

[0048] （2-1）

[0049] 其中：直流增益 （2-2）

[0050] 主极点 （2-3）

[0051] 公式2-1分母中第二项可写为： （2-4）

[0052] 其中：复极点频率： （2-5）

[0053] 阻尼系数： （2-6）

[0054] 上述各公式中，L(s)为本具体实施方式无电容低压差稳压器的环路增益，A0为无电容低压差稳压器的直流增益，p-3dB为无电容低压差稳压器的主极点，pc为无电容低压差稳压器的截止频率，ζ为无电容低压差稳压器的阻尼系数，COUT为无电容低压差稳压器所接的负载电容，RESR为版图中电源走线的寄生电阻，RF1、RF2为反馈网络的比例电阻，gm1、gm2、gmp、gma分别为一级放大器100、二级缓冲器200、输出晶体管Mpower和阻抗器件Ma的跨导，RO1、RO2、Cp1、Cp2分别为一级放大器100、二级缓冲器200的等效输出电阻和输出电容，Cm1、Cm2为米勒补偿电容，ROUT为输出负载电阻，即输出晶体管Mpower以及RF1+RF2的并联等效电阻，一般情况下：gm1RO1>>1，gm2RO2>>1，gmpROUT>>1，gmp>>gm1，gm2；Cm1>>Cp1，Cm2>>Cp2。

[0055] 表2所示为本具体实施方式提供的无电容低压差稳压器负载电容测试数据表，其中CL为负载电容，PM为环路相位裕度，Freq为输出频率。

[0056] 表2

[0057]CL(F) PM(Deg) @Freq(Hz)
1n 81.812 81.798k
2n 76.607 85.863k
3n 70.802 88.219k
4n 64.491 90.039k
5n 58.036 90.992k
6n 51.928 90.791k
7n 46.434 89.686k
8n 41.597 88.042k
9n 37.358 86.13k
10n 33.629 84.114k

[0058] 由表2数据可知，本具体实施方式提供的无电容低压差稳压器的负载电容COUT可达10nF，显著增强了阻尼系数，减小复极点频率影响，能够很好的实现输出频率，补偿，结合上述公式可知，阻抗器件Ma的引入，增大了低压差稳压器的阻尼系数ζ，减少复极点频率pc对主极点p-3dB的影响，实现无电容-低压差稳压器的频率补偿，在保障器件稳定工作、输出低压差电压精确、稳定、低噪音的前提下，可用于单片集成，并驱动更大电容负载的电路。

[0059] 在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。