用于形成小间距图案的方法

摘要

本发明提供一种用于形成小间距图案的方法，包括：提供前端器件结构，其包括下层结构、第一超低介电常数材料层和光致抗蚀剂层；以光致抗蚀剂层作为掩膜，蚀刻第一超低介电常数材料层；进行等离子体灰化处理，以去除光致抗蚀剂层，并同时使等离子体与第一超低介电常数材料层的开口图案的内侧发生反应；形成第二超低介电常数材料层；平坦化第二超低介电常数材料层；以及进行湿法清洗，以去除第一超低介电常数材料层中与等离子体发生反应的部分。该方法能够克服现有技术中由于使用PR掩膜或高度不一致的硬掩膜而存在的问题，且通过一次光刻和一至两次蚀刻工艺就能够形成间距小于或等于32nm的图案，从而能够大大缩短生产周期并降低制造成本。

权利要求

1.一种用于形成小间距图案的方法，包括：

提供前端器件结构，所述前端器件结构包括下层结构以及依次形成在所述下层结构上的第一超低介电常数材料层和具有开口图案的光致抗蚀剂层；

以所述光致抗蚀剂层作为掩膜，蚀刻所述第一超低介电常数材料层，直至露出所述下层结构的表面，并将所述开口图案转移至所述第一超低介电常数材料层；

对所述光致抗蚀剂层进行等离子体灰化处理，以去除所述光致抗蚀剂层，并同时使所述等离子体与所述第一超低介电常数材料层的开口图案的内侧发生反应；

在所述第一超低介电常数材料层上以及所述开口图案中形成第二超低介电常数材料层；

平坦化所述第二超低介电常数材料层，以露出所述第一超低介电常数材料层的表面，并保留所述第二超低介电常数材料层的位于所述开口图案中的部分，且使所述部分的表面与所露出的所述第一超低介电常数材料层的表面齐平；以及进行湿法清洗，以去除所述第一超低介电常数材料层中与所述等离子体发生反应的部分，从而在所述第一超低介电常数材料层与所述第二超低介电常数材料层之间形成所述小间距图案。

2.根据权利要求1所述的方法，其中，所述第一超低介电常数材料层的构成材料为黑钻。

3.根据权利要求2所述的方法，其中，所述等离子体灰化处理使用O2作为灰化剂在5～

50mTorr的压强下进行，并且O2的流速为50～500sccm。

4.根据权利要求3所述的方法，其中，所述小间距图案的间距随所述灰化处理的持续时间基本上成线性变化。

5.根据权利要求4所述的方法，其中，所述持续时间为90～270秒，并且所述间距为

5nm～25nm。

6.根据权利要求1所述的方法，其中，所述第一超低介电常数材料层的蚀刻为等离子体干法蚀刻，且所述等离子体干法蚀刻所使用的蚀刻源气体包含CF4、CHF3、CH2F2和C2F6中的一种或多种。

7.根据权利要求1所述的方法，其中，所述湿法清洗使用水与氢氟酸的体积比为

1:100～1:400的稀释氢氟酸。

8.根据权利要求1所述的方法，其中，所述小间距图案的间距小于或等于32nm。

9.根据权利要求1所述的方法，其中，所述下层结构为半导体衬底或者形成在半导体衬底上的互连布线层、栅极材料层或硬掩膜层。

10.根据权利要求9所述的方法，其中，所述半导体衬底的构成材料选自未掺杂的单晶硅、掺杂有杂质的单晶硅、多晶硅、锗硅和绝缘体上硅中的一种。

11.根据权利要求9所述的方法，其中，所述互连布线层的构成材料选自钨、硅化钨、铝、钛和氮化钛中的至少一种。

12.根据权利要求9所述的方法，其中，所述栅极材料层的构成材料选自多晶硅和铝中的一种。

13.根据权利要求9所述的方法，其中，所述硬掩膜层的构成材料选自氧化物、未掺杂硅玻璃、玻璃上硅、SiON、SiN、SiBN、BN中的至少一种。

14.根据权利要求9所述的方法，其中，所述硬掩膜层的构成材料选自高介电常数材料。

15.根据权利要求1或9所述的方法，进一步包括：在所述湿法清洗之后，以所述第一超低介电常数材料层和所述第二超低介电常数材料层作为掩膜，蚀刻所述下层结构，以将所述小间距图案转移至所述下层结构。

说明书

用于形成小间距图案的方法

技术领域

[0001] 本发明涉及一种用于制作半导体器件的方法，且具体而言，涉及一种用于形成小间距图案的方法。

背景技术

[0002] 在半导体器件的制造过程中，需要应用多种单独工艺，例如，光刻、沉积、蚀刻、清洗工艺等。目前，随着半导体器件中构成元件的集成度增加，这类元件的版图设计规则逐渐缩小并且其容差也变得极其严格，而缩小的设计规则又要求例如在光刻工艺中所使用的图案的间距缩小。设计规则和图案间距的缩小开始挑战常规光刻设备的分辨率精度，事实上，现在使用的设计规则所要求的分辨率精度已经超过了一些常规工艺设备所能够提供的精度。

[0003] 例如，在适于形成大约50nm的小间距图案的常规工艺中，通常需要采用ArF浸入式光刻技术。此项技术使用具有193nm波长的ArF光源，而传统工艺中所使用的是具有248nm的较长波长的KrF光源，因而会由于需要更换光源而增加制造成本。此外，也可以采用利用具有153nm的较短波长的F2准分子激光器的光刻技术，但此项技术已经被证实难以用于在半导体衬底中形成图案。

[0004] 因此，在实际制造中，仍然必须采用使用具有较长波长的光源的光刻技术，例如，使用由具有248nm波长的KrF准分子激光器形成的光源的光刻技术。然而，此项技术并不适于形成间距小于50nm的图案。

[0005] 另一方面，在传统工艺中，通常使用一层光致抗蚀剂(PR)作为掩膜。由于PR质地较软而无法承受持续时间较长的蚀刻，例如，双大马士革工艺中的通孔(via)蚀刻，所以为了弥补PR的不足，近来已开始采用硬掩膜技术，即，另外增加一层硬掩膜(HM)，先将光致抗蚀剂层的图案转移到该层硬掩膜上，然后再以其作为掩膜进行蚀刻。这类硬掩膜由于其材质通常较硬，因而可以承受持续时间较长的蚀刻而不会受损。

[0006] 下面，将参照图1A至1E来说明根据现有技术通过采用两层硬掩膜来形成小间距图案的方法。图1A至1E是示出了根据现有技术的方法的示意性剖面图。

[0007] 首先，提供如图1A中所示的前端器件结构，所述前端器件结构包括半导体衬底101以及依次形成在半导体衬底101上的将要在其中形成小间距图案的下层结构102、第一硬掩膜层103、第二硬掩膜层104、第一底部抗反射层(BARC)105A和具有第一开口图案的第一光致抗蚀剂层106A。

[0008] 接着，以第一光致抗蚀剂层106A作为掩膜，蚀刻第一底部抗反射层105A和第二硬掩膜层104，直至露出第一硬掩膜层103的表面，从而将所述第一开口图案转移至第二硬掩膜层104，并且之后通过等离子体灰化处理去除光致抗蚀剂层106A和第一底部抗反射层105A，得到如图1B中所示的剖面结构。

[0009] 接着，如图1C中所示，在第一硬掩膜层103的表面和第二硬掩膜层104的表面上通过旋涂法形成第二底部抗反射层105B和具有第二开口图案的第二光致抗蚀剂层106B。

[0010] 然后，以第二光致抗蚀剂层106B和第二硬掩膜层104作为掩膜，蚀刻第二底部抗反射层105B和第一硬掩膜层103，直至露出下层结构102的表面。之后，通过等离子体灰化处理去除光致抗蚀剂层106B和第二底部抗反射层105B，从而得到如图1D中所示的剖面结构。

[0011] 最后，以第一硬掩膜层103和第二硬掩膜层104作为掩膜，蚀刻下层结构102，直至露出半导体衬底101的表面，从而在下层结构102中形成所述小间距图案，如图1E中所示。从整个制作过程可以看出，所述小间距图案实际上是第一开口图案和第二开口图案的叠加。

[0012] 然而，在上述根据现有技术形成小间距图案的方法中，光致抗蚀剂层的底部剖面由于位于两相邻图案之间的底部抗反射层的表面不平坦而呈现高低不平的形貌，从而会影响后续在硬掩膜层中蚀刻形成的图案的关键尺寸(CD)。而且，由于在最后蚀刻下层结构102时，一部分区域使用的是由第一硬掩膜层103和第二硬掩膜层104构成的双层硬掩膜，而另一部分区域使用的是由第一硬掩膜层103构成的单层硬掩膜，因而使得掩膜在各区域中的高度不一致，如图1D中所示，进而也会导致最后在下层结构102中形成的图案的高度不一致。此外，根据现有技术的方法需要经过两次光刻和三次蚀刻才能在下层结构102中形成小间距图案，并且两次光刻需要使用两块具有不同开口图案的掩模版(reticle)，因而极大地增加了制造成本。

[0013] 鉴于上述原因，迫切需要一种用于形成小间距图案的方法，期望该方法能够克服传统工艺中存在的上述缺陷，并且能够容易与传统CMOS工艺兼容，以降低制造成本。

发明内容

[0014] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

[0015] 根据本发明的一个方面，提供一种用于形成小间距图案的方法，包括：提供前端器件结构，所述前端器件结构包括下层结构以及依次形成在所述下层结构上的第一超低介电常数材料层和具有开口图案的光致抗蚀剂层；以所述光致抗蚀剂层作为掩膜，蚀刻所述第一超低介电常数材料层，直至露出所述下层结构的表面，并将所述开口图案转移至所述第一超低介电常数材料层；对所述光致抗蚀剂层进行等离子体灰化处理，以去除所述光致抗蚀剂层，并同时使所述等离子体与所述第一超低介电常数材料层的开口图案的内侧发生反应；在所述第一超低介电常数材料层上以及所述开口图案中形成第二超低介电常数材料层；平坦化所述第二超低介电常数材料层，以露出所述第一超低介电常数材料层的表面，并保留所述第二超低介电常数材料层的位于所述开口图案中的部分，且使所述部分的表面与所露出的所述第一超低介电常数材料层的表面齐平；以及进行湿法清洗，以去除所述第一超低介电常数材料层中与所述等离子体发生反应的部分，从而在所述第一超低介电常数材料层与所述第二超低介电常数材料层之间形成所述小间距图案。

[0016] 优选地，所述第一超低介电常数材料层的构成材料为黑钻。

[0017] 优选地，所述等离子体灰化处理使用O2作为灰化剂在5～50mTorr的压强下进行，并且O2的流速为50～500sccm。

[0018] 优选地，所述小间距图案的间距随所述灰化处理的持续时间基本上成线性变化。

[0019] 优选地，所述持续时间为90～270秒，并且所述间距为5nm～25nm。

[0020] 优选地，所述第一超低介电常数材料层的蚀刻为等离子体干法蚀刻，且所述等离子体干法蚀刻所使用的蚀刻源气体包含CF4、CHF3、CH2F2和C2F6中的一种或多种。

[0021] 优选地，所述湿法清洗使用水与氢氟酸的体积比为1∶100～1∶400的稀释氢氟酸。

[0022] 优选地，所述小间距图案的间距小于或等于32nm。

[0023] 优选地，所述下层结构为半导体衬底或者形成在半导体衬底上的互连布线层、栅极材料层或硬掩膜层。

[0024] 优选地，所述半导体衬底的构成材料选自未掺杂的单晶硅、掺杂有杂质的单晶硅、多晶硅、锗硅和绝缘体上硅中的一种。

[0025] 优选地，所述互连布线层的构成材料选自钨、硅化钨、铝、钛和氮化钛中的至少一种。

[0026] 优选地，所述栅极材料层的构成材料选自多晶硅和铝中的一种。

[0027] 优选地，所述硬掩膜层的构成材料选自氧化物、未掺杂硅玻璃、玻璃上硅、SiON、SiN、SiBN、BN和高介电常数材料中的至少一种。

[0028] 根据本发明的方法进一步包括：在所述湿法清洗之后，以所述第一超低介电常数材料层和所述第二超低介电常数材料层作为掩膜，蚀刻所述下层结构，以将所述小间距图案转移至所述下层结构。

[0029] 根据本发明的用于形成小间距图案的方法利用超低介电常数(ULK)材料在等离子体灰化处理过程中容易与等离子体发生反应并且发生反应的部分通过常规湿法清洗容易去除这一特性，从能够克服如上所述在现有技术中由于采用PR掩膜或者高度不一致的硬掩膜而存在的问题，并且通过一次光刻和一至两次蚀刻工艺就能够形成小间距(≤32nm)图案，从而能够大大缩短生产周期并降低制造成本。此外，根据本发明的方法能够利用传统工艺设备，例如，使用具有248nm波长的KrF准分子激光器作为光源的光刻设备，来形成由以等间距分隔的线条组成的间距为32nm以下的小间距图案，从而能够与传统CMOS工艺兼容。

附图说明

[0030] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中：

[0031] 图1A至1E是示出了根据现有技术的用于形成小间距图案的方法的示意性剖面图；

[0032] 图2A至2F是示出了根据本发明优选实施例的用于形成小间距图案的方法的示意性剖面图；

[0033] 图3是示出了根据本发明优选实施例的用于形成小间距图案的方法的流程图；

[0034] 图4A至4C是示出了使用通过根据本发明优选实施例的方法形成的具有小间距图案的ULK材料层来制作小线宽大马士革金属布线层的方法的示意性剖面图；

[0035] 图5A至5C是示出了使用根据本发明优选实施例的方法形成的具有小间距图案的ULK材料层作为掩膜来制作小间距栅结构的方法的示意性剖面图；以及

[0036] 图6是示出了半导体器件中各个区域在晶片上的分布的示意性平面图。

[0037] 应当注意的是，这些图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。然而，这些图并非按比例绘制，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，并且这些图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。例如，为了清楚起见，可以缩小或放大分子、层、区域和/或结构元件的相对厚度和定位。在附图中，使用相似或相同的附图标记表示相似或相同的元件或特征。

具体实施方式

[0038] 现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

[0039] 应当理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。不同的是，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。在全部附图中，相同的附图标记始终表示相同的元件。如在这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。应当以相同的方式解释用于描述元件或层之间的关系的其他词语(例如，“在......之间”和“直接在......之间”、“与......相邻”和“与......直接相邻”、“在......上”和“直接在......上”等)。

[0040] 此外，还应当理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离根据本发明的示例性实施例的教导的情况下，以下所讨论的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分。

[0041] 为了便于描述，在这里可以使用空间相对术语，如“在......之下”、“在......之上”、“下面的”、“在......上方”、“上面的”等，用来描述如在图中所示的一个元件或特征与其他元件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他元件或特征下方”或“在其他元件或特征之下”的元件之后将被定位为“在其他元件或特征上方”或“在其他元件或特征之上”。因而，示例性术语“在......下方”可以包括“在......上方”和“在......下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符做出相应解释。

[0042] 这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[0043] 在此，参照作为示例性实施例的优选实施例(和中间结构)的示意性剖面图来描述根据本发明的示例性实施例。这样，预计会出现例如由制造技术和/或容差引起的示出的形状的变化。因此，示例性实施例不应当被解释为仅限于在此示出的区域的具体形状，而是还可以包含例如由制造所导致的形状偏差。例如，示出为矩形的注入区域在其边缘可以具有倒圆或弯曲的特征和/或注入浓度的梯度变化，而不仅是从注入区域到非注入区域的二元变化。同样，通过注入形成的掩埋区会导致在该掩埋区与注入通过的表面之间的区域中也会存在一些注入。因此，图中所示出的区域实质上是示意性的，它们的形状并非意图示出器件中的各区域的实际形状，而且也并非意图限制根据本发明的示例性实施例的范围。

[0044] 除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域的语境中的意思一致的意思，而不以理想的或过于正式的含义来解释它们。

[0045] [本发明的优选实施例]

[0046] 下面，将参照图2A至2F以及图3来详细说明根据本发明优选实施例的用于形成小间距图案的方法。其中，所述小间距图案的间距d小于或等于32nm。

[0047] 参照图2A至2F，其中，示出了根据本发明优选实施例的用于形成小间距图案的方法的示意性剖面图。

[0048] 首先，如图2A中所示，提供前端器件结构，所述前端器件结构包括下层结构202以及依次形成在所述下层结构202上的蚀刻停止层203、第一ULK材料层204A、保护氧化层205和具有开口图案的光致抗蚀剂层206。其中，蚀刻停止层203用于在过蚀刻(over etch)第一ULK材料层204A时保护下层结构202不被蚀刻损伤，保护氧化层205用于在后续通过等离子体灰化处理去除光致抗蚀剂层206时保护第一ULK材料层204的表面不被灰化气体损伤。这里，需要说明的是，蚀刻停止层203和保护氧化层205是可选的而非必需的，并且在光致抗蚀剂层206与第一ULK材料层204A之间优选存在底部抗反射层(图中未示出)，以防止曝光时光线在光致抗蚀剂层206底部附近发生反射而对光致抗蚀剂层206造成损伤。

[0049] 作为示例，第一ULK材料层204A的构成材料可以是诸如黑钻(BD)这类介电常TM数小于2.45的材料，例如，Black Diamond II(BDII)。这种电介质材料为碳掺杂的氧化硅(也称为碳氧化硅)，其中碳原子含量高于10％，其由美国加州圣大克劳拉市Applied Materials公司市售，并且其改进材料包括通过UV硬化且具有30％的孔隙率的BDIIx电介质和通过电子束硬化的BDIIebeam电介质。此外，其他含碳的低k材料包括 与(苯环丁烯)介电材料，其由Dow Chemical公司市售。这些材料中多数为有
机或聚合电介质，容易与氧气或氧离子反应生成气态物而被消耗。此外，例如可以通过CVD法来形成第一ULK材料层204A。

[0050] 作为示例，蚀刻停止层203的构成材料可以是SiO2、SiC、SiN、SiON、SiOC等，保护氧化层205可以是通过在700～750℃的温度下以正硅酸乙酯(TEOS)作为源气体通过CVD法形成的氧化层。使光致抗蚀剂层具有开口图案的方法、形成蚀刻停止层、保护氧化层的方法都是本领域技术人员所公知的，在此不再赘述。

[0051] 此外，下层结构202可以是半导体衬底或者形成在半导体衬底上的互连布线层、栅极材料层或硬掩膜层。其中，所述半导体衬底的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅(SOI)等。所述互连布线层的构成材料选自钨、硅化钨、铝、钛和氮化钛中的至少一种。所述栅极材料层的构成材料选自多晶硅和铝中的一种。所述硬掩膜层的构成材料选自氧化物、未掺杂硅玻璃、玻璃上硅、SiON、SiN、SiBN、BN和高介电常数(k)材料中的至少一种。

[0052] 接着，如图2B中所示，以光致抗蚀剂层206作为掩膜，蚀刻第一ULK材料层204A，直至露出蚀刻停止层203的表面，并将所述开口图案转移至第一ULK材料层204A。其中，蚀刻所述第一ULK材料层的源气体包含CF4、CHF3、CH2F2和C2F6中的一种或多种。这里，需要说明的是，如果存在保护氧化层205，则在此蚀刻步骤中，同时也对其进行蚀刻。此外，在蚀刻第一ULK材料层204A的过程中，光致抗蚀剂层206会被部分消耗。

[0053] 作为示例，蚀刻第一ULK材料层204的源气体可以使用包含Ar和CF4的混合气体，其中，Ar的流速约为100～500sccm，CF4的流速约为100～500sccm。这里，sccm是标准状态下，也就是1个大气压、25℃下每分钟1立方厘米(1ml/min)的流量。

[0054] 然后，如图2C中所示，对光致抗蚀剂层206进行通过等离子体灰化处理，以去除光致抗蚀剂层206，并同时使等离子体与所述第一ULK材料层的开口图案的内侧发生反应。其中，通过调节灰化处理的持续时间来控制第一ULK材料层204A中与等离子体反应的部分的宽度w，以使所述宽度w等于所述小间距图案的间距d。

[0055] 作为示例，所述等离子体灰化处理可以使用O2作为灰化剂在5～50mTorr的压强下进行。其中，O2的流速约为50～500sccm。

[0056] 这里，需要说明的是，当灰化处理的持续时间在大约50～300秒范围内时，反应部分的宽度w随灰化处理的持续时间基本上成线性变化的趋势。例如，当持续时间为90秒时，w大约为5nm，当持续时间为180秒时，w大约为15nm，并且当持续时间为270秒时，w大约为25nm。

[0057] 接着，如图2D中所示，在第一ULK材料层204A上以及所述开口图案中形成第二ULK材料层204B。其中，所述第二ULK材料层204B的构成材料以及形成方法与所述第一ULK材料层204A的相同。

[0058] 然后，如图2E中所示，平坦化第二ULK材料层204B。例如，可以通过化学机械抛光(CMP)法来对第二ULK材料层204B进行平坦化，以露出第一ULK材料层204A的表面，并保留第二ULK材料层240B的位于所述开口图案中的部分，且使所述部分的表面与所露出的第一ULK材料层的表面齐平。

[0059] 接着，进行湿法清洗，以去除第一ULK材料层204A中与等离子体发生反应的部分207，从而在第一ULK材料层240A与第二ULK材料层240B之间形成所述小间距图案，如图
2F中所示。其中，第一ULK材料层204A与第二ULK材料层204B之间的间距恒定为d，即，所述小间距图案的间距。

[0060] 作为示例，可以使用水与氢氟酸的体积比约为1∶100～1∶400的稀释氢氟酸(DHF)来进行湿法清洗。

[0061] 这里，需要说明的是，虽然图2A至2F中均示出为等间距等线宽图案，但对于本领域普通技术人员而言应当认识到，根据本发明优选实施例的方法也同样适用于等间距但不等线宽的图案的情况。

[0062] 接下来，参照图3，其中，示出了根据本发明优选实施例的方法的流程图。其中，作为示例，未使用蚀刻停止层和保护氧化层。

[0063] 首先，在步骤301中，提供前端器件结构，所述前端器件结构包括下层结构以及依次形成在所述下层结构上的第一ULK材料层和具有开口图案的光致抗蚀剂层。

[0064] 接着，在步骤302中，以所述光致抗蚀剂层作为掩膜，蚀刻所述第一ULK材料层，直至露出所述下层结构的表面，并将所述开口图案转移至所述第一ULK材料层。

[0065] 接着，在步骤303中，对所述光致抗蚀剂层进行等离子体灰化处理，以去除所述光致抗蚀剂层，并同时使所述等离子体与所述第一ULK材料层的开口图案的内侧发生反应。

[0066] 接着，在步骤304中，在所述第一ULK材料层上以及所述开口图案中形成第二ULK材料层。

[0067] 接着，在步骤305中，平坦化所述第二ULK材料层，以露出所述第一ULK材料层的表面，并保留所述第二ULK材料层的位于所述开口图案中的部分，且使所述部分的表面与所露出的所述第一ULK材料层的表面齐平。

[0068] 最后，在步骤306中，进行湿法清洗，以去除所述第一ULK材料层中与所述等离子体发生反应的部分，从而在所述第一ULK材料层与所述第二ULK材料层之间形成所述小间距图案。

[0069] 这里，需要理解的是，可以用如上所述形成的具有间距为d的图案的ULK材料层作为掩膜，对下层结构202进行蚀刻，以使其形成栅结构、位线和/或有源图案，用作为后续形成的半导体器件的一部分。作为一个示例，下层结构202将要被形成为有源图案，在此情况中，下层结构202可以是半导体衬底。作为另一示例，下层结构202将要被形成为栅结构，在此情况中，下层结构202可以是导电层(例如，多晶硅层)或者金属层(例如，钨层或硅化钨层)。作为又一示例，下层结构202将要被形成为位线，在此情况中，下层结构202可以是金属层(例如，钨或铝层)。

[0070] 此外，可替代地，下层结构202可以是用于在其下方的膜层中形成具有小间距图案的硬掩膜层。例如，下层结构202可以是热氧化层、化学气相沉积(CVD)氧化层、高密度等离子体(HDP)氧化层或者诸如未掺杂硅玻璃(USG)、玻璃上硅(SOG)、场氧化层(FOX)这类氧化层。此外，下层结构202还可以是诸如SiON、SiN、SiBN、BN这类氮化层或者高k材料层。

[0071] 下面，将参照图4A至4C以及图5A至5C说明使用通过根据本发明优选实施例的方法形成的具有小间距图案的ULK材料层来制作各种具有小线宽图案或小间距图案的半导体器件结构的方法。

[0072] [示例1]

[0073] 参照图4A至4C，其中，示出了使用如上所述形成的具有小间距图案的ULK材料层来制作具有小线宽图案的大马士革金属布线层的方法的示意性剖面图。其中，所述小线宽图案的线宽对应于所述小间距图案的间距。

[0074] 首先，如图4A中所示，在下层结构402上方已经通过根据本发明优选实施例的方法形成有具有小间距图案的ULK材料层403。其中，所述下层结构402可以是半导体衬底、金属布线层或多晶硅栅层等。需要说明的是，在下层结构402与ULK材料层403之间也可以存在蚀刻停止层(图中未示出)。

[0075] 接着，如图4B中所示，在ULK材料层403和下层结构402上方例如通过溅射法形成金属层404。其中，所述金属层404可以为钨或铝层。需要说明的是，在ULK材料层403与金属层404之间也可以存在CMP停止层(图中未示出)。

[0076] 最后，如图4C中所示，对金属层404进行CMP，以露出ULK材料层403的表面，从而形成具有小线宽图案的大马士革金属布线层。

[0077] [示例2]

[0078] 参照图5A至5C，其中，示出了使用根据本发明优选实施例的方法形成的ULK材料层作为掩膜来制作小间距栅结构的方法的示意性剖面图。

[0079] 首先，如图5A中所示，在下层结构502上方已经通过根据本发明优选实施例的方法形成有具有小间距图案的ULK材料层503。其中，所述下层结构502可以是铝层、多晶硅层等。需要说明的是，在下层结构502与ULK材料层503之间也可以存在蚀刻停止层(图中未示出)。

[0080] 接着，如图5B中所示，以ULK材料层503作为掩膜，蚀刻下层结构502，直至露出半导体衬底501的表面，以将所述小间距图案转移至所述下层结构。需要说明的是，在下层结构502与半导体衬底501之间也可以存在蚀刻停止层(图中未示出)。

[0081] 然后，去除ULK材料层503，从而得到所述小间距栅结构，如图5C中所示。

[0082] 此外，本领域技术人员应当认识到，利用ULK材料层作为掩膜也可以同时形成小间距图案和大间距图案。

[0083] 参照图6，其中，示出了半导体器件中各个区域在晶片上的分布的示意性平面图。

[0084] 如图6中所示，由以等间距分隔的线条组成的小间距图案(参照图1E、图4C和图5C)可以设置于晶片中形成半导体器件的图案密集区域“A”中。在半导体器件的制造中，可以在形成较小间距图案的图案密集区域周围设置形成较大间距图案的区域“B”。

[0085] 例如，在半导体器件的外围电路区或核心电路区中可以设置具有较大线宽的线条图案。此外，在闪速存储器中，可能会需要在具有较小间距的重复图案之间形成具有较大间距的图案。在这种情况下，可以在ULK材料层中形成间距较小的图案之后，通过旋涂法在其上方形成底部抗反射层和具有间距较大的开口图案的光致抗蚀剂层。然后，以该光致抗蚀剂层作为掩膜，蚀刻底部抗反射层和ULK材料层，从而在ULK材料层中形成具有较大间距的图案。

[0086] [本发明的有益效果]

[0087] 本发明的实施例适于利用具有248nm的较大波长的KrF准分子激光器光源来形成间距大约为32nm以下的线条或沟槽图案。即是说，可以利用具有较低分辨率的常规光刻设备制作具有较小间距图案。因而，无需更为复杂的技术或者新型光刻设备(例如，多次光刻和蚀刻、工作在193nm波长下的ArF浸入式光刻技术、具有153nm波长的F2准分子激光器光源等)就能够形成具有非常小的间距的图案，例如，间距在32nm以下的图案。

[0088] [本发明的工业实用性]

[0089] 根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

[0090] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。