本发明公开了一种BiCMOS工艺中的垂直寄生型PNP器件，包括：一集电区、一基区、一发射区以及一赝埋层、一N型多晶硅。赝埋层形成于集电区两侧的浅槽场氧底部并横向延伸进入有源区并和集电区形成接触，通过在赝埋层顶部的浅槽场氧中形成的深孔接触引出集电极。N型多晶硅形成于基区上部并和基区相接触，通过在N型多晶硅上做金属接触引出基极。本发明还公开了一种BiCMOS工艺中的垂直寄生型PNP器件的制造方法。本发明器件能用作高速、高增益BiCMOS电路中的输出器件，为电路提供多一种器件选择，能有效地缩小器件面积、减小PNP管的集电极电阻、提高器件的性能。本发明方法无须额外的工艺条件，能够降低生产成本。
1.一种BiCMOS工艺中的垂直寄生型PNP器件，形成于硅衬底上，有源区由浅槽场氧隔离，其特征在于，所述垂直寄生型PNP器件包括：一集电区，由形成于所述有源区中的一P型离子注入区组成，所述集电区的深度大于或等于所述浅槽场氧的底部深度；
一赝埋层，由形成于所述集电区两侧的所述浅槽场氧底部的P型离子注入区组成，所述赝埋层横向延伸进入所述有源区并和所述集电区形成接触，通过在所述赝埋层顶部的所述浅槽场氧中形成的深孔接触引出集电极；
一基区，由形成于所述集电区上部并和所述集电区相接触的一N型离子注入区组成；
一发射区，由形成于所述基区上部并和所述基区相接触的一P型锗硅外延层组成，直接通过一金属接触引出发射极；
一N型多晶硅，所述N型多晶硅形成于所述基区上部并和所述基区相接触，通过在所述N型多晶硅上做金属接触引出基极。
2.如权利要求1所述的BiCMOS工艺中的垂直寄生型PNP器件，其特征在于：所述集-2电区的P型离子注入的注入杂质为硼，分两步注入实现：第一步注入剂量为1e11cm ～-2 -2 -2
5e13cm 、注入能量为100keV～300keV；第二步注入剂量为5e11cm ～1e13cm 、注入能量为30keV～100keV。
3.如权利要求1所述的BiCMOS工艺中的垂直寄生型PNP器件，其特征在于：所述赝埋-2 -2层的P型离子注入的工艺条件为：注入剂量为1e14cm ～1e16cm 、能量为小于15keV、注入杂质为硼或二氟化硼。
4.如权利要求1所述的BiCMOS工艺中的垂直寄生型PNP器件，其特征在于：所述基区的N型离子注入的工艺条件为：注入杂质为磷或者砷、能量条件为100Kev～300Kev、剂量-2 -2为1e12cm ～1e14cm 。
5.如权利要求1所述的BiCMOS工艺中的垂直寄生型PNP器件，其特征在于：所述发射-2区的P型锗硅外延层采用离子注入工艺进行掺杂，掺杂工艺条件为：注入剂量为5e14cm ～-2
5e15cm 、能量为小于10keV、注入杂质为硼或二氟化硼。
6.如权利要求1所述的BiCMOS工艺中的垂直寄生型PNP器件，其特征在于：所述N型-2 -2多晶硅采用离子注入工艺进行掺杂，掺杂工艺条件为：注入剂量为1e14cm ～1e16cm 、能量为150keV～200keV、注入杂质为砷或磷。
7.如权利要求1所述的BiCMOS工艺中的垂直寄生型PNP器件，其特征在于：所述发射区的大小小于所述有源区的大小，所述发射区的大小由第一介质层上形成的基区窗口进行定义，所述第一介质层形成于所述硅衬底上，通过刻蚀部分位于所述硅衬底的所述有源区上方的部分所述第一介质层形成所述基区窗口，所述基区窗口位于所述有源区上并小于所述有源区。
8.如权利要求1所述的BiCMOS工艺中的垂直寄生型PNP器件，其特征在于：所述N型多晶硅通过第二介质层和所述发射区相隔离。
9.一种BiCMOS工艺中的垂直寄生型PNP器件的制造方法，其特征在于，包括如下步骤：步骤一、采用刻蚀工艺在硅衬底上形成有源区和浅沟槽；
步骤二、在所述有源区进行N型离子注入形成基区；所述基区的深度小于所述浅沟槽的底部深度；
步骤三、在所述浅沟槽底部进行P型离子注入形成赝埋层；
步骤四、进行退火工艺，所述赝埋层横向和纵向扩散进入所述有源区中；
步骤六、在所述有源区中进行P型离子注入形成集电区，所述集电区的深度大于或等于所述浅槽场氧的底部深度并和所述赝埋层形成接触；
步骤七、形成发射区，通过在所述有源区上方生长一P型锗硅外延层并刻蚀形成，所述发射区的大小小于所述有源区并和所述基区相接触；
步骤八、在所述基区上部形成N型多晶硅，所述N型多晶硅和所述基区相接触；
步骤九、在所述赝埋层顶部的所述浅槽场氧中形成深孔接触引出集电极；形成基区的金属接触引出基极；形成发射区的金属接触引出发射极。
10.如权利要求9所述的方法，其特征在于：步骤一中的刻蚀工艺采用氮化硅硬质掩模，所述氮化硅硬质掩模形成于所述硅衬底的所述有源区表面上，步骤二中的所述基区的N型离子注入是穿过所述氮化硅硬质掩模注入到所述有源区中，所述基区的N型离子注入-2的工艺条件为：注入杂质为磷或者砷、能量条件为100Kev～300Kev、剂量为1e12cm ～-2
11.如权利要求9所述的方法，其特征在于：步骤三中所述赝埋层的P型离子注入的工-2 -2艺条件为：注入剂量为1e14cm ～1e16cm 、能量为小于15keV、注入杂质为硼或二氟化硼。
12.如权利要求9所述的方法，其特征在于：步骤四中的退火的工艺条件为：温度为
900℃～1100℃，时间为10分钟～100分钟。
13.如权利要求9所述的方法，其特征在于：步骤六中所述集电区的P型离子注入-2 -2的注入杂质为硼，分两步注入实现：第一步注入剂量为1e11cm ～5e13cm 、注入能量为-2 -2
100keV～300keV；第二步注入剂量为5e11cm ～1e13cm 、注入能量为30keV～100keV。
14.如权利要求9所述的方法，其特征在于：步骤七中的所述发射区的位置和大小通过一第一介质层形成的基区窗口进行定义，包括步骤：在所述硅衬底上形成所述第一介质层；
刻蚀位于所述硅衬底的所述有源区上方的部分所述第一介质层形成所述基区窗口，所述基区窗口位于所述有源区上并小于所述有源区；在所述硅衬底的所述基区窗口和所述第一介质层上生长一P型锗硅外延层并刻蚀形成所述发射区，形成于所述基区窗口内的所述P型锗硅外延层和所述基区形成接触，形成于所述基区窗口外的所述P型锗硅外延层的尺寸小于所述有源区并和所述基区通过所述第一介质层隔离；所述发射区的P型锗硅外延层采-2 -2用离子注入工艺进行掺杂，掺杂工艺条件为：注入剂量为5e14cm ～5e15cm 、能量为小于
15.如权利要求9所述的方法，其特征在于：步骤八中形成所述N型多晶硅时包括如下步骤：在所述硅衬底上形成第二介质层；刻蚀所述第二介质层，使所述第二介质层包裹住所述发射区且包裹区域要小于所述有源区的尺寸，所述包裹区域外的所述第二介质层全部去除；淀积所述N型多晶硅，使所述N型多晶硅和所述基区相接触并通过通过所述第二介质层和所述发射区相隔离。
16.如权利要求9或15所述的方法，其特征在于：所述N型多晶硅采用离子注入工艺-2 -2进行掺杂，掺杂工艺条件为：注入剂量为1e14cm ～1e16cm 、能量为150keV～200keV、注入杂质为砷或磷。
BiCMOS工艺中的垂直寄生型PNP器件及其制造方法
技术领域
[0001] 本发明涉及半导体集成电路制造领域，特别是涉及一种BiCMOS工艺中的垂直寄生型PNP器件，本发明还涉及该BiCMOS工艺中的垂直寄生型PNP器件的制造方法。
背景技术
[0002] 在射频应用中，需要越来越高的器件特征频率。在BiCMOS工艺技术中，NPN三极管，特别是锗硅异质结三极管(SiGe)或者锗硅碳异质结三极管(SiGeC HBT)则是超高频器件的很好选择。并且SiGe工艺基本与硅工艺相兼容，因此SiGe HBT已经成为超高频器件的主流之一。在这种背景下，其对输出器件的要求也相应地提高，比如具有一定的电流增益系数和截止频率。
[0003] 现有技术中输出器件能采用垂直型寄生PNP三极管，现有BiCMOS工艺中的垂直寄生型PNP器件的集电极的引出通常先由一形成于浅槽隔离(STI)即浅槽场氧底部的埋层或阱和器件的集电区相接触并将集电区引出到和集电区相邻的另一个有源区中、通过在该另一个有源区中形成金属接触引出集电极。这样的做法是由其器件的垂直结构特点所决定的。其缺点是器件面积大，集电极的连接电阻大。由于现有技术中的集电极的引出要通过一和集电区相邻的另一个有源区来实现、且该另一个有源区和集电区间需要用STI或者其他场氧来隔离，这样就大大限制了器件尺寸的进一步缩小。
发明内容
[0004] 本发明所要解决的技术问题是提供一种BiCMOS工艺中的垂直寄生型PNP器件，能用作高速、高增益BiCMOS电路中的输出器件，为电路提供多一种器件选择，能有效地缩小器件面积、减小PNP管的集电极电阻、提高器件的性能；本发明还提供该BiCMOS工艺中的垂直寄生型PNP器件的制造方法，无须额外的工艺条件，能够降低生产成本。
[0005] 为解决上述技术问题，本发明提供的BiCMOS工艺中的垂直寄生型PNP器件，形成于硅衬底上，有源区由浅槽场氧隔离，所述垂直寄生型PNP器件包括：
[0006] 一集电区，由形成于所述有源区中的一P型离子注入区组成，所述集电区的深度大于或等于所述浅槽场氧的底部深度。所述集电区的P型离子注入的注入杂质为硼，分两-2 -2步注入实现：第一步注入剂量为1e11cm ～5e13cm 、注入能量为100keV～300keV；第二-2 -2
步注入剂量为5e11cm ～1e13cm 、注入能量为30keV～100keV。
[0007] 一赝埋层，由形成于所述集电区两侧的所述浅槽场氧底部的P型离子注入区组成，所述赝埋层横向延伸进入所述有源区并和所述集电区形成接触，通过在所述赝埋层顶部的所述浅槽场氧中形成的深孔接触引出集电极。所述赝埋层的P型离子注入的工艺条件-2 -2为：注入剂量为1e14cm ～1e16cm 、能量为小于15keV、注入杂质为硼或二氟化硼。
[0008] 一基区，由形成于所述集电区上部并和所述集电区相接触的一N型离子注入区组成。所述基区的N型离子注入的工艺条件为：注入杂质为磷或者砷、能量条件为100Kev～-2 -2300Kev、剂量为1e12cm ～1e14cm 。
[0009] 一发射区，由形成于所述基区上部并和所述基区相接触的一P型锗硅外延层组成，直接通过一金属接触引出发射极。所述发射区的大小小于所述有源区的大小，所述发射区的大小由第一介质层上形成的基区窗口进行定义，所述第一介质层形成于所述硅衬底上，通过刻蚀部分位于所述硅衬底的所述有源区上方的部分所述第一介质层形成所述基区窗口，所述基区窗口位于所述有源区上并小于所述有源区。形成于所述基区窗口内的所述P型锗硅外延层和所述基区相接触，形成于所述基区窗口外的所述P型外延层和所述基区相隔所述第一介质层。所述发射区的P型锗硅外延层采用离子注入工艺进行掺杂，掺杂工艺-2 -2条件为：注入剂量为5e14cm ～5e15cm 、能量为小于10keV、注入杂质为硼或二氟化硼。
[0010] 一N型多晶硅，所述N型多晶硅形成于所述基区上部并和所述基区相接触，通过在所述N型多晶硅上做金属接触引出基极。所述N型多晶硅通过第二介质层和所述发射区相隔离。所述N型多晶硅采用离子注入工艺进行掺杂，掺杂工艺条件为：注入剂量为-2 -21e14cm ～1e16cm 、能量为150keV～200keV、注入杂质为砷或磷。
[0011] 为解决上述技术问题，本发明提供的BiCMOS工艺中的垂直寄生型PNP器件的制造方法，包括如下步骤：
[0012] 步骤一、采用刻蚀工艺在硅衬底上形成有源区和浅沟槽。刻蚀工艺采用氮化硅硬质掩模，所述氮化硅硬质掩模的形成方法为首先在所述硅衬底上生长一氮化硅层、再通过光刻刻蚀工艺将要形成所述浅沟槽的区域的所述氮化硅去除、使所述氮化硅硬质掩模只覆盖于所述硅衬底的所述有源区表面上。
[0013] 步骤二、在所述有源区进行N型离子注入形成基区，所述基区的深度小于所述浅沟槽的底部深度。所述基区的N型离子注入是穿过所述氮化硅硬质掩模注入到所述有源区中，所述基区的N型离子注入的工艺条件为：注入杂质为磷或者砷、能量条件为100Kev～-2 -2300Kev、剂量为1e12cm ～1e14cm 。
[0014] 步骤三、在所述浅沟槽底部进行P型离子注入形成赝埋层。所述赝埋层的P型离-2 -2子注入的工艺条件为：注入剂量为1e14cm ～1e16cm 、能量为小于15keV、注入杂质为硼或二氟化硼。
[0015] 步骤四、进行退火工艺，所述赝埋层横向和纵向扩散进入所述有源区中。所述退火的工艺条件为：温度为900℃～1100℃，时间为10分钟～100分钟。
[0016] 步骤五、在所述浅沟槽中填入氧化硅形成浅槽场氧。
[0017] 步骤六、在所述有源区中进行P型离子注入形成集电区，所述集电区的深度大于或等于所述浅槽场氧的底部深度并和所述赝埋层形成接触。所述集电区的P型离子注入的采用现有的CMOSP阱注入工艺，注入杂质为硼，分两步注入实现：第一步注入剂量-2 -2 -2为1e11cm ～5e13cm 、注入能量为100keV～300keV；第二步注入剂量为5e11cm ～-2
1e13cm 、注入能量为30keV～100keV。
[0018] 步骤七、形成发射区，通过在所述有源区上方生长一P型锗硅外延层并刻蚀形成，所述发射区的大小小于所述有源区并和所述基区相接触。所述P型锗硅外延层采用SiGe HBT的锗硅外延层工艺形成并用SiGe HBT的非本征基区的重掺杂P型注入形成所述P型锗硅外延层。所述P型锗硅外延层采用离子注入工艺进行掺杂，掺杂工艺条件为：注入剂量-2 -2为5e14cm ～5e15cm 、能量为小于10keV、注入杂质为硼或二氟化硼。所述发射区的位置和大小通过一由第一介质层上形成的基区窗口进行定义，包括步骤：在所述硅衬底上形成所述第一介质层；刻蚀位于所述硅衬底的所述有源区上方的部分所述第一介质层形成所述基区窗口，所述基区窗口位于所述有源区上并小于所述有源区；在所述硅衬底的所述基区窗口和所述第一介质层上生长一P型锗硅外延层并刻蚀形成所述发射区，形成于所述基区窗口内的所述P型锗硅外延层和所述基区形成接触，形成于所述基区窗口外的所述P型锗硅外延层的尺寸小于所述有源区并和所述基区通过所述第一介质层隔离。
[0019] 步骤八、在所述基区上部形成N型多晶硅，所述N型多晶硅和所述基区相接触。形成所述N型多晶硅时包括如下步骤：在所述硅衬底上形成第二介质层；刻蚀所述第二介质层，使所述第二介质层包裹住所述发射区且包裹区域要小于所述有源区的尺寸，所述包裹区域外的所述第二介质层全部去除；淀积所述N型多晶硅，使所述N型多晶硅和所述基区相接触并通过通过所述第二介质层和所述发射区相隔离。所述N型多晶硅采用SiGeHBT的发射极多晶硅工艺形成，采用离子注入工艺进行掺杂，掺杂工艺条件为：注入剂量为-2 -21e14cm ～1e16cm 、能量为150keV～200keV、注入杂质为砷或磷。
[0020] 步骤九、在所述赝埋层顶部的所述浅槽场氧中形成深孔接触引出集电极；形成基区的金属接触引出基极；形成发射区的金属接触引出发射极。
[0021] 本发明的BiCMOS工艺中的垂直寄生型PNP器件，具有较大的电流放大系数和较好的频率特性，能用作高速、高增益BiCMOS电路中的输出器件，为电路提供多一种器件选择；本发明器件通过采用先进的深孔接触工艺与P型赝埋层直接接触，来引出本发明器件的集电极，使有效的减少器件的面积；另外由于引出位置到集电区的距离缩短，加上高掺杂的P型赝埋层，能使器件的集电极的电阻有效地减小、能提高器件的频率特性同时保持器件的电流增益不受影响。本发明的制造方法采用现有BiCMOS工艺条件，能降低生产成本。
附图说明
[0022] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0023] 图1是本发明实施例BiCMOS工艺中的垂直寄生型PNP器件的结构示意图；
[0024] 图2A-图2G是本发明实施例的BiCMOS工艺中的垂直寄生型PNP器件在制造过程中的结构示意图；
[0025] 图3A是TCAD模拟的本发明实施例的BiCMOS工艺中的垂直寄生型PNP器件的输入特性曲线；
[0026] 图3B是TCAD模拟的本发明实施例的BiCMOS工艺中的垂直寄生型PNP器件的增益曲线。
具体实施方式
[0027] 如图1所示，是本发明实施例BiCMOS工艺中的垂直寄生型PNP器件的结构示意图，本发明实施例BiCMOS工艺中的垂直寄生型PNP器件，形成于P型硅衬底1上并在所述P型硅衬底1上形成有N型深阱2，有源区由浅槽场氧3隔离即为浅沟槽隔离(STI)，所述垂直寄生型PNP器件包括：
[0028] 一集电区7，由形成于所述有源区中的一P型离子注入区组成，所述集电区7的深度大于或等于所述浅槽场氧3的底部深度。所述集电区7的P型离子注入的注入杂质为硼，-2 -2分两步注入实现：第一步注入剂量为1e11cm ～5e13cm 、注入能量为100keV～300keV；
-2 -2
第二步注入剂量为5e11cm ～1e13cm 、注入能量为30keV～100keV。
[0029] 一赝埋层6，由形成于所述集电区7两侧的所述浅槽场氧3底部的P型离子注入区组成，所述赝埋层6横向延伸进入所述有源区并和所述集电区7形成接触，通过在所述赝埋层6顶部的所述浅槽场氧3中形成的深孔接触12引出集电极。所述赝埋层6的P型离子-2 -2注入的工艺条件为：注入剂量为1e14cm ～1e16cm 、能量为小于15keV、注入杂质为硼或二氟化硼。
[0030] 一基区5，由形成于所述集电区7上部并和所述集电区7相接触的一N型离子注入区组成。所述基区5的N型离子注入的工艺条件为：注入杂质为磷或者砷、能量条件为-2 -2100Kev～300Kev、剂量为1e14cm ～1e16cm 。
[0031] 一发射区9，由形成于所述基区5上部并和所述基区5相接触的一P型锗硅外延层组成，直接通过一金属接触引出发射极。所述发射区9的大小小于所述有源区的大小，所述发射区9的大小由第一介质层8上形成的基区窗口进行定义，所述第一介质层8形成于所述硅衬底1上，通过刻蚀部分位于所述硅衬底1的所述有源区上方的部分所述第一介质层8形成所述基区窗口，所述基区窗口位于所述有源区上并小于所述有源区。形成于所述基区窗口内的所述P型锗硅外延层和所述基区5相接触，形成于所述基区窗口外的所述P型外延层和所述基区5相隔所述第一介质层8。所述发射区9的P型锗硅外延层采用离子注入-2 -2工艺进行掺杂，掺杂工艺条件为：注入剂量为5e14cm ～5e15cm 、能量为小于10keV、注入杂质为硼或二氟化硼。
[0032] 一N型多晶硅11，所述N型多晶硅11形成于所述基区5上部并和所述基区5相接触，通过在所述N型多晶硅11上做金属接触引出基极。所述N型多晶硅11通过第二介质层10和所述发射区9相隔离。所述N型多晶硅11采用离子注入工艺进行掺杂，掺杂工艺-2 -2条件为：注入剂量为1e14cm ～1e16cm 、能量为150keV～200keV、注入杂质为砷或磷。
[0033] 如图2A-图2G所示，为本发明实施例的BiCMOS工艺中的垂直寄生型PNP器件在制造过程中的结构示意图，本发明实施例的BiCMOS工艺中的垂直寄生型PNP器件的制造方法包括如下工艺步骤：
[0034] 步骤一、如图2A所示，采用刻蚀工艺在P型硅衬底1上形成有源区和浅沟槽3。刻蚀工艺采用氮化硅硬质掩模4，所述氮化硅硬质掩模4的形成方法为首先在所述硅衬底上生长一氮化硅层、再通过光刻刻蚀工艺将要形成所述浅沟槽的区域的所述氮化硅去除、使所述氮化硅硬质掩模4只覆盖于所述硅衬底1的所述有源区表面上。所述浅沟槽3形成后，再通过N型深阱注入形成深阱2
[0035] 步骤二、如图2B所示，在所述有源区进行N型离子注入形成基区5，所述基区5的深度小于所述浅沟槽3的底部深度。所述基区5的N型离子注入是穿过所述氮化硅硬质掩模4注入到所述有源区中，所述基区5的N 型离子注入的工艺条件为：注入杂质为磷或者-2 -2砷、能量条件为100Kev～300Kev、剂量为1e12cm ～1e14cm 。所述基区5的N型离子注入同时注入到了所述浅沟槽3的底部。
[0036] 步骤三、如图2C所示，在所述浅沟槽3底部进行P型离子注入形成赝埋层6。所-2 -2述赝埋层6的P型离子注入的工艺条件为：注入剂量为1e14cm ～1e16cm 、能量为小于
15keV、注入杂质为硼或二氟化硼。
[0037] 步骤四、如图2D所示，进行退火工艺，所述赝埋层6横向和纵向扩散进入所述有源区中。所述退火的工艺条件为：温度为900℃～1100℃，时间为10分钟～100分钟。
[0038] 步骤五、如图2E所示，在所述浅沟槽3中填入氧化硅形成浅槽场氧3。
[0039] 步骤六、如图2E所示，在所述有源区中进行P型离子注入形成集电区7，所述集电区7的深度大于或等于所述浅槽场氧3的底部深度并和所述赝埋层6形成接触。所述集电区7的P型离子注入的采用现有的CMOSP阱注入工艺，注入杂质为硼，分两步注入实现：-2 -2
第一步注入剂量为1e11cm ～5e13cm 、注入能量为100keV～300keV；第二步注入剂量为-2 -2
5e11cm ～1e13cm 、注入能量为30keV～100keV。
[0040] 步骤七、如图2F所示，形成发射区9，通过在所述有源区上方生长一P型锗硅外延层并刻蚀形成，所述发射区9的大小小于所述有源区并和所述基区5相接触。所述P型锗硅外延层采用SiGe HBT的锗硅外延层工艺形成并用SiGe HBT的非本征基区的重掺杂P型注入形成所述P型锗硅外延层。所述发射区的P型锗硅外延层采用离子注入工艺进行掺杂，-2 -2掺杂工艺条件为：注入剂量为5e14cm ～5e15cm 、能量为小于10keV、注入杂质为硼或二氟化硼。所述发射区9的位置和大小通过一由第一介质层8上形成的基区窗口进行定义，包括步骤：在所述硅衬底1上形成所述第一介质层8；刻蚀位于所述硅衬底1的所述有源区上方的部分所述第一介质层8形成所述基区窗口，所述基区窗口位于所述有源区上并小于所述有源区；在所述硅衬底1的所述基区窗口和所述第一介质层8上生长一P型锗硅外延层并刻蚀形成所述发射区9，形成于所述基区窗口内的所述P型锗硅外延层和所述基区5形成接触，形成于所述基区窗口外的所述P型锗硅外延层的尺寸小于所述有源区并和所述基区5通过所述第一介质层8隔离。
[0041] 步骤八、如图2F、图2G所示，在所述基区5上部形成N型多晶硅11，所述N型多晶硅11和所述基区5相接触。形成所述N型多晶硅11时包括如下步骤：在所述硅衬底1上形成第二介质层10；刻蚀所述第二介质层10，使所述第二介质层10包裹住所述发射区9且包裹区域要小于所述有源区的尺寸，即所述包裹区域的横向尺寸包括了所述发射区9和所述第二介质层10的横向尺寸，最后所述包裹区域的横向尺寸要小于所述有源区的横向尺寸；所述包裹区域外的所述第二介质层全部去除。淀积所述N型多晶硅11，使所述N型多晶硅
11和所述基区5相接触并通过通过所述第二介质层10和所述发射区9相隔离。所述N型多晶硅11采用SiGe HBT的发射极多晶硅工艺形成，采用离子注入工艺进行掺杂，掺杂工艺-2 -2
条件为：注入剂量为1e14cm ～1e16cm 、能量为150keV～200keV、注入杂质为砷或磷。
[0042] 步骤九、如图1所示，在所述赝埋层6顶部的所述浅槽场氧3中形成深孔接触12引出集电极；形成基区的金属接触13引出基极；形成发射区的金属接触13引出发射极；最后在集电极、基极、发射极的接触上形成金属连线14引出各电极。
[0043] 如图3A和3B所示，分别为TCAD模拟的本发明实施例的BiCMOS工艺中的垂直寄生型PNP器件的输入特性曲线和增益曲线。从中可以看出，由于采用了先进的深孔接触工艺与P型赝埋层直接接触，来引出本器件的集电极，器件的面积与现有技术相比有效的减小了。并且由于引出位置到集电区的距离缩短，加上高掺杂的P型赝埋层，集电极的电阻也随之有效地减小，从而有助与提高器件的频率特性。而其他特性，比如输入特性和电流增益，却不会受影响，电流增益能保持在20以上。
[0044] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
