电平移位器转让专利
申请号 : CN201110208244.5
文献号 : CN102403997B
文献日 : 2014-02-12
发明人 : 陈炎辉
申请人 : 台湾积体电路制造股份有限公司
摘要 :
一种电平移位器，包括：第一NMOS晶体管和第二NMOS晶体管，其栅极分别连接到反相的电路输入和电路输入，其源极接地，其漏极分别连接到电路输出和反相的电路输出。第一PMOS晶体管和第二PMOS晶体管的栅极分别连接到反相的电路输出和电路输出，其源极连接到高电压电源。第三PMOS晶体管，该第三PMOS晶体管是多独立栅极类型，其源极连接到第一PMOS晶体管的漏极，其漏极和背栅极连接到电路输出，其前栅极连接到反相的电路输入。第四PMOS晶体管是多独立栅极类型，其源极连接到第二PMOS晶体管的漏极，其漏极和背栅极连接到反相的电路输出，其前栅极连接到电路输入。
权利要求 :
1.一种电平移位电路，包括：
电路输入，在低电压电源和接地之间摆动；
电路输出，在高电压电源和所述接地之间的摆动；
反相器，其反相器输入连接到所述电路输入，反相器输出形成反相的电路输入；
第一NMOS晶体管，其栅极连接到所述反相的电路输入，其源极接地，其漏极连接到所述电路输出；
第二NMOS晶体管，其栅极连接到所述电路输入，其源极接地；
第一PMOS晶体管，其栅极连接到所述第二NMOS晶体管的漏极，其源极连接到所述高电压电源；
第二PMOS晶体管，其栅极连接到所述电路输出，其源极连接到所述高电压电源；
第三PMOS晶体管，所述第三PMOS晶体管是多独立栅极类型，其源极连接到所述第一PMOS晶体管的漏极，其漏极和背栅极连接到所述电路输出，其前栅极连接到所述反相的电路输入；以及第四PMOS晶体管，所述第四PMOS晶体管是多独立栅极类型，其源极连接到所述第二PMOS晶体管的漏极，其漏极和背栅极连接到所述第二NMOS晶体管的漏极，其前栅极连接到所述电路输入。
2.根据权利要求1所述的电路，其特征在于，所述反相器包括NMOS晶体管和PMOS晶体管。
3.根据权利要求2所述的电路，其特征在于，所述反相器中的NMOS晶体管和所述反相器中的PMOS晶体管是低压晶体管。
4.根据权利要求1所述的电路，其特征在于，所述第一NMOS晶体管和第二NMOS晶体管以及第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管是高电压晶体管。
5.根据权利要求1所述的电路，其特征在于，所述低电压电源低于0.8V。
6.根据权利要求1所述的电路，其特征在于，所述低电压电源低于或者等于大约0.6V。
7.根据权利要求1所述的电路，其特征在于，所述高电压电源高于或者等于大约1.0V。
8.根据权利要求1所述的电路，其特征在于，所述高电压电源高于或者等于大约1.2V。
9.根据权利要求1所述的电路，其特征在于，进一步包括：反相的电路输出，其连接到所述第二NMOS晶体管的漏极，所述反相的电路输出在高电压电源和所述接地之间摆动。
10.根据权利要求1所述的电路，其特征在于，所述低电压电源和所述高电压电源之间的差大于0.4V。
11.根据权利要求1所述的电路，其特征在于，所述低电压电源和所述高电压电源之间的差大于或者等于大约0.55V。
12.一种电平移位电路，包括：
电路输入，在低电压电源和接地之间摆动；
电路输出，在高电压电源和所述接地之间的摆动；
反相的电路输出；
反相器，其反相器输入连接到所述电路输入，反相器输出形成反相的电路输入；
第一NMOS晶体管，其栅极连接到所述反相的电路输入，其源极接地，其漏极连接到所述电路输出；
第二NMOS晶体管，其栅极连接到所述电路输入，其源极接地，其漏极连接到所述反相的电路输出；
第一PMOS晶体管，其栅极连接到所述反相的电路输出，其源极连接到所述高电压电源；
第二PMOS晶体管，其栅极连接到所述电路输出，其源极连接到所述高电压电源；
第三PMOS晶体管，所述第三PMOS晶体管是双独立栅极类型，其源极连接到所述第一PMOS晶体管的漏极，其漏极和背栅极连接到所述电路输出，其前栅极连接到所述反相的电路输入；以及第四PMOS晶体管，所述第四PMOS晶体管是双独立栅极类型，其源极连接到所述第二PMOS晶体管的漏极，其漏极和背栅极连接到所述反相的电路输出，其前栅极连接到所述电路输入。
13.根据权利要求12所述的电路，其特征在于，所述反相器包括低电压器件。
14.根据权利要求13所述的电路，其特征在于，所述第一NMOS晶体管和第二NMOS晶体管以及第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管是高电压晶体管。
15.根据权利要求12所述的电路，其特征在于，所述低电压电源低于0.8V。
16.根据权利要求12所述的电路，其特征在于，所述低电压电源低于或者等于大约
0.6V。
17.根据权利要求16所述的电路，其特征在于，所述高电压电源高于或者等于大约
1.0V。
18.根据权利要求16所述的电路，其特征在于，所述高电压电源高于或者等于大约
1.2V。
19.根据权利要求12所述的电路，其特征在于，所述低电压电源和所述高电压电源之间的差大于0.4V。
20.根据权利要求12所述的电路，其特征在于，所述低电压电源和所述高电压电源之间的差大于或者等于大约0.55V。
说明书 :
电平移位器
技术领域
[0001] 本发明涉及电平移位器，特别地，涉及用于在超低电压区域和高电压区域之间建立连接(interface)的电平移位器。
背景技术
[0002] 电平移位器器件广泛地用作在两个不同功率区域之间进行通信的数字电路中的组件，其中一个功率区域是低电压(LV)区域，另一个功率区域是高电压(HV)区域。在数字电路(比如，静态随机存储器(SRAM))中，电平移位器的低最小Vcc运行至关重要。这些低最小Vcc设计(会导致大的HV-LV间隙)为电平移位器带来了运行困难。现有的电平移位器设计会由于超低电压逻辑器件所产生的HV-LV间隙而遭受到运行困难的问题。
发明内容
[0003] 为了解决现有的电平移位器设计由于超低电压逻辑器件所产生的HV-LV间隙而遭受到运行困难的问题，本发明提供了一种电平移位电路，包括：电路输入，在低电压电源和接地之间摆动；电路输出，在高电压电源和接地之间的摆动；反相器，其反相器输入连接到电路输入，反相器输出形成反相的电路输入；第一NMOS晶体管，其栅极连接到反相的电路输入，其源极接地，其漏极连接到电路输出；第二NMOS晶体管，其栅极连接到电路输入，其源极接地；第一PMOS晶体管，其栅极连接到第二NMOS晶体管的漏极，其源极连接到高电压电源；第二PMOS晶体管，其栅极连接到电路输出，其源极连接到高电压电源；第三PMOS晶体管，第三PMOS晶体管是多独立栅极类型，其源极连接到第一PMOS晶体管的漏极，其漏极和背栅极连接到电路输出，其前栅极连接到反相的电路输入；以及第四PMOS晶体管，第四PMOS晶体管是多独立栅极类型，其源极连接到第二PMOS晶体管的漏极，其漏极和背栅极连接到第二NMOS晶体管的漏极，其前栅极连接到电路输入。
[0004] 可选地，在该电路中，反相器包括NMOS晶体管和PMOS晶体管，NMOS晶体管和PMOS晶体管是低压晶体管，或者第一NMOS晶体管和第二NMOS晶体管以及第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管是高电压晶体管。
[0005] 可选地，在该电路中，低电压电源低于0.8V，或者低电压电源低于或者等于大约0.6V，高电压电源高于或者等于大约1.0V，或者高电压电源高于或者等于大约1.2V。
[0006] 可选地，该电路进一步包括：反相的电路输出，其连接到第二NMOS晶体管的漏极，反相的电路输出在高电压电源和接地之间摆动。
[0007] 可选地，低电压电源和高电压电源之间的差大于0.4V，或者低电压电源和高电压电源之间的差大于或者等于大约0.55V。
[0008] 此外，本发明还提供了一种电平移位电路，包括：电路输入，在低电压电源和接地之间摆动；电路输出，在高电压电源和接地之间的摆动；反相的电路输出；反相器，其反相器输入连接到电路输入，反相器输出形成反相的电路输入；第一NMOS晶体管，其栅极连接到反相的电路输入，其源极接地，其漏极连接到电路输出；第二NMOS晶体管，其栅极连接到电路输入，其源极接地，其漏极连接到反相的电路输出；第一PMOS晶体管，其栅极连接到反相的电路输出，其源极连接到高电压电源；第二PMOS晶体管，其栅极连接到电路输出，其源极连接到高电压电源；第三PMOS晶体管，第三PMOS晶体管是双独立栅极类型，其源极连接到第一PMOS晶体管的漏极，其漏极和背栅极连接到电路输出，其前栅极连接到反相的电路输入；以及第四PMOS晶体管，第四PMOS晶体管是双独立栅极类型，其源极连接到第二PMOS晶体管的漏极，其漏极和背栅极连接到反相的电路输出，其前栅极连接到电路输入。
[0009] 可选地，在该电路中，反相器包括低电压器件。
[0010] 可选地，在该电路中，第一NMOS晶体管和第二NMOS晶体管以及第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管是高电压晶体管。
[0011] 可选地，在该电路中，低电压电源低于0.8V，或者低电压电源低于或者等于大约0.6V，高电压电源高于或者等于大约1.2V，或者高电压电源高于或者等于大约1.0V。
[0012] 可选地，在该电路中，低电压电源和高电压电源之间的差大于0.4V，或者低电压电源和高电压电源之间的差大于或者等于大约0.55V。
附图说明
[0013] 以下附图示出了本发明的优选实施例，以及有关本发明的信息，其中：
[0014] 图1是一个传统电平移位器的电路图；
[0015] 图2是根据本发明实施例的电平移位器的电路图；以及
[0016] 图3是示出了图2和另一电平移位器设计的电平移位器的仿真结果的曲线图。
具体实施方式
[0017] 对于示例性实施例的描述旨在接合附图进行阅读，附图被认为是整个书面描述的一部分。除非另有说明，关于电接合、电连接等等，比如“连接的”和“互连的”的术语，指的是相互直接通信或通过中间结构间接通信的结构之间的关系。
[0018] 图1是一个传统电平移位器电路10的电路图。电平移位器电路10在节点12a、12b上的低电压(LV)区域输入和节点14a、14b上的高电压(HV)区域输出之间建立连接。
电平移位器电路10包括在LV区域运行的反相器16，用于提供来自输入信号“IN”的反向输入信号INB。在节点14a和14b上提供相对应的HV区域输出信号OUT和OUTB。如图1所示，电平移位器包括一对PMOS上拉晶体管P1和P2，形成封闭的P-锁存器(P-latch)电路。
每个PMOS晶体管的源极端子都连接到HV电源，并且其栅极端子交叉连接到另一PMOS晶体管的漏极端子。也就是说，节点14a上的晶体管P1的漏极端子连接到晶体管P2的栅极端子，并且节点14b上的晶体管P2的漏极端子连接到晶体管P1的栅极端子。图1还示出了输入下拉晶体管N1和N2。这些晶体管分别以级联连接的方式连接到晶体管P1和晶体管P2。NMOS晶体管N1的漏极端子连接到节点14a，从而连接到PMOS P1的漏极端子和PMOS P2的栅极，NMOS晶体管N1的栅极端子连接到节点12b以接收INB，NMOS晶体管N1的源极端子连接到VSS电源电压(即，接地电压)。类似地，NMOS晶体管N2的漏极端子连接到节点14b，从而连接到PMOS P2的漏极端子和PMOS P1的栅极，NMOS晶体管N2的栅极端子连接到节点12a以接收IN，并且NMOS晶体管N2的源极端子连接到VSS。
电平移位器电路10包括在LV区域运行的反相器16，用于提供来自输入信号“IN”的反向输入信号INB。在节点14a和14b上提供相对应的HV区域输出信号OUT和OUTB。如图1所示，电平移位器包括一对PMOS上拉晶体管P1和P2，形成封闭的P-锁存器(P-latch)电路。
每个PMOS晶体管的源极端子都连接到HV电源，并且其栅极端子交叉连接到另一PMOS晶体管的漏极端子。也就是说，节点14a上的晶体管P1的漏极端子连接到晶体管P2的栅极端子，并且节点14b上的晶体管P2的漏极端子连接到晶体管P1的栅极端子。图1还示出了输入下拉晶体管N1和N2。这些晶体管分别以级联连接的方式连接到晶体管P1和晶体管P2。NMOS晶体管N1的漏极端子连接到节点14a，从而连接到PMOS P1的漏极端子和PMOS P2的栅极，NMOS晶体管N1的栅极端子连接到节点12b以接收INB，NMOS晶体管N1的源极端子连接到VSS电源电压(即，接地电压)。类似地，NMOS晶体管N2的漏极端子连接到节点14b，从而连接到PMOS P2的漏极端子和PMOS P1的栅极，NMOS晶体管N2的栅极端子连接到节点12a以接收IN，并且NMOS晶体管N2的源极端子连接到VSS。
[0019] 反相器16可以包括可以是低电压晶体管的NMOS晶体管和PMOS晶体管。晶体管N1、P1、N2和P2可以是高电压晶体管。电平移位器10的运行在下面进行描述。
[0020] 假设IN是逻辑“1”。INB是IN的反相，所以INB是逻辑“0”。当INB是0时，晶体管N1截止，晶体管N2导通。随着N2导通，节点14b被设置为低(即，VSS)。晶体管P1导通，将节点14a设置为高(即，HV)。晶体管P2截止。
[0021] 假设IN是逻辑“0”。INB是IN的反相，所以INB是逻辑“1”。当INB是1时，晶体管N1导通，晶体管N2截止。随着N1导通，节点14a被设置为低(即，VSS)。晶体管P2导通，将节点14b设置为高(即，HV)。晶体管P1截止。
[0022] 当信号IN从逻辑高(电平LV)转变为0(从而INB从0转变为LV)时，图1的电平移位器10会遭受到NMOS/PMOS的对抗问题(fighting issue)，反之亦然。当信号IN从高转变到低，晶体管N1被迫导通。然而，晶体管P1仍然“导通”。这样，晶体管N1和晶体管P1就会相互对抗。也就是说，当N1试图将节点14a拉到低时，晶体管P1试图将节点14a保持为高。如果晶体管P1比晶体管N1更强(stronger)，那么由于晶体管N1将不能把节点14a拉到低，因此电路将发生故障(fail)。但是如果晶体管P1太弱，电路的速度将会降低。
也就是说，当输入IN从低变到高(LV)时，弱的P1将会慢慢地将节点14a拉到高(HV)。
也就是说，当输入IN从低变到高(LV)时，弱的P1将会慢慢地将节点14a拉到高(HV)。
[0023] 在深亚微米电路中，随着HV-LV间隙持续生长，这种NMOS/PMOS对抗问题提出了重大挑战。例如，在28nm代技术中，HV可以是0.9V，LV可以是0.5V，这样就产生了0.4V的大间隙。在这些条件下，传统的电平移位器10将遇到严重的对抗问题。这种传统设计还不能在较大的HV-LV间隙下整体运行。
[0024] 图2示出了用于改进超低最小VCC器件性能的改进电平移位器50的实施例。除了通过增加一对多栅极PMOS晶体管PB1和PB2而利用正自反馈连接之外，电平移位器50与电平移位器10是相同的。更具体地来说，参考图2，多栅极晶体管PB1和PB2被示为双栅极晶体管。这些晶体管可以是高电压晶体管。晶体管PB1连接在晶体管P1和N1之间，晶体管PB1的源极端子连接到晶体管P1的漏极，晶体管PB1的漏极端子连接到输出节点14a上的晶体管N1的漏极。晶体管PB1的前栅极连接到输入节点12b，以通过反相输入信号INB进行驱动，PB1的背栅极连接到输出节点14a，以通过反馈信号(即，OUT)进行驱动。晶体管PB2连接在晶体管P2和N2之间，晶体管PB2的源极端子连接到晶体管P2的漏极，晶体管PB2的漏极端子连接到输出节点14b上的晶体管N2的漏极。晶体管PB2的前栅极连接到输入节点12a，以通过输入信号IN进行驱动，PB2的背栅极连接到输出节点14b，以通过反馈信号(即，OUTB)进行驱动。
[0025] 双栅极晶体管PB1和PB2可以是FINFET器件，更为优选地可以是多独立栅极FET(MIGFET)器件。MIGFET器件具有独立栅电极。当前栅极和背栅极都试图进行相同偏压时，MIGFET的增益最大。增益对于背栅极偏压很敏感，意味着晶体管的强度可以通过背栅极上的偏压而被调整。晶体管P1、P2、N1和N2也可以是只通过单独栅极控制的双栅极晶体管，比如FINFET器件。
[0026] 电平移位器50的运行将在下面进行论述。
[0027] 假设IN是逻辑“1”，INB是IN的反相，这样INB是逻辑“0”。当INB是0时，晶体管N1截止，晶体管N2导通。随着N2导通，节点14b被设置为低(即，VSS)。晶体管P1“导通”。晶体管PB1的前栅极通过INB(即，0)进行偏压，其背栅极通过节点14a上的信号OUT(即，通过HV)进行偏压。这样，晶体管P1周期性(weekly)“导通”。节点14a被拉高到HV。随着节点14a为高，晶体管P2“截止”。晶体管PB2的前栅极通过LV进行偏压，其背栅极通过“0”而进行偏压。尽管由于P2“截止”，PB2在这些条件下没有起到显著的作用，但是，因为前栅极通过LV进行偏压，晶体管PB2周期性“截止”。
[0028] 假设IN是逻辑“0”，INB是IN的反相，这样INB是逻辑“1”。当INB是1时，晶体管N1导通，晶体管N2截止。随着N1导通，节点14a被拉低(即，VSS)。随着节点14a为低，晶体管P2“导通”。晶体管PB2的前栅极通过IN(即，0)进行偏压，其背栅极通过节点14b(即，通过HV)进行偏压。这样，晶体管PB2周期性“导通”。节点14b被拉高到HV。随着节点14b为高，晶体管P1“截止”。晶体管PB1的前栅极通过LV进行偏压，其背栅极通过“0”进行偏压。因为其前栅极通过LV进行偏压，所以晶体管PB1周期性“截止”。
[0029] 现在，假设信号IN从逻辑高(“1”)(即，LV)转变为逻辑低(“0”)。INB从“0”转变为“1”。这样将晶体管N1导通。PB1的前栅极为LV，背栅极为HV。随着栅极通过逻辑“1”进行偏压，这将晶体管PB1置于强“截止”状态。这样，晶体管N1和晶体管P1有效地相互隔离，从而将晶体管N1和P1之间的对抗最小化。无论晶体管P1如何，节点14a上的信号OUT通过晶体管N1被拉到“0”，这样就导通了晶体管P2。晶体管PB2的前栅极和背栅极都是逻辑低“0”，这样就将晶体管PB2置于强导通状态。晶体管PB2协助将节点OUTB从“0”拉到高(即，HV)。因为有了晶体管PB2的协助，这种从低到高的转变比传统设计更快速。
[0030] 总的来说，当IN从高转变到低时，阻隔晶体管(blocking transistor)PB1将晶体管N1与晶体管P1隔离，使得N1能够将OUT拉到“0”而不与晶体管P1对抗，并且阻隔晶体管PB2协助晶体管P2将OUTB迅速拉高到HV(逻辑“1”)。
[0031] 很明显，当IN从低转变到高时，阻隔晶体管PB2将晶体管N2与晶体管P2隔离，使得N2能够将OUTB拉到“0”而不与晶体管P2对抗，并且阻隔晶体管PB1协助晶体管P1将OUT迅速拉高到HV(逻辑“1”)。
[0032] 图2的电平移位器设计还与用于电平移位器的三栅极设计相比较而进行了测试，该三栅极设计没有利用带有前栅极和背栅极的独立控制的双栅极晶体管。图3示出了仿真结果。实线60代表了来自进行仿真的图2的电平移位器的绘制波形，而虚线70代表了进行仿真的三栅极电平移位器的绘制波形。波形80是LV的值，当HV保持在1.2V时，该值从0.55V扫到0.65V。这代表了0.65V到0.55V的HV-LV间隙。
[0033] 传统的电平移位器(比如图1中所示)只能够在当LV低达大约0.8V，代表HV-LV间隙为0.4V时才能运行，这样，这些传统设计就不能包括在该仿真中。该仿真示出，即使在当LV低于0.6V(即，HV-LV间隙为0.6V甚至更高)时，所提出的电平移位器50还能够良好地运行。该仿真还示出，所提出的电平移位器甚至在瞬时速度方面也要好于三栅极方式，如间隙90所示。
[0034] 这里描述的电平移位器能够有效地将电平在超低电压区域和高电压区域进行移位。在实施例中，电平移位器利用带有自反馈控制的多独立栅极晶体管，以将电平移位器中的上拉晶体管和下拉晶体管之间的对抗问题最小化。这样，该电平移位器理想地适合于节约能源非常重要的低最小VCC逻辑器件(比如，SRAM器件)。
[0035] 如上所述，在一个实施例中，所提供的电平移位器电路包括：电路输入，在低电压电源和接地之间摆动；电路输出，在高电压电源和接地之间的摆动；反相器，反相器输入连接到电路输入，反相器输出形成反相的电路输入；第一NMOS晶体管，其栅极连接到反相的电路输入，其源极接地，其漏极连接到电路输出；第二NMOS晶体管，其栅极连接到电路输入，其源极接地；第一PMOS晶体管，其栅极连接到第二NMOS晶体管的漏极，其源极连接到高电压电源；第二PMOS晶体管，其栅极连接到电路输出，其源极连接到高电压电源；第三PMOS晶体管，该第三PMOS晶体管是多独立栅极类型，其源极连接到第一PMOS晶体管的漏极，其漏极和背栅极连接到电路输出，其前栅极连接到反相的电路输入；以及第四PMOS晶体管，该第四PMOS晶体管是多独立栅极类型，其源极连接到第二PMOS晶体管的漏极，其漏极和背栅极连接到第二NMOS晶体管的漏极，其前栅极连接到电路输入。
[0036] 在另一实施例中，电平移位器电路包括：电路输入，在低电压电源和接地之间摆动；电路输出，在高电压电源和接地之间的摆动；反相电路输出；反相器，其反相器输入连接到电路输入，反相器输出形成反相的电路输入；第一NMOS晶体管，其栅极连接到反相的电路输入，其源极接地，其漏极连接到电路输出；第二NMOS晶体管，其栅极连接到电路输入，其源极接地，其漏接连接到反相的电路输出；第一PMOS晶体管，其栅极连接到反相的电路输出，其源极连接到高电压电源；第二PMOS晶体管，其栅极连接到电路输出，其源极连接到高电压电源；第三PMOS晶体管，该第三PMOS晶体管是双独立栅极类型，其源极连接到第一PMOS晶体管的漏极，其漏极和背栅极连接到电路输出，其前栅极连接到反相的电路输入；以及第四PMOS晶体管，该第四PMOS晶体管是双独立栅极类型，其源极连接到第二PMOS晶体管的漏极，其漏极和背栅极连接到反相的电路输出，其前栅极连接到电路输入。
[0037] 在某些实施例中，低电压电源低于0.8V。在另一些实施例中，低电压电源低于或者等于大约0.6V。在一些实施例中，高电压电源处于或者高于大约1.0V，在其他实施例中，高电压电源处于或者高于大约1.2V。在某些实施例中，高电压电源和低电压电源之间的差大于0.4V，在其他实施例中，该差大于或者等于大约0.55V，在另外的实施例中，该差大于或者等于大约0.6V。
[0038] 尽管根据示例性实施例已经对于本发明进行了描述，但并不限于此。相反，所附权利要求应该被宽泛地理解成包括本领域普通技术人员在不背离本发明的范围以及等同物界限的情况下所做出的其他变型例和实施例。