一种BiCMOS工艺中的VPNP器件结构及其制造方法

摘要

本发明公开了一种BiCMOS工艺中的VPNP器件结构，包括：P型衬底顶部形成有P型埋层和深N阱，深N阱顶部形成有N型埋层、P型埋层和集电区，位于深N阱顶部的P型埋层与集电区相邻；集电区上方形成有基区，基区顶部形成有发射区；浅沟槽隔离形成于P型衬底和深N阱上方与集电区和基区相邻；隔离介质形成于基区和浅沟槽隔离上方，多晶硅层形成于基区上方，部分多晶硅层位于隔离介质上方；P型埋层和N型埋层通过深接触孔引出接金属连线，多晶硅层通过接触孔引出接金属连线，发射区通过接触孔引出接金属连线。本发明还公开了一种所述VPNP器件结构的制造方法。本发明VPNP器件结构及其制造方法能降低集电区电阻，提高器件射频性能，降低VPNP管放大系数和衬底电流。

权利要求

1.一种BiCMOS工艺中的VPNP器件结构的制造方法,其特征是，包括：（1）在P型衬底上制作浅沟槽隔离，注入形成深N阱，在浅沟槽隔离底部注入形成P型埋层和N型埋层；

（2）在深N阱中注入形成P阱，P阱作为器件的集电区；

（3）在集电区中注入形成基区，生长隔离介质，刻蚀打开基区引出窗口；

（4）淀积多晶硅层，刻蚀打开发射区窗口；

（5）在基区中注入形成发射区；

（6）将P型埋层和N型埋层通过深接触孔引出连接金属连线，多晶硅层通过接触孔引出连接金属连线，发射区通过接触孔引出连接金属连线。

2.如权利要求1所述VPNP器件结构的制造方法，其特征是：实施步骤（1）时，P型埋层

14 -2 16 -2

和N型埋层的注入剂量为1 cm 至1 cm ，能量小于15keV。

说明书

一种BiCMOS工艺中的VPNP器件结构及其制造方法

技术领域

[0001] 本发明涉及半导体制造领域，特别是涉及一种BiCMOS工艺中的VPNP器件结构。本发明还涉及一种BiCMOS工艺中的VPNP器件结构的制造方法。

背景技术

[0002] 在射频应用中，需要越来越高的器件特征频率，RFCMOS(射频互补金属氧化层半导体场效晶体管)虽然在先进的工艺技术中能实现较高频率，但还是难以完全满足射频要求，如很难实现40GHz以上的特征频率，而且先进工艺的研发成本也是非常高；化合物半导体可实现非常高的特征频率器件，但由于材料成本高、尺寸小的缺点，加上大多数化合物半导体有毒，限制了其应用。SiGe HBT则是超高频器件的很好选择，首先其利用SiGe(锗硅)与Si(硅)的能带差别，提高发射区的载流子注入效率，增大器件的电流放大倍数；其次利用SiGe基区的高掺杂，降低基区电阻，提高特征频率；另外SiGe工艺基本与硅工艺相兼容，因此SiGe HBT(硅锗异质结双极晶体管)已经成为超高频器件的主力军。

[0003] 常规的SiGe HBT采用高掺杂的集电区埋层，以降低集电区电阻，另外采用深槽隔离降低集电区和衬底之间的寄生电容，改善HBT的频率特性。该器件工艺成熟可靠，但主要缺点有：1.集电区外延成本高；2.射频能力有限，衬底电流高；3.深槽隔离工艺复杂，成本较高。

发明内容

[0004] 本发明要解决的技术问题是提供一种BiCMOS工艺中的VPNP器件结构能降低集电区电阻，提高器件的射频性能，降低VPNP管的放大系数和衬底电流。为此，本发明还提供一种BiCMOS工艺中的VPNP器件结构的制造方法。

[0005] 本发明的VPNP器件结构，包括：P型衬底顶部形成有P型埋层和深N阱，深N阱顶部形成有N型埋层、P型埋层和集电区，位于深N阱顶部的P型埋层与集电区相邻；集电区上方形成有基区，基区顶部形成有发射区；浅沟槽隔离形成于P型衬底和深N阱上方与集电区和基区相邻；隔离介质形成于基区和浅沟槽隔离上方，多晶硅层形成于基区上方，部分多晶硅层位于隔离介质上方；P型埋层和N型埋层通过深接触孔引出连接金属连线，多晶硅层通过接触孔引出连接金属连线，发射区通过接触孔引出连接金属连线。

[0006] 本发明VPNP器件结构的制造方法，包括：

[0007] (1)在P型衬底上制作浅沟槽隔离，注入形成深N阱，在浅沟槽隔离底部注入形成P型埋层和N型埋层；

[0008] (2)在深N阱中注入形成P阱，P阱作为器件的集电区；

[0009] (3)在集电区中注入形成基区，生长隔离介质，刻蚀打开基区引出窗口；

[0010] (4)淀积多晶硅层，刻蚀打开发射区窗口；

[0011] (5)在基区中注入形成发射区；

[0012] (6)将P型埋层和N型埋层通过深接触孔引出连接金属连线，多晶硅层通过接触孔引出连接金属连线，发射区通过接触孔引出连接金属连线。

[0013] 实施步骤(1)时，P型埋层和N型埋层的注入剂量为114cm-2至116cm-2，能量小于15keV。

[0014] 本发明VPNP器件结构的集电区通过一道P型阱注入形成，取代传统工艺中的埋层，在不改变器件基本击穿特性的基础上，能降低集电区电阻，能提高器件的射频性能，能降低VPNP管的放大系数和衬底电流。

附图说明

[0015] 下面结合附图与具体实施方式对本发明作进一步详细的说明：

[0016] 图1是本发明VPNP器件结构的示意图。

[0017] 图2是本发明VPNP器件与传统VPNP器件杂质浓度分布比较示意图。

[0018] 图3是本发明VPNP器件制造方法的流程图。

[0019] 图4是本发明VPNP器件制造方法的示意图一，其显示步骤(1)形成的器件结构。

[0020] 图5是本发明VPNP器件制造方法的示意图一，其显示步骤(2)形成的器件结构。

[0021] 图6是本发明VPNP器件制造方法的示意图一，其显示步骤(3)～(5)形成的器件结构。

[0022] 附图标记说明

[0023] 1是P型衬底 2是深N阱

[0024] 3是P型埋层 4是N型埋层

[0025] 5是集电区 6是基区

[0026] 7是浅沟槽隔离 8发射区

[0027] 9是隔离介质 10是多晶硅层

[0028] 11接触孔 12是深接触孔

[0029] 13金属连线。

具体实施方式

[0030] 如图1所示，本发明的VPNP器件结构，包括：P型衬底1顶部形成有P型埋层3和深N阱2，深N阱2顶部形成有N型埋层4、P型埋层3和集电区5，位于深N阱顶部的P型埋层3与集电区5相邻；集电区5上方形成有基区6，基区6顶部形成有发射区8；浅沟槽隔离7形成于P型衬底1和深N阱2上方与集电区5和基区6相邻；隔离介质9形成于基区6和浅沟槽隔离7上方，多晶硅层10形成于基区6上方，部分多晶硅层10位于隔离介质9上方；P型埋层3和N型埋层4通过深接触孔12引出连接金属连线13，多晶硅层10通过接触孔11引出连接金属连线13，发射区8通过接触孔11引出连接金属连线13。

[0031] 如图2所示，本发明VPNP器件与传统VPNP器件杂质浓度分布，P阱注入后从杂质分布深度来看，不影响器件的击穿特性，由于集电区浓度增加，改善了器件的射频特性，截至频率能得到提高，并且此PNP管的寄生NPN器件的基区宽度大大增加，从而能降低放大系数和衬底电流。

[0032] 如图3所示，本发明VPNP器件结构的制造方法，包括：

[0033] (1)如图4所示，在P型衬底1上制作浅沟槽隔离7，注入形成深N阱2，在浅沟槽隔离7底部注入形成P型埋层3和N型埋层4；

[0034] (2)如图5所示，在深N阱中注入形成P阱，P阱作为器件的集电区5；

[0035] (3)如图6所示，在集电区5中注入形成基区6，生长隔离介质9，刻蚀打开基区引出窗口；

[0036] (4)淀积多晶硅层10，刻蚀打开发射区窗口；

[0037] (5)在基区6中注入形成发射区8；

[0038] (6)将P型埋层3和N型埋层4通过深接触孔12引出连接金属连线13，多晶硅层10通过接触孔11引出连接金属连线13，发射区8通过接触孔11引出连接金属连线13形成如图1所示器件。

[0039] 以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。