一种半导体器件及其形成方法

摘要

一种半导体器件的形成方法，包括：形成材料层，所述材料层暴露伪栅和侧墙并夹于各栅堆叠基体之间，所述材料层材料与所述伪栅材料相同；去除所述伪栅和所述材料层，以形成凹槽；以导电材料填充所述凹槽后，平坦化所述导电材料，以暴露所述侧墙；断开所述侧墙外围的所述导电材料，以形成至少两个导电体，各所述导电体只接于所述侧墙外围一侧的所述有源区，并形成栅堆叠结构和第一接触塞。以及，一种半导体器件。均利于扩大形成接触塞时的工艺窗口。

权利要求

1.一种半导体器件的形成方法，包括：

在半导体基底上形成至少两个栅堆叠基体和侧墙，各所述栅堆叠基体形成于有源区和隔离区上，各所述栅堆叠基体包括栅介质层和伪栅，所述伪栅经所述栅介质层形成于所述半导体基底上，所述侧墙环绕所述伪栅和所述栅介质层或者所述侧墙形成于所述栅介质层上且环绕所述伪栅；

形成材料层，所述材料层暴露所述伪栅和所述侧墙并夹于各所述栅堆叠基体之间，所述材料层材料与所述伪栅材料相同；

同步去除所述伪栅和所述材料层，以形成凹槽；

以导电材料填充所述凹槽后，平坦化所述导电材料，以暴露所述侧墙；

断开所述侧墙外围的所述导电材料，以形成至少两个导电体，各所述导电体只接于所述侧墙外围一侧的所述有源区，并形成栅堆叠结构和第一接触塞。

2.根据权利要求1所述的方法，其特征在于：所述材料层材料与所述伪栅材料为掺杂或非掺杂的多晶硅或非晶硅。

3.根据权利要求2所述的方法，其特征在于，填充所述凹槽的步骤包括：形成第一接触层，所述第一接触层覆盖所述凹槽的底壁和侧壁；

形成第一导电层，所述第一导电层覆盖所述第一接触层。

4.根据权利要求3所述的方法，其特征在于：所述第一接触层包括TiN、TiAlN中的一种或其组合时，所述第一导电层包括W、Al、TiAl中的一种或其组合、以及W、Al或TiAl与Cu的组合。

5.根据权利要求1所述的方法，其特征在于，还包括：形成平坦化的介质层，所述平坦化的介质层覆盖所述栅堆叠结构和所述第一接触塞；

在所述平坦化的介质层中形成接触孔，所述接触孔暴露部分所述第一接触塞；

形成第二接触层，所述第二接触层覆盖所述接触孔的底壁和侧壁；

形成第二导电层，所述第二导电层覆盖所述第二接触层并填充所述接触孔，以形成第二接触塞。

6.根据权利要求5所述的方法，其特征在于：所述第二接触层包括TiN、TiAlN、TaN、TaAlN、TaC中的一种或其组合时，所述第二导电层包括W、Al、Cu、TiAl中的一种或其组合。

7.一种半导体器件的形成方法，包括：

在半导体基底上形成至少两个栅堆叠基体，各所述栅堆叠基体形成于有源区和隔离区上，各所述栅堆叠基体包括栅介质层和伪栅，所述伪栅经所述栅介质层形成于所述半导体基底上；

形成掩膜层，所述掩膜层环绕所述栅堆叠基体并暴露所述有源区的至少一部分，以形成接触区；

形成材料层，所述材料层填充所述接触区并暴露所述伪栅和所述掩膜层，所述材料层材料与所述伪栅材料相同；

同步去除所述伪栅和所述材料层，以形成凹槽；

以导电材料填充所述凹槽后，平坦化所述导电材料，以暴露所述掩膜层，并形成栅堆叠结构和第一接触塞。

8.根据权利要求7所述的方法，其特征在于：所述材料层材料与所述伪栅材料为掺杂或非掺杂的多晶硅或非晶硅。

9.根据权利要求7所述的方法，其特征在于，填充所述凹槽的步骤包括：形成第一接触层，所述第一接触层覆盖所述凹槽的底壁和侧壁；

形成第一导电层，所述第一导电层覆盖所述第一接触层。

10.根据权利要求9所述的方法，其特征在于：所述第一接触层包括TiN、TiAlN中的一种或其组合时，所述第一导电层包括W、Al、TiAl中的一种或其组合、以及W、Al或TiAl与Cu的组合。

11.根据权利要求7所述的方法，其特征在于，还包括：形成平坦化的介质层，所述平坦化的介质层覆盖所述栅堆叠结构和所述第一接触塞；

在所述平坦化的介质层中形成接触孔，所述接触孔暴露部分所述第一接触塞；

形成第二接触层，所述第二接触层覆盖所述接触孔的底壁和侧壁；

形成第二导电层，所述第二导电层覆盖所述第二接触层并填充所述接触孔，以形成第二接触塞。

12.根据权利要求11所述的方法，其特征在于：所述第二接触层包括TiN、TiAlN、TaN、TaAlN、TaC中的一种或其组合时，所述第二导电层包括W、Al、Cu、TiAl中的一种或其组合。

说明书

一种半导体器件及其形成方法

技术领域

[0001] 本发明涉及半导体技术领域，具体来说，涉及一种半导体器件及其形成方法。

背景技术

[0002] 现有的半导体器件的形成方法包括：如图1所示，在半导体衬底10上形成栅极14和侧墙16，所述栅极14经栅介质层12形成于所述半导体衬底10上，所述侧墙16覆盖所述栅极14中相对的侧面，继而形成源漏区20和接触区18（如金属硅化物层）；如图2所示，形成平坦化的介质层22，所述平坦化的介质层22覆盖所述栅极14和侧墙16；然后，利用掩模，刻蚀所述介质层22，以形成接触塞。

[0003] 其中，形成所述接触塞的步骤包括：首先，如图3所示，在所述介质层22中形成接触孔30，所述接触孔30暴露部分所述接触区18；随后，如图4所示，形成接触层32，所述接触层32覆盖所述接触孔30的底壁和侧壁；再后，如图5所示，形成导电层34，所述导电层34形成于所述接触层32上且填充所述接触孔30。如图6所示，在平坦化所述导电层34和所述接触层32以暴露所述介质层22后，继续后续操作。

[0004] 然而，随着半导体器件之间间距（pitch）越来越小，导致形成接触塞时的工艺窗口越来越小。需要一种新的半导体器件制造工艺，以扩大所述工艺窗口。

发明内容

[0005] 为了解决上述问题，本发明提供了一种半导体器件及其形成方法，利于扩大形成接触塞时的工艺窗口。

[0006] 本发明提供的一种半导体器件的形成方法，包括：

[0007] 在半导体基底上形成至少两个栅堆叠基体和侧墙，各所述栅堆叠基体形成于有源区和隔离区上，各所述栅堆叠基体包括栅介质层和伪栅，所述伪栅经所述栅介质层形成于所述半导体基底上，所述侧墙环绕所述伪栅和所述栅介质层或者所述侧墙形成于所述栅介质层上且环绕所述伪栅；

[0008] 形成材料层，所述材料层暴露所述伪栅和所述侧墙并夹于各所述栅堆叠基体之间，所述材料层材料与所述伪栅材料相同；

[0009] 去除所述伪栅和所述材料层，以形成凹槽；

[0010] 以导电材料填充所述凹槽后，平坦化所述导电材料，以暴露所述侧墙；

[0011] 断开所述侧墙外围的所述导电材料，以形成至少两个导电体，各所述导电体只接于所述侧墙外围一侧的所述有源区，并形成栅堆叠结构和第一接触塞。

[0012] 本发明提供的一种半导体器件，所述半导体器件包括第一接触塞和至少两个栅堆叠结构，各所述栅堆叠结构形成于有源区和隔离区上，各所述栅堆叠结构均包括金属栅极，所述第一接触塞夹于各所述栅堆叠结构之间，所述第一接触塞材料与所述金属栅极材料相同。

[0013] 本发明提供的一种半导体器件的形成方法，包括：

[0014] 在半导体基底上形成至少两个栅堆叠基体，各所述栅堆叠基体形成于有源区和隔离区上，各所述栅堆叠基体包括栅介质层和伪栅，所述伪栅经所述栅介质层形成于所述半导体基底上；

[0015] 形成掩膜层，所述掩膜层环绕所述栅堆叠基体并暴露所述有源区的至少一部分，以形成接触区；

[0016] 形成材料层，所述材料层填充所述接触区并暴露所述伪栅和所述掩膜层，所述材料层材料与所述伪栅材料相同；

[0017] 去除所述伪栅和所述材料层，以形成凹槽；

[0018] 以导电材料填充所述凹槽后，平坦化所述导电材料，以暴露所述掩膜层，并形成栅堆叠结构和第一接触塞。

[0019] 与现有技术相比，采用本发明提供的技术方案具有如下优点：

[0020] 采用替代栅工艺时，通过使材料层与所述伪栅材料相同，可在去除伪栅时，同步去除所述材料层，以形成凹槽；继而，以导电材料填充所述凹槽后，平坦化所述导电材料，可暴露所述侧墙并形成栅堆叠结构和第一接触塞；利于充分利用有限的间距，在所述间距所占据的空间内全部填充所述导电材料以形成所述接触塞，即，可采用自对准工艺形成所述接触塞，利于扩大形成接触塞时的工艺窗口；此外，同步去除所述伪栅和所述材料层，利于简化工艺及减小去除操作对半导体基底的损伤。

附图说明

[0021] 图1至图6所示为现有技术中形成半导体器件时各中间结构的剖视图；

[0022] 图7至图13所示为本发明半导体器件的形成方法的一个实施例中获得的各中间结构的剖视图；

[0023] 图14所示为本发明半导体器件实施例的结构示意图；

[0024] 图15至图19所示为本发明半导体器件的形成方法的另一个实施例中获得的各中间结构的剖视图。

具体实施方式

[0025] 下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。

[0026] 此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。

[0027] 本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。

[0028] 本发明提供了一种半导体器件的形成方法，包括：

[0029] 首先，如图7所示，在半导体基底100上形成至少两个栅堆叠基体和侧墙106，所述栅堆叠基体形成于有源区和隔离区101上（各所述有源区由所述隔离区101隔离），各所述栅堆叠基体包括栅介质层102和伪栅104，所述伪栅104经所述栅介质层102形成于所述半导体基底100上，所述侧墙106环绕所述伪栅104和所述栅介质层102（本实施例；利于减小寄生电容），或者所述侧墙106形成于所述栅介质层102上且环绕所述伪栅104（其他实施例）。

[0030] 其中，在本实施例中，所述半导体基底100可为硅衬底，优选地，所述半导体基底100为硅外延层，所述半导体基底100也可为绝缘体上硅（SOI）。所述栅介质层102可以选用铪基材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO中的一种或其组合，或者，可以选用Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合及其与铪基材料的组合。侧墙106可以包括氮化硅、氧化硅、氮氧化硅、碳化硅中的一种或其组合。侧墙106可以具有多层结构。所述伪栅104可为掺杂或未掺杂的多晶硅或非晶硅（掺杂元素可为B、P或As等），优选为掺杂或未掺杂的多晶硅，利于精确地控制所述伪栅104的尺寸，继而，利于精确地控制后续形成的栅极的尺寸。在其他实施例中，所述伪栅104也可为异于所述侧墙106材料的其他绝缘材料、异于所述半导体基底100材料的其他半导体材料，或者，为导电材料。

[0031] 在形成后续材料层之前，还需形成源漏区120。在本实施例中，所述源漏区120可在向所述硅衬底中注入离子（如，掺杂硼、磷或砷）后形成，所述源漏区120可以是N型或P型的硅材料。并在所述源漏区120表面形成接触层122（如金属硅化物层）。

[0032] 此外，在其他实施例中，形成所述源漏区120的步骤也可包括：首先，以所述栅堆叠基体为掩膜，在所述半导体基底100上形成沟槽，以暴露所述半导体基底100材料；随后，以暴露的所述半导体基底100材料为籽晶，生成半导体材料，以填充所述沟槽。

[0033] 对于PMOS器件，所述半导体材料为Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件，所述半导体材料为Si:C，C的原子数百分比的取值范围为0.2%～2%，如0.5%、1%或1.5%。可在生成硅的反应物中掺入包含掺杂离子成分的反应物而直接形成所述半导体材料。随后，在暴露的所述源漏区120上形成金属硅化物层（在所述伪栅104上也形成有所述金属硅化物层），利于减小后续形成的第一接触塞与所述半导体基底100之间的接触电阻。在其他实施例中，所述金属硅化物层还可形成于去除所述伪栅104和所述材料层之后、填充所述导电材料之前。

[0034] 随后，如图8所示，形成材料层140，所述材料层140暴露所述伪栅104和所述侧墙106并夹于各所述栅堆叠基体之间。

[0035] 具体地：首先，形成材料层140，所述材料层140覆盖所述栅堆叠基体并填充各所述栅堆叠基体之间的空隙；随后，平坦化所述材料层140，以暴露所述伪栅104和所述侧墙106。

[0036] 所述材料层140材料可与所述伪栅104材料相同，可在后续去除伪栅104时，同步去除所述材料层140，利于简化工艺及减小去除操作对半导体基底的损伤。可采用化学机械研磨（CMP）工艺执行平坦化操作。

[0037] 再后，如图9所示，去除所述伪栅104和所述材料层140，以形成凹槽142。可采用反应离子刻蚀（RIE）等各向异性刻蚀工艺执行所述去除操作。

[0038] 然后，如图10所示，在以导电材料填充所述凹槽142后，平坦化所述导电材料，以暴露所述侧墙，再断开所述侧墙外围的所述导电材料，以形成至少两个导电体，各所述导电体只接于所述侧墙外围一侧的所述有源区，并形成栅堆叠结构和第一接触塞。

[0039] 其中，填充所述凹槽的步骤包括：首先，形成第一接触层144，所述第一接触层144覆盖所述凹槽142的底壁和侧壁；随后，形成第一导电层146，所述第一导电层146覆盖所述接触层144并填充所述凹槽142。

[0040] 所述第一接触层144可包括TiN、TiAlN中的一种或其组合，此时，所述第一导电层146包括W、Al、TiAl中的一种或其组合、以及W、Al或TiAl与Cu的组合。本文件中，“W、Al或TiAl与Cu的组合”意指：先以W、Al或TiAl层覆盖所述凹槽142的底壁和侧壁，再以Cu层形成于W、Al或TiAl层上，利于减少Cu向所述半导体基底100扩散。

[0041] 再后，形成第二接触塞，所述第二接触塞接于所述第一接触塞。形成所述第二接触塞的步骤包括：首先，如图11所示，形成平坦化的介质层180，所述平坦化的介质层180覆盖所述栅堆叠结构和所述第一接触塞；随后，如图12所示，在平坦化的所述介质层180中形成接触孔182，所述接触孔182暴露部分所述第一接触塞；然后，顺次形成第二接触层184和第二导电层186，所述第二接触层184覆盖所述接触孔182的底壁和侧壁，所述第二导电层186覆盖所述第二接触层184并填充所述接触孔182。如图13所示，在平坦化所述第二接触层184和所述第二导电层186后，继续后续操作。

[0042] 所述第二接触层184可包括TiN、TiAlN、TaN、TaAlN、TaC中的一种或其组合，此时，所述第二导电层186包括W、Al、Cu、TiAl中的一种或其组合。

[0043] 所述伪栅104、所述材料层140和所述介质层180均可采用化学气相淀积（CVD）、物理气相淀积（PVD）、脉冲激光沉积（PLD）、原子层淀积（ALD）、等离子体增强原子层淀积（PEALD）或其他适合的工艺形成。

[0044] 所述伪栅104、所述材料层140和所述介质层180均可包括氧化硅（USG）、掺杂的氧化硅（如氟硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃）、低k电介质材料（如黑钻石、coral等）中的一种或其组合。所述伪栅104、所述材料层140和所述介质层180均可具有多层结构。所述介质层180材料和所述伪栅104可相同或不同。可采用化学机械研磨（CMP）工艺执行所述平坦化操作。

[0045] 采用替代栅工艺时，通过使材料层材料与所述伪栅材料相同，可在去除伪栅时，同步去除所述材料层，以形成凹槽；继而，以导电材料填充所述凹槽后，平坦化所述导电材料，可暴露所述侧墙并形成栅堆叠结构和第一接触塞；利于充分利用有限的间距，在所述间距所占据的空间内全部填充所述导电材料以形成所述接触塞，即，可采用自对准工艺形成所述接触塞，利于扩大形成接触塞时的工艺窗口；此外，同步去除所述伪栅和所述材料层，利于简化工艺及减小去除操作对半导体基底的损伤。

[0046] 如图14所示，本发明还提供了一种半导体器件，所述半导体器件形成于半导体基底200上，所述半导体器件包括第一接触塞220和至少两个栅堆叠结构，各所述栅堆叠结构形成于有源区（其上形成有源漏区240及金属硅化物层242，所述金属硅化物层242由所述源漏区240的表层与金属反应后形成）和隔离区201上，各所述栅堆叠结构均包括金属栅极204，其中，所述第一接触塞夹于各所述栅堆叠结构之间，所述第一接触塞220材料与所述金属栅极204材料相同。

[0047] 所述栅堆叠结构包括栅介质层202、金属栅极204和侧墙206，所述金属栅极204经所述栅介质层202形成于所述半导体基底200上，所述侧墙206环绕所述金属栅极204和所述栅介质层202，或者所述侧墙206形成于所述栅介质层202上且环绕所述金属栅极204。其中，除标号外，所述栅堆叠结构与前述实施例中描述的相同，不再赘述。

[0048] 其中，所述第一接触塞220可包括第一接触层和第一导电层，所述第一导电层形成于所述第一接触层上，所述第一接触层包括TiN、TiAlN中的一种或其组合；所述第一导电层包括W、Al、TiAl中的一种或其组合、以及W、Al或TiAl与Cu的组合。

[0049] 此外，所述半导体器件还包括第二接触塞，所述第二接触塞包括第二接触层和第二导电层，所述第二导电层经所述第二接触层形成于所述第一接触塞上，所述第二接触层包括TiN、TiAlN、TaN、TaAlN、TaC中的一种或其组合；所述第二导电层包括W、Al、Cu、TiAl中的一种或其组合。

[0050] 本发明还提供了一种半导体器件的形成方法，包括：

[0051] 首先，如图15所示，在半导体基底上形成至少两个栅堆叠基体，各所述栅堆叠基体形成于有源区103和隔离区101上，各所述栅堆叠基体包括栅介质层122和伪栅120，所述伪栅120经所述栅介质层122形成于所述半导体基底上；

[0052] 随后，如图16所示，形成掩膜层140，所述掩膜层140环绕所述栅堆叠基体并暴露所述有源区103的至少一部分（本实施例中暴露所述栅堆叠基体外的全部有源区，在其他实施例中，可暴露部分所述有源区），以形成接触区142；

[0053] 再后，如图17所示，形成材料层144，所述材料层144填充所述接触区142并暴露所述伪栅120和所述掩膜层140，所述材料层144材料与所述伪栅120材料相同；

[0054] 然后，如图18所示，去除所述伪栅120（暴露所述栅介质层122）和所述材料层144，以形成凹槽146；

[0055] 最后，如图19所示，以导电材料160填充所述凹槽146后，平坦化所述导电材料160，以暴露所述掩膜层140，并形成栅堆叠结构和第一接触塞。

[0056] 其中，所述掩膜层140可为任一绝缘材料，如氮化硅、氮氧化硅、碳化硅或氮碳化硅中的一种或其组合（如可为多层结构）。所述掩膜层140可采用沉积-刻蚀工艺形成。

[0057] 其中，所述材料层材料与所述伪栅材料可为掺杂或非掺杂的多晶硅或非晶硅。

[0058] 填充所述凹槽的步骤包括：形成第一接触层，所述第一接触层覆盖所述凹槽的底壁和侧壁；形成第一导电层，所述第一导电层覆盖所述第一接触层。

[0059] 所述第一接触层包括TiN、TiAlN中的一种或其组合时，所述第一导电层包括W、Al、TiAl中的一种或其组合、以及W、Al或TiAl与Cu的组合。

[0060] 该方法还可包括：

[0061] 首先，形成平坦化的介质层，所述平坦化的介质层覆盖所述栅堆叠结构和所述第一接触塞；随后，在所述平坦化的介质层中形成接触孔，所述接触孔暴露部分所述第一接触塞；再后，形成第二接触层，所述第二接触层覆盖所述接触孔的底壁和侧壁；最后，形成第二导电层，所述第二导电层覆盖所述第二接触层并填充所述接触孔，以形成第二接触塞。

[0062] 其中，所述第二接触层包括TiN、TiAlN、TaN、TaAlN、TaC中的一种或其组合时，所述第二导电层包括W、Al、Cu、TiAl中的一种或其组合。

[0063] 涉及的其他材料的组成及形成方法同前述实施例中所述，不再赘述。

[0064] 此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。