晶体管及其制作方法

摘要

本发明提供一种晶体管及其制作方法，所述方法包括：提供形成有有源层的半导体衬底；在所述有源层两侧的半导体衬底表面形成于所述有源层之间具有间隙的掩埋层；在所述掩埋层表面和间隙内形成有源层齐平的第一外延层；在所述第一外延层内形成露出所述半导体衬底的沟槽，所述沟槽位于所述掩埋层与所述有源层之间；在所述沟槽内形成厚度小于所述沟槽的深度的掩埋侧墙；在所述掩埋侧墙、有源层和第一外延层的表面形成第二外延层；在所述有源层上方的第二外延层表面形成栅极结构；在所述栅极结构两侧的第二外延层内和第一外延层内形成源区和漏区，所述源区和漏区位于所述隔离侧墙两侧。本发明改善了晶体管的短沟道效应，改善了器件的性能。

权利要求

1.一种晶体管的制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底表面形成有有源层，所述有源层的材质与所述半导体衬底的材质相同；

在所述有源层两侧的半导体衬底表面形成掩埋层，所述掩埋层与所述有源层之间具有间隙；

在所述掩埋层表面和间隙内形成第一外延层，所述第一外延层与所述有源层齐平；

在所述第一外延层内形成露出所述半导体衬底的沟槽，所述沟槽位于所述掩埋层与所述有源层之间；

在所述沟槽内形成掩埋侧墙，所述掩埋侧墙的厚度小于所述沟槽的深度；

在所述掩埋侧墙、有源层和第一外延层的表面形成第二外延层；

在所述有源层上方的第二外延层表面形成栅极结构；

在所述栅极结构两侧的第二外延层内和第一外延层内形成源区和漏区，所述源区和漏区位于所述掩埋侧墙两侧。

2.如权利要求1所述的晶体管的制作方法，其特征在于，位于所述掩埋侧墙上方的第二外延层的厚度范围为10～300纳米。

3.如权利要求1所述的晶体管的制作方法，其特征在于，所述掩埋层的材质为绝缘材质。

4.如权利要求3所述的晶体管的制作方法，其特征在于，所述掩埋层的厚度范围为5～

100埃。

5.如权利要求1所述的晶体管的制作方法，其特征在于，所述掩埋侧墙的材质为绝缘材质。

6.如权利要求5所述的晶体管的制作方法，其特征在于，所述掩埋侧墙的厚度范围为

3～30纳米。

7.如权利要求1所述的晶体管的制作方法，其特征在于，所述沟槽的宽度范围为3～

30纳米。

8.如权利要求3或5所述的晶体管的制作方法，其特征在于，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。

9.如权利要求1所述的晶体管的制作方法，其特征在于，位于所述有源层表面的第二外延层的厚度范围为20～100纳米。

10.如权利要求1所述的晶体管的制作方法，其特征在于，所述有源层的厚度范围为

0.05～0.2微米。

11.一种晶体管，其特征在于，包括：半导体衬底，所述半导体衬底表面形成有有源层，所述有源层的材质与所述半导体衬底的材质相同；

掩埋层，位于所述有源层两侧的半导体衬底表面，所述掩埋层与所述有源层之间具有间隙；

第一外延层，位于所述掩埋层表面和间隙内，所述第一外延层与所述有源层齐平；

沟槽，位于所述第一外延层内，所述沟槽位于所述掩埋层与所述有源层之间，且暴露出所述半导体衬底；

掩埋侧墙，位于所述沟槽内，所述掩埋侧墙的厚度小于所述沟槽的深度；

第二外延层，位于所述掩埋侧墙、有源层和第一外延层的表面；

栅极结构，位于所述有源层上方的第二外延层表面；

源区，位于所述掩埋侧墙一侧的第二外延层和第一外延层内；

漏区，位于所述掩埋侧墙另一侧的第二外延层和第一外延层内。

12.如权利要求11所述的晶体管，其特征在于，位于所述掩埋侧墙上方的第二外延层的厚度范围为10～300纳米。

13.如权利要求11所述的晶体管，其特征在于，所述掩埋层的材质为绝缘材质。

14.如权利要求12所述的晶体管，其特征在于，所述掩埋层的厚度范围为5～100埃。

15.如权利要求11所述的晶体管，其特征在于，所述掩埋侧墙的材质为绝缘材质。

16.如权利要求15所述的晶体管，其特征在于，所述掩埋侧墙的厚度范围为3～30纳米。

17.如权利要求11所述的晶体管，其特征在于，所述沟槽的宽度范围为3～30纳米。

18.如权利要求13或15的晶体管，其特征在于，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。

19.如权利要求11述的晶体管，其特征在于，位于所述有源层表面的第二外延层的厚度范围为20～100纳米。

20.如权利要求11述的晶体管，其特征在于，所述有源层的厚度范围为0.05～0.2微米。

说明书

晶体管及其制作方法

技术领域

[0001] 本发明涉及半导体领域，特别涉及晶体管及其制作方法。

背景技术

[0002] 金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。

[0003] 现有技术提供了一种晶体管的制作方法。请参考图1至图3，为现有技术的晶体管的制作方法剖面结构示意图。

[0004] 请参考图1，提供半导体衬底100，所述半导体衬底100上形成栅介质层101和栅极102，所述栅介质层101和栅极102构成栅极结构。

[0005] 继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层103。

[0006] 接着，请参考图2，在栅极结构两侧的半导体衬底内形成轻掺杂区104，所述轻掺杂区104通过离子注入形成。

[0007] 接着，请参考图3，在栅极结构两侧的半导体衬底上形成栅极结构的侧墙105。进行源/漏区重掺杂注入(S/D)，在栅极结构两侧的半导体衬底100内形成源区106和漏区107。

[0008] 在公开号为CN101789447A的中国专利申请中可以发现更多关于现有技术的信息。

[0009] 在实际中发现，现有方法制作的晶体管短沟道效应明显，器件的性能不理想。

发明内容

[0010] 本发明解决的问题是提供了一种晶体管及其制作方法，所述方法改善了晶体管的短沟道效应，改善了器件的性能。

[0011] 为解决上述问题，本发明提供了一种晶体管的制作方法，包括：

[0012] 提供半导体衬底，所述半导体衬底表面形成有有源层，所述有源层的材质与所述半导体衬底的材质相同；

[0013] 在所述有源层两侧的半导体衬底表面形成掩埋层，所述掩埋层与所述有源层之间具有间隙；

[0014] 在所述掩埋层表面和间隙内形成第一外延层，所述第一外延层与所述有源层齐平；

[0015] 在所述第一外延层内形成露出所述半导体衬底的沟槽，所述沟槽位于所述掩埋层与所述有源层之间；

[0016] 在所述沟槽内形成掩埋侧墙，所述掩埋侧墙的厚度小于所述沟槽的深度；

[0017] 在所述掩埋侧墙、有源层和第一外延层的表面形成第二外延层；

[0018] 在所述有源层上方的第二外延层表面形成栅极结构；

[0019] 在所述栅极结构两侧的第二外延层内和第一外延层内形成源区和漏区，所述源区和漏区位于所述隔离侧墙两侧。

[0020] 可选地，位于所述掩埋侧墙上方的第二外延层的厚度范围为10～300纳米。

[0021] 可选地，所述掩埋层的材质为绝缘材质。

[0022] 可选地，所述掩埋层的厚度范围为5～100埃。

[0023] 可选地，所述掩埋侧墙的材质为绝缘材质。

[0024] 可选地，所述掩埋侧墙的厚度范围为3～30纳米。

[0025] 可选地，所述沟槽的宽度范围为3～30纳米。

[0026] 可选地，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。

[0027] 可选地，位于所述有源层表面的第二外延层的厚度范围为20～100纳米。

[0028] 可选地，所述有源层的厚度范围为0.05～0.2微米。

[0029] 相应地，本发明还提供一种晶体管，包括：

[0030] 半导体衬底，所述半导体衬底表面形成有有源层，所述有源层的材质与所述半导体衬底的材质相同；

[0031] 掩埋层，位于所述有源层两侧的半导体衬底表面，所述掩埋层与所述有源层之间具有间隙；

[0032] 第一外延层，位于所述掩埋层表面和间隙内，所述第一外延层与所述有源层齐平；

[0033] 沟槽，位于所述第一外延层内，所述沟槽位于所述掩埋层与所述有源层之间，且暴露出所述半导体衬底；

[0034] 掩埋侧墙，位于所述沟槽内，所述掩埋侧墙的厚度小于所述沟槽的深度；

[0035] 第二外延层，位于所述掩埋侧墙、有源层和第一外延层的表面；

[0036] 栅极结构，位于所述有源层上方的第二外延层表面；

[0037] 源区，位于所述掩埋侧墙一侧的第二外延层和第一外延层内。

[0038] 漏区，位于所述掩埋侧墙另一侧的第二外延层和第一外延层内。

[0039] 可选地，位于所述掩埋侧墙上方的第二外延层的厚度范围为10～300纳米。

[0040] 可选地，所述掩埋层的材质为绝缘材质。

[0041] 可选地，所述掩埋层的厚度范围为5～100埃。

[0042] 可选地，所述掩埋侧墙的材质为绝缘材质。

[0043] 可选地，所述掩埋侧墙的厚度范围为3～30纳米。

[0044] 可选地，所述沟槽的宽度范围为3～30纳米。

[0045] 可选地，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。

[0046] 可选地，位于所述有源层表面的第二外延层的厚度范围为20～100纳米。

[0047] 可选地，所述有源层的厚度范围为0.05～0.2微米。

[0048] 与现有技术相比，本发明具有以下优点：

[0049] 首先提供形成有有源层的半导体衬底，在所述有源层两侧的半导体衬底表面形成与所述有源层之间具有间隙的掩埋层，然后在所述掩埋层表面和间隙内形成与所述有源层齐平的第一外延层；接着在所述第一外延层内形成露出所述半导体衬底的沟槽，所述沟槽位于所述掩埋层与所述有源层之间；然后在所述沟槽内形成厚度小于所述沟槽的深度的掩埋侧墙，在所述掩埋侧墙、有源层和第一外延层的表面形成第二外延层，所述掩埋侧墙将后续在栅极结构两侧的第二外延层内和第一外延层内形成的源区和漏区隔离，从而所述掩埋侧墙可以防止源区和漏区的掺杂离子横向扩散，从而改善晶体管的短沟道效应，并且由于所述源区和漏区位于掩埋层上方的第一外延层和第二外延层内，从而减小了所述源区和漏区与半导体衬底之间的结电容，减小了结漏电流，提高了器件的性能。

附图说明

[0050] 图1～图3是现有技术的晶体管制作方法剖面结构示意图；

[0051] 图4是本发明的晶体管制作方法流程示意图；

[0052] 图5～图15是本发明一个实施例的晶体管制作方法剖面结构示意图。

具体实施方式

[0053] 现有方法制作的晶体管的短沟道效应明显，器件的性能不理想。随着半导体工艺的发展，超浅结技术应用于制作源区和漏区，源区和漏区之间的离子横向扩散更加严重，从而使得所述的短沟道效应更加明显，并且源区和漏区与半导体衬底存在较大的结电容和结漏电流，从而降低了器件的响应速度，影响了器件的性能。

[0054] 为了解决上述问题，发明人提出一种晶体管的制作方法，请参考图4所示的本发明的晶体管制作方法流程示意图，所述方法包括：

[0055] 步骤S1，提供半导体衬底，所述半导体衬底表面形成有有源层，所述有源层的材质与所述半导体衬底的材质相同；

[0056] 步骤S2，在所述有源层两侧的半导体衬底表面形成掩埋层，所述掩埋层与所述有源层之间具有间隙；

[0057] 步骤S3，在所述掩埋层表面和间隙内形成第一外延层，所述第一外延层与所述有源层齐平；

[0058] 步骤S4，在所述第一外延层内形成露出所述半导体衬底的沟槽，所述沟槽位于所述掩埋层与所述有源层之间；

[0059] 步骤S5，在所述沟槽内形成掩埋侧墙，所述掩埋侧墙的厚度小于所述沟槽的深度；

[0060] 步骤S6，在所述掩埋侧墙、有源层和第一外延层的表面形成第二外延层；

[0061] 步骤S7，在所述有源层上方的第二外延层表面形成栅极结构；

[0062] 步骤S8，在所述栅极结构两侧的第二外延层内和第一外延层内形成源区和漏区，所述源区和漏区位于所述隔离侧墙两侧。

[0063] 下面将结合具体的实施例对本发明的技术方案进行详细的说明。

[0064] 为了更好地说明，本发明的技术方案，请参考图5～图15所示的本发明一个实施例的晶体管制作方法剖面结构示意图。

[0065] 首先，请参考图5，提供半导体衬底200，所述半导体衬底表面200形成有有源层201，所述有源层201的材质与所述半导体衬底200的材质相同。

[0066] 作为一个实施例，所述半导体衬底200的材质为硅。在其他的实施例中，所述半导体衬底200的材质还可以为锗、锗硅等其他半导体材质。

[0067] 本实施例中，所述有源层201的厚度范围为0.05～0.2微米。作为一个实施例，所述有源层201通过刻蚀半导体衬底形成。具体地，所述包含有所述有源层201的制作方法包括：

[0068] 提供半导体衬底200；

[0069] 部分刻蚀所述半导体衬底200，在剩余的半导体衬底200表面形成有源层201。

[0070] 作为其他的实施例，所述有源层201的制作方法还可以为：

[0071] 提供半导体衬底200；

[0072] 在所述半导体衬底200的表面沉积外延层；

[0073] 部分刻蚀所述外延层，形成所述有源层201。

[0074] 然后，请参考图6，在所述有源层201两侧的半导体衬底200的表面形成掩埋层202。所述掩埋层202的材质为绝缘材质，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。作为优选的实施例，所述绝缘材质为氧化硅，其可以利用氧化工艺或化学气相沉积工艺制作。

[0075] 所述掩埋层202用于将后续形成的源区和漏区与所述半导体衬底200隔离，从而减小所述源区和漏区与所述半导体衬底200之间的结电容。

[0076] 作为优选的实施例，所述掩埋层202的厚度范围为5～100埃。

[0077] 接着，请参考图7，沿所述有源层201的厚度方向，刻蚀所述掩埋层202，在所述有源层201与掩埋层202之间形成间隙。

[0078] 所述刻蚀工艺可以为干法刻蚀工艺或湿法刻蚀工艺，所述刻蚀工艺与现有技术相同，作为本领域技术人员的公知技术，在此不做详细说明。

[0079] 所述间隙用于露出下方的半导体衬底200，从而能够在后续的工艺步骤中能够进行外延沉积工艺。

[0080] 作为一个实施例，所述间隙的宽度范围为10纳米～1微米。

[0081] 然后，请参考图8，在所述掩埋层202的表面和间隙内形成第一外延层203，所述第一外延层203与所述有源层201齐平。所述第一外延层203的材质、晶向和电阻率与所述半导体衬底200基本相同。作为一个实施例，所述第一外延层203利用外延沉积工艺制作。所述外延沉积工艺与现有的外延沉积工艺相同，作为本领域技术人员的公知技术，在此不做详细地说明。

[0082] 接着，请参考图9，在所述第一外延层203形成露出所述半导体衬底200的沟槽，所述沟槽位于所述掩埋层202与所述有源层202之间。

[0083] 所述沟槽的宽度范围为3～30纳米。

[0084] 作为一个实施例，所述沟槽的制作方法为：

[0085] 沿所述有源层201厚度方向进行刻蚀工艺，刻蚀所述第一外延层203，直至露出下方的半导体衬底200，所述刻蚀工艺为湿法刻蚀工艺或干法刻蚀工艺，所述湿法刻蚀工艺或干法刻蚀工艺的参数设置与现有技术相同，在此不做赘述。

[0086] 然后，请参考图10，在所述第一外延层203表面和沟槽内形成绝缘层，所述绝缘层的材质可以为氧化硅、碳化硅、碳化硅或氮氧化硅在内的绝缘材质。作为一个实施例，所述绝缘层的材质为氧化硅，其可以利用氧化工艺或化学气相沉积工艺制作。

[0087] 接着，请参考图11，去除位于所述第一外延层203表面的绝缘层，位于所述沟槽内的绝缘层形成掩埋侧墙204。所述掩埋侧墙204用于防止后续形成的源区和漏区之间的掺杂离子的扩散，从而改善晶体管的短沟道效应。

[0088] 作为一个实施例，去除位于所述外延层203表面的绝缘层的方法为现有的化学机械研磨的方法，所述化学机械研磨的方法作为本领域技术人员的公知技术，在此不做详细地说明。

[0089] 接着，请参考图12，进行刻蚀工艺，去除部分掩埋侧墙204，使得所述掩埋侧墙204的深度小于所述沟槽的深度，从而有利于后续的外延层沉积工艺的进行。

[0090] 然后，请参考图13，进行外延沉积工艺，在所述掩埋侧墙204、有源层201和第一外延层203的表面形成第二外延层205。其中，位于所述有源层201表面的第二外延层205的厚度范围为20～100纳米。

[0091] 由于所述掩埋侧墙204的深度小于所述沟槽的深度，在进行外延沉积工艺时，所述掩埋侧墙204的顶部被暴露出，且所述顶部的两侧具有所述第一外延层203，从而所述顶部能够在所述外延层沉积工艺从所述掩埋侧墙204的两侧向所述掩埋侧墙204上方形成第二外延层205，所述第二外延层205覆盖所述掩埋侧墙204且覆盖所述第一外延层203的表面。

[0092] 所述第二外延层205与所述第一外延层203用于在后续的工艺步骤中制作源区和漏区。位于所述掩埋侧墙204上方的第二外延层205的厚度范围为10～300纳米，所述第二外延层205作为晶体管的沟道区，作为后续形成的源区和漏区之间的导电沟道。

[0093] 由于利用外延沉积工艺制作，因此所述第二外延层205的材质、晶向和电阻率与所述第一外延层203的材质、晶向和电阻率基本相同。

[0094] 然后，请参考图14，在所述有源层201上方的第二外延层205表面依次形成栅介质层206和栅极207。

[0095] 所述栅介质层206的材质为氧化硅，其可以利用氧化工艺制作。所述栅介质层206的厚度范围为10～100埃。

[0096] 所述栅极207的材质为多晶硅，其可以利用化学气相沉积工艺制作。

[0097] 然后，请继续参考图14，在所述栅介质层206的两侧、栅极207的两侧和顶部形成间隙氧化层208，所述间隙氧化层208用于保护所述栅介质层206和栅极207。所述间隙氧化层208可以利用氧化工艺或沉积工艺制作。所述间隙氧化层208的厚度范围为10～50埃。

[0098] 接着，请继续参考图14，以所述栅极207和间隙氧化层208为掩膜，进行离子注入，在所述栅极207两侧的第二外延层205内形成轻掺杂区209，形成所述轻掺杂区209的离子注入的参数与现有的形成轻掺杂区的离子注入的参数相同，作为本领域技术人员的公知技术，在此不做详细地说明。

[0099] 然后，请参考图15，在所述栅极207和间隙氧化层208两侧的第二外延层205的表面形成侧墙208，所述侧墙208与所述栅介质层206、栅极207、间隙氧化层208构成栅极结构。

[0100] 所述侧墙208的材质为绝缘材质，所述侧墙208的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细地说明。

[0101] 接着，请继续参考图15，在所述栅极结构两侧的第二外延层205内和第一外延层203内形成源区210和漏区211，所述源区210和漏区211位于所述隔离侧墙204的两侧。
所述源区210和漏区211的制作方法利用现有的源/漏离子注入形成(SD implant)。由于位于所述掩埋侧墙204上方的第二外延层205的厚度范围为10～300纳米，所述第二外延层205作为晶体管的沟道区，作为后续形成的源区和漏区之间的导电沟道。在位于所述掩埋侧墙204上方的第二外延层205的厚度为上述数值范围内，可以保证晶体管的正常工作，并且所述隔离侧墙204可以有效阻止源区210和漏区211之间的掺杂离子通过所述隔离侧墙204所在位置扩散，有利于改善短沟道效应。由于所述第一外延层203下方形成有掩埋层202，所述掩埋层202可以将源区210和漏区211与下方的半导体衬底200隔离，减小所述源区210或漏区211与所述半导体衬底200之间形成结电容。

[0102] 经过上述步骤，形成的晶体管请参考图15，所述晶体管包括：

[0103] 半导体衬底200，所述半导体衬底200表面形成有有源层201，所述有源层201的材质与所述半导体衬底200的材质相同；

[0104] 掩埋层202，位于所述有源层202两侧的半导体衬底200表面，所述掩埋层202与所述有源层201之间具有间隙；

[0105] 第一外延层203，位于所述掩埋层202的表面和所述间隙内，所述第一外延层203与所述有源层201齐平；

[0106] 沟槽，位于所述第一外延层203内，所述沟槽位于所述掩埋层202与所述有源层201之间；

[0107] 掩埋侧墙204，位于所述沟槽内，所述掩埋侧墙204的厚度小于所述沟槽的深度；

[0108] 第二外延层205，位于所述掩埋侧墙204、有源层201和第一外延层203的表面；

[0109] 栅极结构，位于所述有源层201上方的第二外延层205表面，所述栅极结构包括位于所述第二外延层205表面的栅介质层206、位于所述栅介质层206表面的栅极207、位于所述栅介质层206两侧和栅极207的两侧和顶部的间隙氧化层208、位于所述栅极207和间隙氧化层208两侧的侧墙208；

[0110] 轻掺杂区209，位于所述栅极207和间隙氧化层208两侧的第二外延层205内；

[0111] 源区210，位于所述掩埋侧墙204一侧的第二外延层205和第一外延层203内。

[0112] 漏区211，位于所述掩埋侧墙204另一侧的第二外延层205和第一外延层203内。

[0113] 作为一个实施例，所述掩埋层202的材质为绝缘材质，其厚度范围为5～100埃。所述掩埋层202的材质可以为氧化硅、氮化硅、碳化硅或氮氧化硅，优选为氧化硅。

[0114] 所述掩埋侧墙204的材质为绝缘材质，其厚度范围为3～30纳米，所述掩埋侧墙204的材质可以为氧化硅、氮化硅、碳化硅或氮氧化硅。所述沟槽的宽度范围为3～30纳米。

[0115] 请参考图15，作为一个实施例，所述有源层201的厚度范围为0.05～0.2微米，位于所述有源层201表面的第二外延层205的厚度范围为20～100纳米。所述第一外延层203和第二外延层205的材质、晶向和电阻率与所述半导体衬底200的材质、晶向和电阻率基本相同。为了保证晶体管能够正常工作，所述掩埋侧墙204上方的第二外延层205的厚度应为10～300纳米，在上述的厚度范围内，所述掩埋侧墙204可以有效防止相邻的源区
210和漏区211的掺杂离子的扩散，从而可以改善晶体管的短沟道效应。由于所述第一外延层203下方形成有掩埋层202，所述掩埋层202可以将源区210和漏区211与下方的半导体衬底200隔离，减小所述源区210或漏区211与所述半导体衬底200之间形成结电容。

[0116] 综上，本发明提供的晶体管及其制作方法，在源区和漏区之间形成隔离侧墙，所述隔离侧墙可以防止源区和漏区之间的掺杂离子扩散，改善了晶体管的短沟道效应，由于所述源区和漏区位于掩埋层上方，因此所述掩埋层防止源区和漏区与半导体衬底之间形成结电容，减小了结漏电流，改善了晶体管的性能。

[0117] 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。