碳化硅绝缘栅型半导体器件及其制造方法

摘要

所公开的碳化硅绝缘栅型半导体元件(100)的终端构造提供有：第一导电类型的半导体层(132)，其具有第一主面(137)；栅电极(142)；以及源布线(101)。其中在半导体层(132)内提供第二导电类型的主体区(133)、第一导电类型的源区(134)、第二导电类型的接触区(135)和外围RESURF区(105)以及。外围RESURF区(105)的不含主体区(133)的部分具有至少1/2半导体层(132)的厚度的宽度。由此，可以提供高电压、高性能的碳化硅绝缘栅型半导体器件(100)。

权利要求

1.一种碳化硅绝缘栅型半导体器件(100)，包括：支撑衬底(131)；

第一导电类型的半导体层(132)，所述半导体层(132)形成在所述支撑衬底上并且具有第一主面(137)，所述第一主面(137)与接触所述支撑衬底的面的一侧相反；以及电极(142)和互连(101)，所述电极(142)和所述互连(101)形成在所述主面上，所述半导体层包括有源区(108)和外围RESURF区(105)，所述有源区(108)形成为包括所述第一主面，所述外围RESRUF区(105)形成为带形以便环绕所述有源区的外围并且包括所述第一主面，所述有源区具有被从平面视角来看构成多边形的虚拟边界线环绕的多个基本单元，所述多个基本单元被布置成没有间隙以便在所述边界线处形成接触，所述多个基本单元中的每个在所述主面上包括第二导电类型的主体区(133)，所述主体区(133)构成所述多边形的相似形，所述第二导电类型的所述外围RESURF区被形成为包括所述多个基本单元之中的构成所述有源区的最外围的基本单元中的所述主体区，以及所述外围RESURF区的不含所述主体区的部分的宽度大于或等于至少所述半导体层的厚度的1/2。

2.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，在距离所述第一主面达到0.05μm的深度的所述半导体层的表面区域处，所述第二导电类型的外围RESURF区的平均杂质浓度高于所述第二导电类型的主体区的平均杂质浓度。

3.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，在距离所述第一主面达到0.05μm的深度的表面区域处，所述外围RESURF区中的所述第二导电类型的平均杂质浓度大于或等于所述主体区中的所述第二导电类型的平均杂质浓度的3倍。

4.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述主体区具有所述第二导电类型的杂质浓度，该杂质浓度变化成以使得在相对于所述第一主面的深度方向上具有最大值，在与所述最大值相对应的深度处，所述外围RESURF区中的所述第二导电类型的杂质浓度小于或等于所述主体区中的杂质浓度的最大值的1/3。

5.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述外围RESURF区距离所述第一主面的深度大于所述主体区距离所述第一主面的深度。

6.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述外围RESURF区是p导电类型，并且包含硼作为杂质体。

7.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，在平面视角中呈现带形的所述外围RESURF区的外围构成倒角四边形，该倒角四边形的四个拐角为圆弧形，所述外围的倒角部分的半径大于或等于所述半导体层的厚度。

8.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述半导体层包括至少一个环绕所述外围RESURF区并且具有所述第二导电类型的保护环(106，107)。

9.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述互连包括以在下方夹着绝缘膜的方式布置在所述外围RESURF区上的栅极内衬互连(102)，所述栅极内衬互连(102)由金属制成并且具有带形，所述电极包括栅电极(142)，并且

所述栅极内衬互连电连接到在所述多个基本单元之中的位于最外围的每个基本单元中的所述栅电极。

10.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述电极包括栅电极，

所述半导体层包括反转防止区(136)，所述反转防止区(136)大致上在位于从平面视角来看最外围的所述基本单元和所述外围RESURF区之间的叠置区处的所述栅电极(142)的正下方，所述反转防止区(136)包括所述第一主面并且具有高于所述主体区的杂质浓度的杂质浓度。

11.根据权利要求10所述的碳化硅绝缘栅型半导体器件，其中，所述多个基本单元中的每个包括所述主体区中的所述第二导电类型的接触区(135)以便包括所述第一主面，所述反转防止区是所述第二导电类型，并且具有与所述接触区中的所述第二导电类型的杂质浓度相等的杂质浓度。

12.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述多个基本单元中的每个具有从平面视角来看呈六边形的形状。

13.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述第一主面相对于{0001}面倾斜大于或等于50°且小于或等于65°。

14.根据权利要求1所述的碳化硅绝缘栅型半导体器件，其中，所述第一主面是{03-38}面。

说明书

碳化硅绝缘栅型半导体器件及其制造方法

技术领域

[0001] 本发明涉及采用碳化硅(SiC)作为半导体材料的绝缘栅型半导体器件以及制造绝缘栅型半导体器件的方法。

背景技术

[0002] 近来，SiC作为下一代的半导体材料正引起广泛关注。SiC具有的电介质击穿电场为6MV/cm，该电场的大小比硅(Si)的大1个数量级。SiC的这种高电介质击穿特性会为半导体器件提供有利的特性，而这种特性是利用目前主流的Si型半导体器件不能实现的。具体来讲，SiC半导体器件的高击穿电压和低损耗导致非常需要实现功率转换器件的实际使用，所述功率转换器件诸如是电功率、火车、车辆、电器设备等领域中的小且高效率的反相器和转换器。

[0003] 作为这种SiC半导体器件，提出了一种绝缘栅型半导体器件，尤其是DMOS(双扩散金属氧化物半导体)结构的垂直MOSFET(MOS场效应晶体管；金属氧化物膜-半导体场效应晶体管)(参照专利No.3498459(专利文献1))。根据专利文献1，垂直MOSFET包括p基体+ +(主体)区、n 源区和由碳化硅制成的n 漏区；形成在p基底区的表面处的栅绝缘膜、设置在栅绝缘膜上的栅电极以及电流流经的两个主电极。通过向栅电极施加正电压并且调节位于栅绝缘膜下方的p基底区的表面层处引入的反转层中的电子浓度，来控制主电极之间的电流。

[0004] 引用列表

[0005] 专利文献

[0006] PTL 1：日本专利No.3498459

发明内容

[0007] 技术问题

[0008] DMOS结构的垂直型MOSFET器件由多个基本单元形成，每个基本单元用作DMOS结构的MOSFET。将相邻的基本单元布置成在边界处形成接触。由基本单元环绕的器件中的基本单元彼此影响并且表现出相同的性能。然而，位于最外围(终端部分)的基本单元从环境接收不同的影响，使得其行为不同于内部基本单元的行为。具体来讲，在主电极之间没有电流流过的截止状态下，电场集中在基体(主体)区的一部分中，从而导致器件的击穿电压降低的问题。根据在终端部分构造中出现的这种问题，评价和最佳化终端部分的构造，以实现具有高击穿电压和高性能的本发明的碳化硅绝缘栅型半导体器件。

[0009] 问题的解决方案

[0010] 本发明的碳化硅绝缘栅型半导体器件包括：半导体层，其具有第一导电类型，形成在衬底上并且具有与接触衬底的面的一侧相反的第一主面；以及电极和互连，其形成在第一主面上。半导体层包括：有源区，其形成为包括第一主面；以及外围RESURF区，其形成为带形，以便环绕有源区的外围并包括第一主面。在有源区中，从平面视角来看由构成多边形的虚拟边界线环绕的多个基本单元被布置成没有间隙，以便在边界线处形成接触。多个基本单元中的每个在主面处具有第二导电类型的主体区，所述主体区构成多边形的大体相似形。外围RESURF区具有第二导电类型，被形成为包括构成有源区最外围的基本单元中的主体区。外围RESURF区的不含主体区的部分的宽度大于或等于至少半导体层的厚度的1/2。

[0011] 根据本发明，外围RESURF区用于缓解集中在位于最外围的主体区的一部分中的电场，从而允许提高碳化硅绝缘栅型半导体器件的击穿电压。

[0012] 在距离所述第一主面达到0.05μm的深度的所述半导体层的表面区域处，所述第二导电类型外围RESURF区的平均杂质浓度优选地高于所述第二导电类型主体区的平均杂质浓度，更优选地大于或等于所述第二导电类型主体区的平均杂质浓度的三倍。

[0013] 主体区中的表面区域的平均杂质浓度与碳化硅绝缘栅型半导体器件的、诸如阈值16 -3 16 -3
电压和沟道迁移率的电特性密切相关，并且接近1×10 cm ，尤其大致为2×10 cm 。如果外围RESURF区中的表面区域的平均杂质浓度低于主体区中的表面区域的平均杂质浓度，则当碳化硅绝缘栅型半导体器件处于截止状态时，主体区中的表面层将耗尽，从而致使碳化硅绝缘栅型半导体器件转变成导通状态不稳定。通过将外围RESURF区中的表面区域的平均杂质浓度设定成高于主体区中的平均杂质浓度，防止耗尽层被引入到主体区中的表面区域中，从而使得转变到导通状态稳定。

[0014] 所述主体区具有所述第二导电类型的杂质浓度分布，所述杂质浓度分布在距离所述第一主面的深度方向上具有最大值。在深度对应于主体区中的所述最大值处，所述外围RESURF区中的所述第二导电类型的杂质浓度优选地小于或等于所述主体区中的所述第二导电类型的杂质浓度的最大值的1/3。另外，所述外围RESURF区距离所述第一主面的深度优选地大于所述主体区距离所述第一主面的深度。

[0015] 因此，在主体区的一部分处将不再出现电场集中。外围RESURF区足以用作电场缓解层，从而导致碳化硅绝缘栅型半导体器件的击穿电压提高。

[0016] 所述外围RESURF区具有p导电类型，优选地包括用于杂质体的硼。就碳化硅而言，可以引用铝和硼作为p型杂质。硼具有的离子注入范围大于铝的离子注入范围，从而允许形成较深的杂质区。

[0017] 从平面视角来看呈现带形形状的所述外围RESURF区的外围构成具有四个拐角为圆弧形的倒角四边形。所述外围的倒角部分的半径优选地大于或等于漂移半导体层的厚度。通过使四个外围拐角为圆弧形，缓解了电场集中，从而允许进一步提高绝缘栅场半导体元件的击穿电压。

[0018] 优选地，设置具有与外围RESURF区的第二导电类型相同的第二导电类型的至少一个或多个保护环，使其环绕外围RESURF区。由于保护环用于缓解电场，因此碳化硅绝缘栅型半导体器件的击穿电压可以进一步提高。

[0019] 由金属制成的带状栅极内衬互连布置在外围RESURF区上，并且下方有绝缘膜。优选地，栅极内衬互连电连接到位于最外围的基本单元的所有栅电极。通过在栅极内衬互连和最外围的所有栅电极之间的电连接，可以减小碳化硅绝缘栅型半导体器件的栅电阻，从而允许在高频下工作。

[0020] 从平面视角来看位于外围RESURF区和最外围的基本单元之间的叠置区处的栅电极的基本正下方，具有的杂质浓度高于主体区的杂质浓度的反转防止区被优选地形成为包括第一主面。其杂质浓度优选地等于第二导电类型接触区的杂质浓度。通过提供上述反转防止区，在栅电极的基本正下方的半导体层表面处不太可能形成反转层，从而允许提高碳化硅绝缘栅型半导体器件的击穿电压。

[0021] 优选地，从平面视角来看，上述的基本单元的形状是六边形。通过平面视角看的这种六边形形状，基本单元中形成的主体区类似地呈现类似的六边形。由于主体区的每个顶角将呈现钝角，因此可以减少电场的集中，从而允许提高碳化硅绝缘栅型半导体器件的击穿电压。

[0022] 优选地，第一主面相对于[0001]平面倾斜大于或等于50°且小于或等于65°。具体来讲，所述第一主面优选地是[03-38]平面。通过在采用碳化硅的情况下设定其中形成反转层的第一主面的面取向，反转层中电子的迁移率可以增加，从而允许实现低损耗的碳化硅绝缘栅型半导体器件。

[0023] 一种制造碳化硅绝缘栅型半导体器件的方法包括以下步骤：准备衬底；在所述衬底处，形成用于离子注入的掩模构件；通过光刻，将所述掩模构件处理成预定形状；以及使用所述掩模构件作为掩模来执行离子注入。优选地，同时形成外围RESURF区和保护环。通过同时形成外围RESURF区和保护环，允许简化碳化硅绝缘栅型半导体器件的制造步骤。

[0024] 一种制造碳化硅绝缘栅型半导体器件的方法包括以下步骤：准备衬底；在所述衬底处，形成用于离子注入的掩模构件；通过光刻，将所述掩模构件处理成预定形状；以及使用所述掩模构件作为掩模来执行离子注入。优选地，同时形成接触区和防反转层。接触区和反转防止区的同时形成，允许简化碳化硅绝缘栅型半导体器件的制造步骤。

[0025] 本发明的有益效果

[0026] 根据上述本发明的碳化硅绝缘栅型半导体器件，允许半导体器件具有高击穿电压和高性能。

附图说明

[0027] 图1示出碳化硅绝缘栅型半导体器件的终端部分的横截面构造。

[0028] 图2A是示出碳化硅绝缘栅型半导体器件的示意性平面构造的示意性顶视图。

[0029] 图2B示出碳化硅绝缘栅型半导体器件的示意性平面构造，其示出了第一主面上的杂质区。

[0030] 图3A是与碳化硅绝缘栅型半导体器件的图2B中的部分A的放大部分相对应的第一主面的平面图，这与基本单元呈现四边形形状的情况相对应。

[0031] 图3B是与碳化硅绝缘栅型半导体器件的图2B中的部分A的放大部分相对应的第一主面的平面图，这与基本单元呈现六边形形状的情况相对应。

[0032] 图4A是碳化硅绝缘栅型半导体器件的基本单元构造的第一主面的平面图，这对应于基本单元呈现四边形形状的情况。

[0033] 图4B是碳化硅绝缘栅型半导体器件的基本单元构造的第一主面的平面图，这对应于基本单元呈现六边形形状的情况。

[0034] 图5示出碳化硅绝缘栅型半导体器件中的基本单元的横截面构造。

[0035] 图6示出具有引入的防反转层的碳化硅绝缘栅型半导体器件中的终端部分的横截面构造。

[0036] 图7是碳化硅绝缘栅型半导体器件的制造步骤的流程图。

[0037] 图8A是根据制造碳化硅绝缘栅型半导体器件的方法完成外延生长步骤的时间点处的顶视图。

[0038] 图8B是沿着图8A的VIIIB-VIIIB截取的示意性截面图。

[0039] 图8C是根据制造碳化硅绝缘栅型半导体器件的方法完成主体区、源区和接触区形成步骤的时间点处的顶视图。

[0040] 图8D是沿着图8C的线VIIID-VIIID截取的示意性截面图。

[0041] 图8E是根据制造碳化硅绝缘栅型半导体器件的方法完成外围RESURF区和保护环形成步骤的时间点处的顶视图。

[0042] 图8F是沿着图8E的线VIIIF-VIIIF截取的示意性截面图。

[0043] 图8G是根据制造碳化硅绝缘栅型半导体器件的方法完成氧化步骤和栅电极形成步骤的时间点处的顶视图。

[0044] 图8H是沿着图8G的线VIIIH-VIIIH截取的示意性截面图。

[0045] 图8I是根据制造碳化硅绝缘栅型半导体器件的方法完成欧姆电极形成步骤的时间点处的顶视图。

[0046] 图8J是沿着图8I的线VIIIJ-VIIIJ截取的示意性截面图。

[0047] 图8K是根据制造碳化硅绝缘栅型半导体器件的方法完成互连形成步骤的时间点处的顶视图。

[0048] 图8L是沿着图8K的线VIIIL-VIIIL截取的示意性截面图。

[0049] 图9示出在碳化硅绝缘栅型半导体器件的主体区形成步骤中通过高斯逼近计算出的在深度方向上的杂质分布的结果。

[0050] 图10示出在碳化硅绝缘栅型半导体器件的源区形成步骤中通过高斯逼近计算出的在深度方向上的杂质分布的结果。

[0051] 图11示出在碳化硅绝缘栅型半导体器件的接触区形成步骤中通过高斯逼近计算出的在深度方向上的杂质分布的结果。

[0052] 图12示出在碳化硅绝缘栅型半导体器件的外围RESURF区形成步骤中通过高斯逼近计算出的在深度方向上的杂质分布的结果。

[0053] 图13A是示意性示出在通过离子注入形成杂质区的方法中的第一步骤的截面图。

[0054] 图13B是示意性示出在通过离子注入形成杂质区的方法中的第二步骤的截面图。

[0055] 图13C是示意性示出在通过离子注入形成杂质区的方法中的第三步骤的截面图。

[0056] 图13D是示出在通过离子注入形成杂质区的方法中的第四步骤的示意性截面图。

[0057] 图13E是示出在通过离子注入形成杂质区的方法中的第五步骤的示意性截面图。

具体实施方式

[0058] (第一实施例)

[0059] 下文中，将参照附图来详细描述本发明的第一实施例。在附图中，相同或对应的元件被分配相同的附图标记，将不再重复对其的描述。

[0060] 在图1中，示出根据本发明的第一实施例的碳化硅绝缘栅型半导体器件100的终端部分(后面描述的图3A和图3B中示出的线I-I的截面)的截面构造。参照图1，根据本实施例的绝缘栅型半导体器件包括衬底131(支撑衬底)、半导体层132、栅氧化物膜141、栅电极142、层间绝缘膜143、欧姆电极144、源互连101和栅极内衬互连102。半导体层132具有彼此相反的第一主面137和第二主面138。第二主面138接触衬底131。半导体层132包括主体区133、源区134、接触区135、外围RESURF区105以及保护环106和107，所有形成的这些都包括第一主面137。

[0061] 衬底131由具有例如4H多型的六方晶系碳化硅(SiC)形成。衬底131具有n+型的导电性，并且厚度大致是400μm。虽然未在图1中示出，但是在衬底的与接触半导体层132的主面相反的主面上形成漏电极。为了实现碳化硅绝缘栅型半导体器件100的低损耗，
18 -3 19 -3
衬底131所需的是低电阻。衬底131具有的杂质浓度范围是5×10 cm 至6×10 cm ，并且其电阻率大致是0.5至2mΩ·cm。氮是常规的n型杂质。虽然当杂质浓度变得更高时电
19 -3
阻将变得更低，但是如果杂质浓度超过6×10 cm ，则结晶度将会裂化。接触半导体层132的第二主面138的衬底的主面具有面取向{0001}。更优选地，相对于面取向{0001}的偏离角大于或等于50°且小于或等于65°。例如，面取向{03-38}是优选的。在衬底131的主面接近面取向{03-38}的情况下，通过利用同质外延生长在衬底131上形成半导体层132，半导体层132的第一主面137的面取向可以被设定成接近{03-38}。

[0062] 半导体层132是通过外延生长在衬底131上形成的SiC层。半导体层132与碳化硅绝缘栅型半导体器件100的击穿电压紧密相关。例如，当器件的击穿电压大致是1kV时，n15 -3
型杂质浓度大致为5×10 cm ，并且其厚度大致为10μm。虽然第一主面137可以具有面取向{0001}，但是第一主面137优选地相对于面取向{0001}具有的偏离角大于或等于50°且小于或等于65°。例如，第一主面137具有面取向{03-38}。第一主面137的这种面取向允许后面将描述的大致栅电极142正下方的半导体层132中的沟道区145处形成的反转层中的电子迁移率增大。因此，碳化硅绝缘栅型半导体器件100能够具有低损耗。虽然在图1中未示出，但是半导体层132可以包括缓冲层，该缓冲层距离半导体层132的第二主面
17 -3
138的厚度大致为0.5μm，具有大致5×10 cm 的n型杂质浓度。

[0063] 在半导体层132中形成主体区133，以便包括半导体层132的第一主面137(参照图1)。图4A和图4B示出半导体层132的第一主面137上的每个杂质区的平面图。图4A对应于从平面视角来看基本单元110呈现四边形形状的情况，而图4B对应于从平面视角来看基本单元120呈现六边形形状的情况。参照图4A和图4B，主体区133从平面视角来看基本上类似于基本单元(110或120)的边界线(111或121)并且形成在基本单元中。作为本实施例的示例，在图9和表1中分别示出用于形成主体区133和在深度方向上的杂质浓度分布的离子注入条件。

[0064] 表1

[0065]第一 第二 第三 第四 第五
离子种类 Al Al Al Al Al
加速电压(keV) 35 75 240 400 600
剂量(/cm2) 6.0×1010 1.3×1011 2.5×1012 1.0×1013 2.0×1013[0066] 表1示出基于用于离子注入条件的注入物质的注入参数、加速电压(KeV)和剂量(原子/cm2)的第一注入至第五注入。在图9中示出，在对应于离子注入的时间点的半导体层132的第一主面137a作为源的情况下，相对于沿着水平轴截取的深度(μm)，示出每次注入的深度方向上的杂质浓度分布(虚线)和每次注入之和(粗实线)。在附图中，用虚直线151表示半导体层132的杂质浓度。在后面将描述的氧化步骤中，对应于离子注入的时间点的半导体层132的第一主面127a将损失大致0.08μm。因此，在附图中示出所生产的碳化硅绝缘栅型半导体器件100的第一主面137。在第一主面137作为图9中的原点的情况下，在距离第一主面137的深度为0.05μm的表面区域处，p型导电性的主体区133在深度方向上具有的杂质浓度分布表现出的平均值接近1×1016cm-3，特别是大致2×1016cm-3。
在比0.05μm深的区域处，表现出接近1×1018cm-3的最大值。从在表示每个离子注入之和的杂质浓度的粗实线和表示半导体层132的杂质浓度的虚直线151之间的交叉位置，主体区133的深度大致是0.8μm。由于主要是通过离子注入来引入杂质，并且在SiC的情况下，所引入的杂质几乎没有扩散，因此难以形成深的杂质区。因此，为了确保器件的击穿电压，必须将主体区133中的p型杂质的总量设定成大于n-半导体层132中的杂质的总量。此外，由于沟道区145形成在栅电极142基本正下方的主体区133的表面处，因此必须减小主体区133的表面附近的杂质浓度。结果，主体区133将具有在深度方向上的杂质浓度分布。
硼(B)和铝(Al)通常是p型杂质。在此，所采用的铝具有浅受主能级。这是因为，在浅受主能级的情况下，载流子活性化高，从而允许实现低损耗的绝缘栅型半导体器件100。

[0067] 参照图1、图4A和图4B，源区134具有n+型导电性，并且从平面视角来看形成在p型主体区133中，包括第一主面137。作为本实施例的示例，在表2和图10中，分别示出用于形成源区134的离子注入条件和在深度方向上的杂质浓度分布。

[0068] 表2

[0069]第一 第二 第三
离子种类 P P P
加速电压(keV) 90 200 400
剂量(/cm2) 1.0×1014 2.0×1014 4.0×1014

[0070] 表2示出基于用于离子注入条件的注入物质的注入参数、加速电压(KeV)和剂量2
(原子/cm)的第一注入至第三注入。在图10中示出，在对应于离子注入的时间点的半导体层132的第一主面137a作为原点的情况下，距离沿着水平轴截取的深度(μm)的每次注入的深度方向上的杂质浓度分布(虚线)和每次注入之和(粗实线)。在附图中，用虚曲线
152表示主体区133的杂质浓度。在后面将描述的氧化步骤中，对应于离子注入的时间点的半导体层132的第一主面127a将损失大致0.08μm。因此，在附图中示出所生产的碳化硅绝缘栅型半导体器件100的第一主面137。在第一主面137作为图10中的原点的情况下，从粗实线和虚曲线152之间的交叉位置开始，距离源区134的第一主面137的深度大致是
0.45μm。为了得到用于源区134的有利欧姆接触，包括第一主面137的表面区域的杂质浓
19 -3 19 -3
度大于或等于1×10 cm ，例如，2×10 cm 。虽然采用磷(P)作为图10的示例中的n型杂质，但是可以采用氮(N)或砷(As)。

[0071] 参照图1、图4A和图4B，接触区135具有p+型导电性，并且形成在p型主体区中，包括第一主面137，以便从平面视角来看被源区134环绕。在表3和图11中，分别示出用于形成源区135的离子注入条件和在深度方向上的杂质浓度分布。

[0072] 表3

[0073]第一 第二 第三
离子种类 Al Al Al
加速电压(keV) 40 110 250
剂量(/cm2) 1.0×1014 2.0×1014 3.0×1014

[0074] 表3示出基于用于离子注入条件的注入物质的注入参数、加速电压(KeV)和剂量(原子/cm2)的第一注入至第三注入。在图11中示出，在对应于离子注入的时间点的半导体层132的第一主面137a作为原点的情况下，相对于沿着水平轴截取的深度(μm)的每次注入的深度方向上的杂质浓度分布(虚线)和每次注入之和(粗实线)。在附图中，用虚曲线153表示主体区133的杂质浓度。在后面将描述的氧化步骤中，对应于离子注入的时间点的半导体层132的第一主面137a将损失大致0.08μm。因此，在附图中示出所生产的碳化硅绝缘栅型半导体器件100的第一主面137。参照图11，从附图中的粗实线和虚曲线153的交叉位置开始，距离接触区135的第一主面137的深度大致是0.33μm。为了得到接触区135的有利欧姆接触，包括第一主面137的表面区域的杂质浓度大于或等于1×1019cm-3，例如，2×1019cm-3。可以采用Al或B作为p型杂质。

[0075] 外围RESURF区105形成为带形，以便环绕有源区108以及有源区108的外围，并且以便包括第一主面137。这在图2B中示出，图2B示出半导体层的第一主面137上的绝缘栅型半导体器件100的整体外观的平面图。图3A和图3B是图2B中的A部分的放大部分的平面图；前者对应于基本单元110呈现四边形形状并且后者对应于基本单元120呈现六边形形状。参照图3A、图3B、图4A和图4B，由从平面视角来看构成多边形的虚拟边界线环绕的多个基本单元(110或120)被布置成没有间隙，接触有源区108中的边界线(111或121)。多个基本单元(110或121)的每个包括p型主体区133，从而构成第一主面137处的上述多边形的相似形。外围RESURF区105具有p型导电性，被形成为包括在构成有源区
108的最外围的基本单元(110或120)中的主体区133。外围RESURF区105的不含主体区
133的宽度d(参照图3A和图3B)大于或等于至少半导体层132的厚度的1/2。例如，当器件的击穿电压是1kV时，半导体层132具有的厚度大致是10μm，并且宽度d大于或等于
5μm。如上所述形成的外围RESURF区105用于缓解集中在主体区133的对应于最外围的部分处的电场，从而允许提高碳化硅绝缘栅型半导体器件100的击穿电压。

[0076] 表4和图12分别示出用于形成外围RESURF区105的离子注入条件和在深度方向上的杂质浓度分布。

[0077] 表4

[0078]21 01
七第 B 064 ×0.2

21 0
1
六 0 ×0
第 B 23 .2
21 01
五 00 ×0.
第 B 2 2
21
01
×
四第 B 011 7.1
21 0
1
三第 lA 051 ×2.1
11 01
二 l 5 ×0.
第 A 7 6
11
01
×
一第 lA 53 5.2

类 )Vek(压 2 )mc/
种 电 (
子 速 量
离 加 剂

[0079] 表4示出基于用于离子注入条件的注入物质的注入参数、加速电压(KeV)和剂量2
(原子/cm)的第一注入至第七注入。在图12中示出，在对应于离子注入的时间点的半导体层132的第一主面137a作为原点的情况下，相对于沿着水平轴截取的深度(μm)的每次注入的深度方向上的杂质浓度分布(虚线)和每次注入之和(粗实线)。在附图中，用虚直线154表示半导体层132的杂质浓度。在后面将描述的氧化步骤中，对应于离子注入的时间点的半导体层132的第一主面137a将损失大致0.08μm。因此，在附图中示出所生产的碳化硅绝缘栅型半导体器件100的第一主面137。参照图12，p型外围RESURF区105的
17 -3
杂质浓度一般大约为1×10 cm 。从附图中的粗实线和虚直线154的交叉位置开始，外围RESURF区距离第一主面137的深度大致是1.1μm。虽然在本实施例中、在外围RESURF区
105的深度方向上的杂质浓度分布基本是恒定的，但是在外围RESURF区105的深度方向上的杂质浓度分布满足下述与在深度方向上的主体区133的杂质浓度分布的关系。

[0080] 首先，在半导体层132的从半导体层132的第一主面137直至半导体层132中16 -3
0.05μm的深度的表面区域中，主体区133的平均杂质浓度接近1×10 cm ，尤其是大约
16 -3
2×10 cm ，这是由于其与碳化硅绝缘栅型半导体器件100的诸如阈值电压和沟道迁移率的电特性密切相关。如果外围RESURF区105的平均杂质浓度低于表面区域处的主体区133的平均杂质浓度，则当绝缘栅型半导体器件100截止时，主体区133的表面区域耗尽，从而致使绝缘栅型半导体器件100转变到导通状态不稳定。通过将外围RESURF区105的平均杂质浓度设定成高于表面区域处主体区133的平均杂质浓度，防止耗尽层被引入到主体区
133的表面区域中，从而允许到导通状态的稳定转变。在表面区域处，p型外围RESURF区
105的平均杂质浓度优选地高于p型主体区133的平均杂质浓度，更优选地，是p型主体区
133的平均杂质浓度的至少三倍。在图9和图12的示例中，外围RESURF区105的平均杂质
17 -3 16 -3
浓度大致是1×10 cm ，即作为主体区133的平均杂质浓度(大致是2×10 cm )的大约5倍。

[0081] 其次，在距离第一主面137的深度方向上，主体区133具有p型杂质浓度分布，以18 -3
便表现出最大值，在图12的示例中，该最大值大致是1×10 cm 。当主体区133的深度对应于最大值时，外围RESURF区105的p型杂质浓度优选地小于或等于主体区133的p型杂质浓度的最大值的1/3。以第一主面137作为图9和图12的示例中的基准，在大致0.4μm的
17 -3
深度对应于p型主体区133的最大值时，外围RESURF区105的杂质浓度大致是1×10 cm ，
18 -3
即大致为主体区133的杂质浓度(大致是1×10 cm )的1/10。外围RESURF区105的深度优选地大于主体区133的深度。因此，在主体区133的一部分处，将不再出现电场的集中。
外围RESURF区105足以用作电场缓解层，从而允许提高碳化硅绝缘栅型半导体器件100的击穿电压。以第一主面137作为图9和图12中的基准，外围RESURF区105具有的深度为
1.1μm，比主体区133的、0.8μm的深度更深。

[0082] 虽然外围RESURF区105比半导体层132中的主体区133深，但是可以容易地通过使用用于p型杂质体的B来实现外围RESURF区105的深的部分。在表4和图12的示例中，在第一注入至第三注入中，采用Al作为注入物质，而对于第四注入至第七注入，采用B作为注入物质。这是因为，B的离子注入范围大于Al的离子注入范围。

[0083] 参照图3A和图3B，从平面视角来看带形外围RESURF区105的外围呈现四个拐角为圆弧形的倒角四边形形状。倒角部分的半径R优选地大于或等于半导体层132的厚度。例如，当碳化硅绝缘栅型半导体器件100的击穿电压是1kV时，半导体层132的厚度将大致为10μm并且其半径R大于或等于10μm。通过将外围RESURF区105的外围处的四个拐角为圆弧形，缓解了电场集中，从而允许进一步提高碳化硅型绝缘栅型半导体器件100的击穿电压。

[0084] 参照图2B，保护环106和107具有与外围RESURF区105的p型导电性相同的p型导电性，被形成为环绕外围RESURF区。在本实施例中，保护环与外围RESURF区同时形成，并且其在深度方向上类似地具有杂质浓度分布。优选地，设置至少一个保护环。图2B对应于设置第一保护环106和第二保护环107的情况。由于保护环106和107用于缓解电场，因此碳化硅绝缘栅型半导体器件100的击穿电压可以进一步提高。

[0085] 本实施例的绝缘栅型半导体器件100还可以包括反转防止区136。图6示出添加了反转防止区136的绝缘栅型半导体器件100中的终端部分的横截面构造。参照图6，防反转层136被形成为具有的杂质浓度高于主体区133的杂质浓度，包括第一主面137，从平面视角来看大致在位于最外围的基本单元(110或120)与外围RESURF区之间的叠置区处的栅电极142的正下方。反转防止区136具有p型导电性，在图6的示例中与p型接触区135同时形成。反转防止区136中的杂质浓度与p型接触区135中的杂质浓度相同。通过设置反转防止区136，较少可能在基本栅电极142正下方的半导体层132的表面区域处形成反转层，从而允许提高碳化硅绝缘栅型半导体器件100的击穿电压。

[0086] 参照图1，栅氧化物膜141形成在半导体层132上。例如，由通过氧化SiC，即二氧化硅(SiO2)形成的氧化物来制成栅氧化物膜141。例如，栅氧化物膜141的厚度大致是40nm。栅电极142形成在栅氧化物膜41上，并且具有所需的平面布置，由掺杂有高浓度P的多晶Si制成，并且具有的厚度大致为0.5μm。栅电极的薄膜电阻(通过垂直和水平尺寸比率来确定电阻值)大致是10mΩ/□至100mΩ/□。层间绝缘膜143形成在栅氧化物膜141和栅电极142上，由氧化物SiO2制成，并且具有的厚度大致为0.6μm。层间绝缘膜143还可以由含有大致百分之几的P或B的SiO2制成，或者可以由硅氮化物(SiN)制成。欧姆电极144电连接到源区134和接触区135，并且形成在半导体层132的第一主面137上，以便包括每个基本单元(110或120)的源区134和接触区135。欧姆电极144由含有钛(Ti)、Al和Si的合金制成，并且具有的厚度大致为0.1μm至0.2μm。欧姆电极144实现了相对+ + -3 -2
于具有p 型的接触区135和具有n 型的源区134的接触电阻小于或等于1×10cm Ωcm 。
源互连101电连接到构成有源区108(参照图2B)的多个基本单元(110或120)中的所有欧姆电极144，并且形成在欧姆电极144和层间绝缘膜143上，并且从平面视角来看遍布有源区108的内侧。源互连101由诸如Al、Al合金(包括Si、Ti、铜(Cu)等)或Cu制成，并且具有的厚度大致是2μm至5μm，这些取决于碳化硅绝缘栅型半导体器件100的电流容量。

[0087] 栅极内衬互连102在外围RESURF区105上布置成带形，并且使层间绝缘膜143位于其下方，并且由诸如Al或Al合金的金属制成。优选地，栅极内衬互连102电连接到位于最外围的基本单元(110或120)的所有栅电极142。位于最外侧的所有栅电极142和栅极内衬互连102之间的电连接允许碳化硅绝缘栅型半导体器件100的栅电阻减小。因此，允许在高频下工作。

[0088] 参照图3A、图3B、图4A和图4B，从平面视角来看，基本单元(110或120)呈现被虚边界线(111，121)环绕的多边形形状。在有源区108中，多个基本单元被布置成没有间隙，以便在边界线处彼此接触。优选地，从平面视角来看，基本单元具有六边形形状(120)。因此，基本单元中形成的主体区基本上类似于六边形形状。由于主体区的每个顶角对应于钝角，因此减少了电场集中，从而允许提高碳化硅绝缘栅型半导体器件100的击穿电压。

[0089] 下文中，将参照图3A、图3B、图4A和图4B描述栅电极142在平面图中的构造。在每个基本单元(110或120)中，栅电极142形成在每个基本单元的虚拟边界线(111或121)内，并且在不含源区(114或124)的区域上方，以及栅氧化物膜141位于其下方。因此，栅电极142被形成为对应于有源区108上的多边形网状物。以网状方式形成栅电极142允许即使当一个栅电极142断开时，碳化硅绝缘栅型半导体器件100中的栅电极142也是整体导电的。

[0090] 下文中，将参照图5来描述本实施例的碳化硅绝缘栅型半导体器件100的操作。

[0091] 首先，将描述碳化硅绝缘栅型半导体器件100的导通(ON)状态。图5示出沿着图4A和图4B中示出的线V-V截取的横截面构造。参照图5，当比相对于源互连101的阈值电压高的电压施加到栅电极142时，在基本位于栅电极142正下方的p型主体区133处的半导体层132中，在包括第一主面137的沟道区145中，形成反转层(n导电类型的层)。通+ - +
过形成反转层，经由n 型源区134和n 型半导体层132来建立与n 型衬底131的电连接。
虽然在图5中未示出，但是漏电极被形成在衬底131的与接触半导体层132的主面相反的主面上。作为形成反转层的结果，电流在源互连101和漏电极上流动。

[0092] 在本实施例的碳化硅绝缘栅型半导体器件100中，优选地，半导体层132的第一主面137具有的面取向相对于面取向{0001}的偏离角大于或等于50°且小于或等于65°，例如，面取向{03-38}。因此，抑制在沟道区145处的栅氧化物膜141和半导体层132之间的界面附近形成界面态，使得反转层中的电子迁移率提高。因此，允许低损耗的碳化硅绝缘栅型半导体器件100。

[0093] 当向栅电极142施加的电压小于或等于相对于源互连的阈值电压时，或者当将栅电极142的电势被设定成等于源互连101的电势时，碳化硅绝缘栅型半导体器件100达到截止状态，使得电流没有在源互连101和漏电极上流动。这是因为消除了在沟道区145处-形成的反转层，使得源区134将不会通过p型主体区133电连接到n 型半导体层132。

[0094] 在这种截止状态下，耗尽层从p型主体区133和n-型半导体层132形成的pn结向-着p型主体区133和n 型半导体层132中的每个延伸。在这个阶段，p型主体区133处的-
耗尽层中的p型杂质总量一般等于n 型半导体层132处的耗尽层中的n型杂质总量。由于难以通过碳化硅形成深杂质区，因此p型主体区133必须在半导体层132中具有最大值的情况下呈现在深度方向上的杂质浓度分布。

[0095] 具体来讲，处于截止状态(参照图1)中的碳化硅绝缘栅型半导体器件100的终端部分处，关键是诸如通过外围RESURF区105和/或保护环106和107提供电场缓解层，这是由于在主体区133的一部分处容易出现电场的集中。另外，提供反转防止区136(参照图6)对于碳化硅绝缘栅型半导体器件100的稳定操作是有效的。此外，通过避免凭借在平面图中呈现六边形形状(其顶角为钝角)的有源区中布置的多个基本单元而导致的电场集中，碳化硅绝缘栅型半导体器件100的击穿电压可以增大。

[0096] 此外，关键的是，当从栅端子向用于碳化硅绝缘栅型半导体器件100的器件外部看时减小栅电阻，以允许进行高速切换或在高频下工作。通过在本实施例的绝缘栅型半导体器件100中将位于最外围的多个基本单元中的每个中包括的栅电极与栅极内衬互连102连接，栅电阻减小，从而允许进行高速操作和高频操作。

[0097] 将基于完成每个步骤的时间点处的图7以及图8A至图8L的制造流程来描述本实施例的绝缘栅型半导体器件100的方法。参照图7，以如下顺序来制造绝缘栅型半导体器件100：衬底准备步骤P1、半导体层形成步骤P2、杂质区形成步骤P3、激活退火步骤P4、氧化步骤P5、栅电极形成步骤P6、层间绝缘膜形成步骤P7、欧姆电极形成步骤P8、互连形成步骤P9和钝化步骤P10。图8A至图8L示出制造工艺中绝缘栅型半导体器件的平面构造和横截面图构造。下文中，将参照图8A至图8L来详细描述制造方法。

[0098] 在步骤P1(图7)处，准备衬底31。例如，在步骤P1处，准备的衬底131由具有4H多型并具有n型导电性的单晶碳化硅制成。例如，衬底131的主面的面取向是{0001}。更优选地，衬底131的主面相对于面取向{0001}具有的偏离角大于或等于50°且小于或等于65°，更优选地，其具有面取向{03-38}。另外，衬底131优选地具有低电阻率。因此，例18 -3 19 -3
如，准备具有5×10 cm 至6×10 cm 的n型杂质浓度的衬底。

[0099] 在步骤P2(图7)处，在衬底131上形成半导体层132。具体来讲，参照图8A的平面构造和图8B的横截面构造，通过在衬底131的主面上的外延生长，形成由碳化硅制成的-n 型半导体层132。基于混合SiH4(硅烷)和C3H8(丙烷)作为材料气体、还具有引入的n型杂质，来执行外延生长。在这个阶段处，可以根据半导体器件的击穿电压来调节半导体层
132的杂质浓度和厚度。例如，当半导体器件的击穿电压是1kV时，半导体层132的n型杂
15 -3
质浓度大致是5×10 cm 并且厚度大致是10μm。对于n型杂质，例如采用氮。

[0100] 半导体层132包括与衬底131接触的第二主面138以及位于相反侧的第一主面137a。由于衬底131由与半导体层132的碳化硅相同的碳化硅制成，因此可以采用同质生长将第一主面137a的面取向设定成与衬底的接触第二主面138的主面的面取向相同。通过使衬底的接触半导体层132的主面具有的面取向相对于{0001}的偏离角大于或等于50°且小于或等于65°，特别是{03-38}的面取向，半导体层132的第一主面137a可以被设定成具有上述的面取向。用于第一主面137a的这种面取向允许当碳化硅绝缘栅型半导体器件100导通时在沟道区145处形成的反转层中的电子迁移率增加。因此，可以实现碳化硅绝缘栅型半导体器件100的低损耗。

[0101] 在步骤P3(图7)处，杂质区被形成为包括半导体层132中的第一主面137a。参照图8C的平面构造和图8D的横截面构造，在步骤P3中，通过离子注入形成主体区133、源区134和接触区135。参照图8E的平面构造和图8F的截面构造，通过离子注入，形成外围RESURF区105以及保护环106和107。然后，通过热处理实现对所引入杂质的激活退火。就碳化硅而言，杂质几乎不扩散。难以从气态或固态源引入杂质。因此，通过离子注入来引入杂质。通过多次执行离子注入，来实现在深度方向上的杂质分布。

[0102] 下文中，将特别描述通过离子注入形成杂质区的方法。首先，通过如上所述的步骤P2，准备包括衬底131和具有第一主面137a的半导体层132的外延衬底200(图13A)。然后，例如，在外延衬底200上，即在半导体层132的第一主面137a上，通过CVD(化学气相沉积)来形成由二氧化硅(SiO2)制成的氧化物膜300(用于离子注入的掩模构件)(图13B)。在氧化物膜300上涂布抗蚀剂，之后进行曝光和显影，以形成抗蚀剂膜301，该抗蚀剂膜301具有与每个所需的杂质区的形状对应的开口(图13C)。例如，使用抗蚀剂膜301作为掩模，通过RIE(反应离子蚀刻)来去除在抗蚀剂膜301的开口处暴露的氧化物膜300。利用氧化物膜300和抗蚀剂膜301作为掩模来注入离子，由此在开口处将杂质引入到半导体层132中(图13E)。在离子注入后，分别通过氧等离子体灰化和盐酸基溶液来去除抗蚀剂膜301和氧化物膜303。

[0103] p型导电性的主体区133被形成为使得杂质浓度在相对于半导体层132的第一主面137a的深度方向上变化。参照图9中的示例，在大致0.9μm的深度内，引入p型杂质。在以第一主面137a为基准的直至0.15μm的深度的表面附近，p型杂质浓度为大致16 -3 17 -3
2×10 cm ，并且在大于或等于0.15μm的深度处，具有2×10 cm 的最大值。对于p型杂质，可以引用B和Al。在此，采用具有浅受主能级的Al。这是因为，由于当受主能级浅时载流子具有高激活率，因此可以实现低损耗的碳化硅绝缘栅型半导体器件100。另外，由于将在随后描述的半导体层132通过氧化步骤P5(图7)而部分地损失，因此在这个阶段，所生产的半导体器件100中的半导体层132的第一主面137位于大致0.08μm的深度处。

[0104] 利用P作为n型杂质，多次通过离子注入来形成具有n型导电性的源区134。还可以采用N或砷(As)作为n型杂质。参照图10的示例，形成深度大致为0.53μm的源区134，该源区134具有在深度方向上的杂质浓度分布，其中，在以第一主面137a为基准的0.08μm19 -3
深度附近，n型杂质浓度大致为2×10 cm 。

[0105] 利用Al作为p型杂质，多次通过离子注入来形成具有p型导电性的接触区135。还可以采用B作为p型杂质。参照图11的示例，形成深度大致为0.4μm的接触区135，该接触区135具有在深度方向上的杂质浓度分布，其中，在以第一主面137a为基准的0.08μm
19 -3
深度附近，p型杂质浓度大致为2×10 cm 。

[0106] 由于半导体层132将通过将随后描述的氧化步骤P5(图7)而被部分地损失，因此在这个阶段，具有随后将描述的欧姆电极的半导体层132的第一主面137位于大致0.08μm19 -3
的深度处。通过将在大致0.08μm的深度处的杂质浓度设定成接近大致2×10 cm ，可以实现有利的欧姆接触。

[0107] 通过变化在距离半导体层132的第一主面137a的深度方向上的杂质浓度，形成具有p型导电性的外围RESURF区105。参照图12的示例，形成外围RESURF区105，该外围RESURF区105的深度大致是1.2μm，具有在深度方向上的杂质浓度分布，其中，在直至以第17 -3
一主面137a为基准的大致0.15μm的深度处的表面附近，p型杂质浓度大致是1×10 cm ，
17 -3
并且在大于或等于0.15μm的深度处呈现出2×10 cm 的最大值。采用B和Al作为p型杂质。浅部分由Al制成，并且深区域由B制成。由于将在随后描述的半导体层132通过氧化步骤P5(图7)而被部分地损失，因此在这个阶段，半导体层132的第一主面137将位于大致0.08μm的深度处。

[0108] 可以在形成外围RESURF区105或形成接触区135的同时，执行保护环106和107的形成。在本实施例中，在形成外围RESURF区105的同时，执行保护环106和107的形成。此外，在本实施例中，在形成接触区135的同时，执行反转防止区136的形成。

[0109] 为了使通过离子注入而形成的诸如主体区133、源区134、接触区135、外围RESURF区105和保护环106、107的杂质区电激活，一次性执行激活退火步骤P4(图7)。在步骤P4处，可以执行热处理，例如，在氩气体气氛中将所述热处理在1700℃下保持30分钟。

[0110] 然后，半导体层的主面经受热氧化。在步骤P5(图7)处，为了去除半导体层132的第一主面137a的表面处存在的、由离子注入等造成的损坏(缺陷)，执行一次热氧化(牺牲氧化)，之后去除由牺牲氧化产生的氧化物膜。然后，再次执行热氧化，以形成栅氧化物膜141。例如，通过在1300℃的温度下，在干燥的氧气氛中，将衬底在制造工艺中暴露60分钟，来执行牺牲氧化和栅氧化这两种。在这个阶段中，由一个热氧化产生的氧化物膜的厚度大致是40nm。根据氧化物膜的生长(形成)，半导体层132将消耗的厚度基本上等于使用碳化硅时氧化物膜的厚度。因此，以在氧化步骤之前的第一主面137a为基准，半导体层的第一主面137向着半导体层的内部后退大致80nm(0.08μm)。

[0111] 参照图8G的平面构造和图8H的横截面构造，在栅氧化物膜141上形成栅电极142。在这个步骤P6(图7)处，通过LPCVD(低压化学气相沉积)来形成多晶硅膜。通过光刻，将这个多晶硅膜蚀刻成预定构造，以形成栅电极。在LPCVD法中，使用SiH2Cl2(二氯甲硅烷)作为材料气体，来引入PH3(磷化氢)作为n型杂质以形成多晶硅膜，该多晶硅膜在
1000℃的温度和30Pa的减小的压下掺杂杂质。例如，该多晶硅膜具有的厚度大致为0.5μm并且薄膜电阻为20mΩ/□。例如，通过使用CH4(氟里昂)基气体的RIE来执行蚀刻。

[0112] 参照图8A的平面构造和图8B的横截面构造，层间绝缘膜143和欧姆电极144形成在栅电极142上。在层间绝缘膜143的形成步骤P7(图7)中，例如，在制造工艺中，通过CVD，在绝缘栅型半导体器件100的暴露的栅电极142的整个表面上，沉积厚度大致为0.6μm的SiO2膜。可以通过用PCVD(等离子体化学气相沉积)替代CVD来形成层间绝缘膜143。层间绝缘膜143可以由硅氮化物(SiN)制成。

[0113] 然后，形成电连接源区134和接触区135的欧姆电极144。这个欧姆电极形成步骤(P8)涉及源区134和接触区135。在栅氧化物膜141和层间绝缘膜143中形成开口，使得通过光刻和蚀刻来暴露半导体层132的第一主面137。然后，通过电子束沉积，沉积厚度分别为200nm、400nm和250nm的钛(Ti)、Al和Si，而不去除抗蚀剂。然后，连同抗蚀剂一起去除抗蚀剂上沉积的Ti、Al、Si层(所谓的剥离法)。然后，在诸如氩(Ar)或N的惰性气氛中，在大致950℃的温度下，执行热处理30秒，以形成半导体层132的碳化硅与Ti、Al、Si的合金层。该合金层被当作欧姆电极144。

[0114] 参照图8K的平面构造和图8L的横截面构造，在层间绝缘膜143上，分别形成电连接到所有基本单元(110或120)中的欧姆电极144以及位于最外围的基本单元中的每个基本单元的栅电极的源互连101和栅极内衬互连102。在这个互连形成步骤P9(图7)中，位于最外围的所有基本单元(110或120)经受光刻，以具有在位于外围RESURF区105上的栅电极142上的层间绝缘膜143中形成的开口。然后，在去除抗蚀剂后，通过溅射等，提供厚度大致为2-5μm的Al或Al合金。蚀刻Al或Al合金，以形成源互连101和栅极内衬互连102。通过使用氯(Cl)基气体的RIE，允许蚀刻Al或Al合金。

[0115] 最终，形成诸如聚酰亚胺的有机型保护膜(未示出)，或诸如SiO2或SiN的保护膜，以完成本实施例的碳化硅绝缘栅型半导体器件100。

[0116] 要理解，本文公开的这些实施例只是作为示例，不被当作限制。本发明的范围不受以上描述的限制，而是由所附权利要求书的术语限制，并且旨在包括等价于权利要求书术语的范围和含义内的任何修改。

[0117] 附图标记列表

[0118] 100绝缘栅型半导体器件；101源互连；102栅极内衬互连；103栅焊盘；104半导体器件的端面；105外围RESURF区；106第一保护环；107第二保护环；108有源区；110四边形基本单元；111四边形基本单元的虚拟边界线；112四边形基本单元的主体区；113四边形基本单元的接触区；114四边形基本单元的源区；120六边形形状基本单元；121六边形形状基本单元的虚拟边界线；122六边形形状基本单元的主体区；123六边形形状基本单元的接触区；124六边形形状基本单元的源区；130基本单元的横截面构造；131衬底；132半导体层；133主体区；134源区；135接触区；136反转防止区；137半导体层的第一主面；137a在氧化步骤之前的半导体层的第一主面；138半导体层的第二主面；141栅氧化物膜；
142栅电极；143层间绝缘膜；144欧姆电极；145沟道区；151半导体层的杂质浓度；152主体区的杂质浓度；153主体区的杂质浓度；154半导体层的杂质浓度。