沟槽隔离形成方法

摘要

本发明公开了一种沟槽隔离形成方法，该方法包括：采用低压化学气相淀积工艺在半导体晶片表面上形成第一氧化硅层；在第一氧化硅层中刻蚀形成沟槽图形；以刻蚀后的第一氧化硅层为掩模在半导体晶片中刻蚀形成沟槽；去除第一氧化硅层；进行沟槽氧化，在沟槽表面上形成氧化硅绝缘区；采用低压化学气相淀积工艺淀积多晶硅填充沟槽；进行多晶硅平坦化回蚀。本发明提供的技术方案，采用了低压化学气相淀积工艺填充沟槽，并采用平坦化回蚀工艺平坦化晶片表面，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，且能够和现有的工艺平台相兼容，便于大规模的应用于实际生产中。

权利要求

1.一种沟槽隔离形成方法，其特征在于，包括：采用低压化学气相淀积工艺在半导体晶片表面上形成第一氧化硅层；

在第一氧化硅层中刻蚀形成沟槽图形；

以刻蚀后的第一氧化硅层为掩模在半导体晶片中刻蚀形成沟槽；

去除第一氧化硅层；

进行沟槽氧化，在沟槽表面上形成氧化硅绝缘区；

采用低压化学气相淀积工艺淀积多晶硅填充沟槽；

进行多晶硅平坦化回蚀。

2.根据权利要求1所述的方法，其特征在于：所述第一氧化硅层的厚度不大于4000埃。

3.根据权利要求1所述的方法，其特征在于：采用干法刻蚀工艺在第一氧化硅层中刻蚀形成沟槽图形。

4.根据权利要求1所述的方法，其特征在于，在形成沟槽图形之后，还包括：采用湿法刻蚀工艺去除光刻胶层。

5.根据权利要求1所述的方法，其特征在于：采用湿法刻蚀工艺去除第一氧化硅层，刻蚀溶液中氢氟酸和氟化铵的比例为1∶20，刻蚀时间为不大于2分钟。

6.根据权利要求1所述的方法，其特征在于：进行沟槽氧化时的温度不低于1150摄氏度。

7.根据权利要求1所述的方法，其特征在于：采用热氧化生长工艺进行沟槽氧化。

8.根据权利要求1所述的方法，其特征在于，进行多晶硅平坦化回蚀之后，还包括：采用低压气相淀积工艺在半导体晶片表面上淀积形成第二氧化硅层；

在第二氧化硅层中刻蚀形成沟槽保护区域。

9.根据权利要求8所述的方法，其特征在于，采用湿法刻蚀工艺在第二氧化硅层中刻蚀形成沟槽保护区。

10.根据权利要求8所述的方法，其特征在于，所述第二氧化硅层的厚度不大于4000埃。

说明书

沟槽隔离形成方法

技术领域：

[0001] 本发明涉及半导体制造技术领域，尤其涉及半导体器件的一种沟槽隔离形成方法。背景技术：

[0002] 随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度。更大的数据存储量以及更多的功能，半导体晶片朝向更高的元件密度、高集成度方向发展，芯片中两个相邻的半导体器件之间的距离也越来越接近，因此需要在两个相邻的半导体器件之间设置隔离区，以隔离不需要的漏电流。

[0003] 沟槽隔离是隔离区的一种常见的具体实现形式，能够极大的缩小隔离面积，从而降低整体芯片成本，其制造方法通常分为三个主要步骤：沟槽刻蚀、绝缘材质填充和绝缘材质平坦化，通过在两个相邻的半导体器件之间设置的沟槽中填充绝缘材质，实现相邻的半导体器件之间的电性隔离。目前，半导体制造领域，通常采用HDPCVD(high-density plasma chemical vapordeposition，高密度等离子气体化学气相淀积)的方式实现在沟槽中填充氧化物绝缘材质，并通过CMP(chemical mechanical planarization，化学机械平坦化)的方式进行氧化物的平坦化。

[0004] 然而，上述现有技术中，需要使用专用的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，该类设备的成本较高，且难以和现有的工艺平台兼容。

发明内容

[0005] 为解决上述技术问题，本发明的目的在于提供一种能够和现有的工艺平台兼容的沟槽隔离形成方法，使沟槽隔离制造工艺中，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备。

[0006] 为实现上述目的，本发明提供了如下技术方案：

[0007] 一种沟槽隔离形成方法，包括：

[0008] 采用低压化学气相淀积工艺在半导体晶片表面上形成第一氧化硅层；

[0009] 在第一氧化硅层中刻蚀形成沟槽图形；

[0010] 以刻蚀后的第一氧化硅层为掩模在半导体晶片中刻蚀形成沟槽；

[0011] 去除第一氧化硅层；

[0012] 进行沟槽氧化，在沟槽表面上形成氧化硅绝缘区；

[0013] 采用低压化学气相淀积工艺淀积多晶硅填充沟槽；

[0014] 进行多晶硅平坦化回蚀。

[0015] 优选的，

[0016] 所述第一氧化硅层的厚度不大于4000埃。

[0017] 优选的，

[0018] 采用干法刻蚀工艺在第一氧化硅层中刻蚀形成沟槽图形。

[0019] 优选的，在形成沟槽图形之后，还包括：

[0020] 采用湿法刻蚀工艺去除光刻胶层。

[0021] 优选的，

[0022] 采用湿法刻蚀工艺去除第一氧化硅层，刻蚀溶液中氢氟酸和氟化铵的比例为1∶20，刻蚀时间为不大于2分钟。

[0023] 优选的，

[0024] 进行沟槽氧化时的温度不低于1150摄氏度。

[0025] 优选的，

[0026] 采用热氧化生长工艺进行沟槽氧化。

[0027] 优选的，

[0028] 进行多晶硅平坦化回蚀之后，还包括：

[0029] 采用低压气相淀积工艺在半导体晶片表面上淀积形成第二氧化硅层；

[0030] 在第二氧化硅层中刻蚀形成沟槽保护区域。

[0031] 优选的，

[0032] 采用湿法刻蚀工艺在第二氧化硅层中刻蚀形成沟槽保护区。

[0033] 优选的，

[0034] 所述第二氧化硅层的厚度不大于4000埃。

[0035] 应用本发明实施例所提供的技术方案，主要采用了低压化学气相淀积工艺和平坦化回蚀工艺制造沟槽隔离，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，且能够和现有的工艺平台相兼容，便于大规模的应用于实际生产中。

附图说明

[0036] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0037] 图1为本发明实施例一中提供的沟槽隔离形成方法的流程示意图；

[0038] 图2为本发明提供的SOI半导体晶片在形成第一氧化硅层后的结构示意图；

[0039] 图3为本发明提供的第一氧化硅层中包括沟槽图形的半导体晶片的结构示意图；

[0040] 图4为本发明提供的半导体晶片中刻蚀形成沟槽后的结构示意图；

[0041] 图5为本发明提供的较大BOX损耗的半导体晶片的局部结构示意图；

[0042] 图6为本发明实施例一中提供的半导体晶片的局部结构示意图；

[0043] 图7为本发明提供的淀积多晶硅后的半导体晶片结构示意图；

[0044] 图8为本发明实施例一中形成的半导体晶片结构示意图；

[0045] 图9为本发明实施例二中形成光刻胶图案后的半导体晶片结构示意图；

[0046] 图10为本发明实施例二中形成的半导体晶片结构示意图。

具体实施方式

[0047] 现有技术中，在半导体器件生产过程中，形成沟槽隔离需要使用专用的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，该类设备的成本较高，且难以和现有的工艺平台兼容。

[0048] 因此，本发明的目的在于提供能够和现有的工艺平台兼容的沟槽隔离形成方法，使沟槽隔离制造工艺中，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备。

[0049] 本发明实施例提供的沟槽隔离形成方法，包括：

[0050] 采用低压化学气相淀积工艺在半导体晶片表面上形成第一氧化硅层；在第一氧化硅层中刻蚀形成沟槽图形；以刻蚀后的第一氧化硅层为掩模在半导体晶片中刻蚀形成沟槽；去除第一氧化硅层；进行沟槽氧化，在沟槽表面上形成氧化硅绝缘区；采用低压化学气相淀积工艺淀积多晶硅填充沟槽；进行多晶硅平坦化回蚀。

[0051] 应用本发明实施例所提供的技术方案，主要采用了低压化学气相淀积工艺和平坦化回蚀工艺制造沟槽隔离，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，且能够和现有的工艺平台相兼容，便于大规模的应用于实际生产中。

[0052] 以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0053] 实施例一：

[0054] 如图1所示，为本实施例提供的沟槽隔离形成方法的一种流程示意图，该方法包括以下步骤：

[0055] 步骤S101，在半导体晶片表面上采用低压化学气相淀积工艺淀积形成第一氧化硅层。

[0056] 结合图2所示，其为采用SOI(Silicon-On-Insulator，绝缘体上硅)工艺的半导体晶片在形成第一氧化硅层后的结构示意图，201为衬底(handle)、202为埋氧化层(buried oxide，BOX)、203为硅层、204为第一氧化硅层。

[0057] 作为一种实施方式，可以采用LPTEOS工艺在半导体晶片表面上淀积二氧化硅，形成第一氧化硅层。作为可选的实现方式，沉积条件可以为：在低压、中等真空度下(约0.1～5托)，温度为650～750摄氏度时，热分解TEOS(tetraethyl orthosilicate，正硅酸乙酯)。利用LPTEOS工艺可以制作出均匀性优异的氧化硅层。

[0058] 步骤S102，在第一氧化硅层中刻蚀形成沟槽图形。

[0059] 作为可选的实施方式，本步骤可以由以下方式实现，首先在第一氧化硅层表面上涂布光刻胶，形成光刻胶层，并通过光刻工艺在光刻胶层中形成沟槽图形的光刻胶图案，以光刻胶图案为掩模在第一氧化硅层中刻蚀，形成沟槽图形。结合图3所示，其为第一氧化硅层中包括沟槽图形的半导体晶片的结构示意图。其中，201为衬底、202为埋氧化层、203为硅层、204为第一氧化硅层、2041为沟槽图形区域、205为光刻胶层。

[0060] 作为可选的实施方式，本步骤中，可以采用干法刻蚀工艺刻蚀第一氧化硅层，在干法刻蚀系统中，刻蚀作用是通过化学作用或物理作用，或化学和物理的共同作用来实现，通过干法刻蚀工艺，能够实现较小的沟槽尺寸控制和较好的半导体晶片内或晶片之间的沟槽尺寸均匀性。

[0061] 此外，在形成沟槽图形之后，半导体晶片表面的光刻胶层不再有用，需要将其完全去除，因此，在形成沟槽图形之后，还可以包括：采用湿法刻蚀工艺去除第一氧化硅层表面的光刻胶层。具体地，可以将光刻胶层置于去胶化学溶液中，使光刻胶溶解剥离。

[0062] 步骤S103，以第一氧化硅层为掩模在半导体晶片中刻蚀得到沟槽。

[0063] 例示地，本步骤中，采用未回流的第一氧化硅层作为掩模，选用较高的硅/氧化硅选择比的腐蚀液进行刻蚀，以减少沟槽刻蚀中BOX的损失。结合图4所示，其为半导体晶片中刻蚀形成沟槽后的结构示意图。其中，201为衬底、202为埋氧化层、203为硅层、204为第一氧化硅层、2041为沟槽图形区域、2031为半导体晶片中的沟槽。

[0064] 步骤S104，去除第一氧化硅层。

[0065] BOX层的厚度较小，例如，在本实施方式的步骤S101中，形成的第一氧化层的厚度较佳地为：不大于4000埃。在去除第一氧化硅层的刻蚀过程中，为避免较大的BOX损耗，可以采用湿法刻蚀工艺去除所示第一氧化硅层。例如，可采用BOE(buffer oxide etch，缓冲氧化层刻蚀)工艺刻蚀去除第一氧化硅层，刻蚀溶液中氢氟酸和氟化铵的比例可以为1∶20，刻蚀时间不大于2分钟。

[0066] 结合图5所示，其为有较大BOX损耗的半导体晶片的局部结构示意图，其中，202为埋氧化层、203为硅层、2021为BOX损耗的厚度示意图。参见图6所示，其为应用上述提供的可选工艺形成的半导体晶片的局部结构示意图，可知应用本步骤中提供的工艺，刻蚀中形成的BOX损耗2021较小。在实际生产中经测试，得到的BOX损耗数据为小于1000埃。

[0067] 步骤S105，进行沟槽氧化，在沟槽表面上形成氧化硅绝缘区。

[0068] 本步骤中可以采用热氧化生长工艺进行沟槽氧化，在沟槽表面形成绝缘的氧化硅区域。如果氧化时的温度过低，则可能在沟槽的拐角处会有明显的尖角，如图5所示，该尖角区域2031会明显影响后续制程中得到的半导体器件的电场分布。可选地，在本步骤中可以采用1150摄氏度的温度进行热氧化。图6所示为采用1150摄氏度时得到的沟槽结构示意图，由图6可知沟槽的拐角处尖角明显消失，成圆滑的圆角形区域2032，能够改善后续半导体器件的电场分布，提高器件的最高耐压。

[0069] 步骤S106，采用低压化学气相淀积工艺淀积多晶硅填充沟槽。

[0070] 本步骤可以在575摄氏度至650摄氏度的环境下，热分解硅烷，并通过LPCVD淀积多晶硅(LPPOLY)。作为一种可实现的方式，可以在低压下应用纯硅烷或含量为20％～30％的硅烷和氮气的混合气体通入反应系统，在压强为0.2至1.0托的条件下淀积多晶硅。

[0071] 图7所示为淀积多晶硅后的半导体晶片结构示意图，其中，206为在步骤S105中形成的氧化硅，207为本步骤中淀积的多晶硅，其它图标与上述其它附图相同，不再赘述。

[0072] 相对于现有技术中采用HDPCVD或SACVD(sub atmospheric chemicalvapor deposition，亚大气压化学气象淀积)的方式，在沟槽中填充氧化物绝缘材质的方案，本步骤中可用成本更低、产能更高的低压化学气相淀积工艺(LPPOLY)，在沟槽表面的氧化硅绝缘区之间填充多晶硅，本步骤提供的方案可以充分利用生产线中原有的设备，无需增加专用的HDPCVD设备或SACVD设备，能够和现有的工艺平台兼容，其开发成本较低，便于大规模的推广和应用。

[0073] 此外，本实施例中，沟槽的填充介质由热氧化形成的氧化硅区和LPPOLY形成的多晶硅组成，使沟槽填充无空洞，得到较好的填充效果。

[0074] 步骤S107，进行多晶硅平坦化回蚀。

[0075] 现有技术中，在沟槽填充完成后，还需要通过化学机械平坦化工艺实现半导体晶片表面的平坦化，因此，还需要使用专用的CMP设备，提高了生产成本，不利于大规模的应用。本实施例中采用平坦化回蚀工艺实现半导体晶片表面的平坦化，并去除在步骤S106中半导体晶片表面形成的POLY层。

[0076] 如图8所示，为本实施例最终得到的半导体晶片的结构示意图，其图标与上述其它附图相同，不再赘述。

[0077] 应用本发明实施例所提供的技术方案，主要采用了低压学气相淀积工艺和平坦化回蚀工艺制造沟槽隔离，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，且能够和现有的工艺平台相兼容，便于大规模的应用于实际生产中。

[0078] 实施例二：

[0079] 为了防止后续漂洗工艺对沟槽隔离开口处的氧化层造成损伤，还可以在对沟槽隔离开口处进行保护，本实施例在实施例一的基础上，提供了一种保护沟槽隔离的方案：

[0080] 该方案与实施例一的不同之处在于，在步骤S107多晶硅平坦化回蚀之后。还包括：

[0081] 步骤S108，采用低压气相淀积工艺在半导体晶片表面上淀积形成第二氧化硅层。

[0082] 本步骤中，也可以采用LPTEOS工艺在半导体晶片表面上淀积氧化硅，形成第二氧化硅层。其中，所示第二氧化硅层的厚度具体可以为：不大于4000埃。

[0083] 步骤S109，在第二氧化硅层中刻蚀形成沟槽保护区。

[0084] 本步骤中，首先在第二氧化硅层表面上涂布光刻胶，形成光刻胶层，并通过光刻工艺在光刻胶层中形成沟槽保护区域的光刻胶图案，以光刻胶图案为掩模在第二氧化硅层中刻蚀，形成沟槽保护区图形。如图9所示，为形成光刻胶图案后的半导体晶片结构示意图，其中，208为第二氧化硅层，209为光刻胶层。如图10所示，为最终形成的半导体晶片结构示意图，其图标与上述其它附图相同，不再赘述。

[0085] 具体的，本步骤中，可以采用湿法刻蚀工艺刻蚀第二氧化硅层。此外，在形成沟槽保护区之后，还可以包括，去除沟槽保护区图形表面的光刻胶层。

[0086] 本实施例提供的方案是在实施例一提供的方案的基础上进行的改进，因此，其类同之处可相互参见，在此不再赘述。本实施例提供的方案，通过设置的沟槽保护区，能够在后续的漂洗工艺中保护沟槽隔离开口处，减小或避免开口处的氧化层的损失，提高沟槽隔离的绝缘效果，降低后续制程得到的半导体器件的缺陷率。

[0087] 本发明实施例提供的技术方案，采用了低压化学气相淀积工艺和平坦化回蚀工艺制造沟槽隔离，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，且能够和现有的工艺平台相兼容，便于大规模的应用于实际生产中。

[0088] 本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。