本发明属于复位电路技术领域，具体涉及一种反熔丝型FPGA系统复位电路，目的是提供一种用于反熔丝型FPGA系统的可靠复位的电路。它包括外部复位门限电路、上电复位信号生成电路和异步复位信号生成电路；所述外部复位门限电路与异步复位信号生成电路连接，为异步复位信号生成电路提供外部复位信号；上电复位信号生成电路与异步复位信号生成电路连接，它为异步复位信号生成电路提供上电复位信号；异步复位信号生成电路接收外部复位信号和上电复位信号，生成异步复位信号。本发明采用异步复位信号生成电路，同时设置两级BUFFER、匹配逻辑或门，消除了异步复位信号沿和时钟沿的竞争冒险，实现了反熔丝型FPGA系统的异步复位。
1.一种反熔丝型FPGA系统复位电路，其特征在于：它包括外部复位门限电路、上电复位信号生成电路和异步复位信号生成电路；所述外部复位门限电路与异步复位信号生成电路连接，它接收遥控复位信号，去除遥控复位信号中的抖动，为异步复位信号生成电路提供外部复位信号；上电复位信号生成电路与异步复位信号生成电路连接，它为异步复位信号生成电路提供上电复位信号；异步复位信号生成电路接收外部复位信号和上电复位信号，滤除外部复位信号和上电复位信号中的竞争冒险引起的毛刺，生成异步复位信号，并对该异步复位信号进行同步释放。
2.根据权利要求1所述的电路，其特征在于：所述的异步复位信号生成电路，滤除外部复位信号和上电复位信号中的竞争冒险引起的毛刺后，进行逻辑与操作，生成异步复位信号。
3.根据权利要求1或2所述的电路，其特征在于：所述的外部复位门限电路包括上拉电阻(2)、第一匹配电阻(5)、第一匹配电容(4)、第一反向器(6)、隔直电容(7)、第二匹配电阻(8)、第一保护二极管(3)和第二保护二极管(9)；上拉电阻(2)的一端与电源连接，另一端与第一匹配电阻(5)的一端和第一保护二极管(3)的正端连接；第一保护二极管(3)的负端接收遥控复位信号；第一匹配电阻(5)的另一端与第一匹配电容(4)的一端和第一反向器(6)的输入端连接；第一匹配电容(4)的另一端接地；第一反向器(6)的输出端与隔直电容(7)的一端连接；隔直电容(7)的另一端与第二保护二极管(9)的负端、第二匹配电阻(8)的一端和第二反向器(10)的输入端连接；第二匹配电阻(8)的另一端和第二保护二极管(9)的正端接地；第二反向器(10)的输出端与异步复位信号生成电路的第一输入端和第二输入端连接，向外输出外部复位信号。
4.根据权利要求3所述的电路，其特征在于：所述的上拉电阻(2)取值2kΩ、第一匹配电阻(5)的阻值为10kΩ、第一匹配电容(4)的电容为0.47μF。
5.根据权利要求1或2所述的电路，其特征在于：所述的上电复位信号生成电路包括第三匹配电阻(14)、第二匹配电容(15)、第三反向器(16)和第四反向器(17)；第三匹配电阻(14)的一端与电源连接，第三匹配电阻(14)的另一端与第二匹配电容(15)的一端和第三反向器(16)的输入端连接；第二匹配电容(15)的另一端接地；第三反向器(16)的输出端与第四反向器(17)的输入端连接；第四反向器(17)的输出端与异步复位信号生成电路的第三输入端和第四输入端连接，向外输出上电复位信号。
6.根据权利要求5所述的电路，其特征在于：所述的第三匹配电阻(14)的阻值为
750kΩ、第二匹配电容(15)的电容为0.47μF。
7.根据权利要求1或2所述的电路，其特征在于：所述的异步复位信号生成电路包括第一BUFFER(11)、第二BUFFER(12)、第三BUFFER(18)、第四BUFFER(19)、第一逻辑或门(13)、第二逻辑或门(20)、逻辑与门(21)、第一D触发器(23)和第二D触发器(24)；
第一逻辑或门(13)的第一输入端为异步复位信号生成电路的第一输入端，第一BUFFER(11)的输入端为异步复位信号生成电路的第二输入端；
第一BUFFER(11)的输出端与第二BUFFER(12)的输入端连接，第二BUFFER(12)的输出端与第一逻辑或门(13)的第二输入端连接；第一逻辑或门(13)的输出端与逻辑与门(21)的第一输入端连接；
第二逻辑或门(20)的第一输入端为异步复位信号生成电路的第三输入端，第三BUFFER(18)的输入端为异步复位信号生成电路的第四输入端；
第三BUFFER(18)的输出端与第四BUFFER(19)的输入端连接；第四BUFFER(19)的输出端与第二逻辑或门(20)的第二输入端连接；
第二逻辑或门(20)的输出端与逻辑与门(21)的第二输入端连接；逻辑与门(21)的输出端与第一D触发器(23)的清零端和第二D触发器(24)的清零端连接；第一D触发器(23)的时钟输入端接收时钟信号，第一D触发器(23)的输出端与第二D触发器(24)的输入端连接；第二D触发器(24)的时钟输入端接收时钟信号；第二D触发器(24)的输出端向外发出异步复位信号。
8.根据权利要求7所述的电路，其特征在于：所述的异步复位信号生成电路基于FPGA实现。
9.根据权利要求8所述的电路，其特征在于：所述的异步复位信号生成电路基于被复位的反熔丝FPGA实现。
10.根据权利要求1所述的电路，其特征在于：所述的外部复位信号为低电平有效的脉冲信号，上述外部复位信号的幅值为3.3V或5V，脉冲宽度大于10ms；上电复位信号低电平宽度大于25ms。
一种反熔丝型FPGA系统复位电路
技术领域
[0001] 本发明属于复位电路技术领域，具体涉及一种反熔丝型FPGA系统复位电路。
背景技术
[0002] 现有的FPGA系统中复位电路的设计方法是在FPGA内对异步复位信号进行同步，产生同步复位信号，当FPGA系统中引入的时钟信号的有效沿发生变化时，对被复位信号起到复位作用。需要注意的是在上电时，时钟源上电稳定输出和FPGA上电及配置完成都是同步复位有效的前提条件。通用的FPGA(比如xilinx公司生产的FPGA)由于器件本身的特性，内部的GSR信号在配置结束时自动把所有的寄存器和锁存器按设计要求复位或是置位。但是对于反熔丝型FPGA，上电时不对内部寄存器进行自动配置。这种复位电路对反熔丝型FPGA不适用，并且只是同步复位，无法实现反熔丝型FPGA要求的异步复位。
发明内容
[0003] 本发明的目的是提供一种用于反熔丝型FPGA系统的可靠复位的反熔丝型FPGA系统复位电路。
[0004] 本发明是这样实现的：
[0005] 一种反熔丝型FPGA系统复位电路，它包括外部复位门限电路、上电复位信号生成电路和异步复位信号生成电路；所述外部复位门限电路与异步复位信号生成电路连接，它接收遥控复位信号，去除遥控复位信号中的抖动，为异步复位信号生成电路提供外部复位信号；上电复位信号生成电路与异步复位信号生成电路连接，它为异步复位信号生成电路提供上电复位信号；异步复位信号生成电路接收外部复位信号和上电复位信号，滤除外部复位信号和上电复位信号中的竞争冒险引起的毛刺，生成异步复位信号，并对该异步复位信号进行同步释放。
[0006] 如上所述的异步复位信号生成电路，滤除外部复位信号和上电复位信号中的竞争冒险引起的毛刺后，进行逻辑与操作，生成异步复位信号。
[0007] 如上所述的外部复位门限电路包括上拉电阻、第一匹配电阻、第一匹配电容、第一反向器、隔直电容、第二匹配电阻、第一保护二极管和第二保护二极管；上拉电阻的一端与电源连接，另一端与第一匹配电阻的一端和第一保护二极管的正端连接；第一保护二极管的负端接收遥控复位信号；第一匹配电阻的另一端与第一匹配电容的一端和第一反向器的输入端连接；第一匹配电容的另一端接地；第一反向器的输出端与隔直电容的一端连接；隔直电容的另一端与第二保护二极管的负端、第二匹配电阻的一端和第二反向器的输入端连接；第二匹配电阻的另一端和第二保护二极管的正端接地；第二反向器的输出端与异步复位信号生成电路的第一输入端和第二输入端连接，向外输出外部复位信号。
[0008] 如上所述的上拉电阻取值2kΩ、第一匹配电阻的阻值为10kΩ、第一匹配电容的电容为0.47μF。
[0009] 如上所述的上电复位信号生成电路包括第三匹配电阻、第二匹配电容、第三反向器和第四反向器；第三匹配电阻的一端与电源连接，第三匹配电阻的另一端与第二匹配电容的一端和第三反向器的输入端连接；第二匹配电容的另一端接地；第三反向器的输出端与第四反向器的输入端连接；第四反向器的输出端与异步复位信号生成电路的第三输入端和第四输入端连接，向外输出上电复位信号。
[0010] 如上所述的第三匹配电阻的阻值为750kΩ、第二匹配电容的电容为0.47μF。
[0011] 如上所述的异步复位信号生成电路包括第一BUFFER、第二BUFFER、第三BUFFER、第四BUFFER、第一逻辑或门、第二逻辑或门、逻辑与门、第一D触发器和第二D触发器；
[0012] 第一逻辑或门的第一输入端为异步复位信号生成电路的第一输入端，第一BUFFER的输入端为异步复位信号生成电路的第二输入端；
[0013] 第一BUFFER的输出端与第二BUFFER的输入端连接，第二BUFFER的输出端与第一逻辑或门的第二输入端连接；第一逻辑或门的输出端与逻辑与门的第一输入端连接；
[0014] 第二逻辑或门的第一输入端为异步复位信号生成电路的第三输入端，第三BUFFER的输入端为异步复位信号生成电路的第四输入端；
[0015] 第三BUFFER的输出端与第四BUFFER的输入端连接；第四BUFFER的输出端与第二逻辑或门的第二输入端连接；
[0016] 第二逻辑或门的输出端与逻辑与门的第二输入端连接；逻辑与门的输出端与第一D触发器的清零端和第二D触发器的清零端连接；第一D触发器的时钟输入端接收时钟信号，第一D触发器的输出端与第二D触发器的输入端连接；第二D触发器的时钟输入端接收时钟信号；第二D触发器的输出端向外发出异步复位信号。
[0017] 如上所述的异步复位信号生成电路基于FPGA实现。
[0018] 如上所述的异步复位信号生成电路基于被复位的反熔丝FPGA实现。
[0019] 如上所述的外部复位信号为低电平有效的脉冲信号，上述外部复位信号的幅值为3.3V或5V，脉冲宽度大于10ms；上电复位信号低电平宽度大于25ms。
[0020] 本发明的有益效果是：
[0021] 本发明采用外部复位信号门限电路，该电路采用电容充放电原理，有效去除了遥控复位信号中的抖动。通过改变电路的参数，可以改变该电路的门限值，实现了对不同宽度抖动信号的滤除。
[0022] 本发明采用异步复位信号生成电路，同时设置两级BUFFER、匹配逻辑或门，消除了异步复位信号沿和时钟沿的竞争冒险，实现了反熔丝型FPGA系统的异步复位以及异步复位信号的同步释放。解决了通常的异步复位信号沿和时钟沿有竞争冒险的情况下，导致异步复位无效的难题。
附图说明
[0023] 图1是本发明的一种反熔丝型FPGA系统复位电路的结构原理图；
[0024] 图2是本发明的一种反熔丝型FPGA系统复位电路外部复位门限电路的电路原理图；
[0025] 图3是本发明的一种反熔丝型FPGA系统复位电路上电复位信号生成电路的电路原理图；
[0026] 图4是本发明的一种反熔丝型FPGA系统复位电路异步复位信号生成电路的电路原理图；
[0027] 图中：2.上拉电阻，3.第一保护二极管，4.第一匹配电容，5.第一匹配电阻，6.第一反向器，7.隔直电容、8.第二匹配电阻，9.第二保护二极管，10.第二反向器，11.第一BUFFER，12.第二BUFFER，13.第一逻辑或门，14.第三匹配电阻，15.第二匹配电容，16.第三反向器，17.第四反向器，18.第三BUFFER，19.第四BUFFER，20.第二逻辑或门，21.逻辑与门，23.第一D触发器，24.第二D触发器。
具体实施方式
[0028] 下面结合附图和实施例对本发明的一种反熔丝型FPGA系统复位电路进行介绍：
[0029] 如图1所示，一种反熔丝型FPGA系统复位电路，包括外部复位门限电路、上电复位信号生成电路和异步复位信号生成电路。
[0030] 所述外部复位门限电路与异步复位信号生成电路连接，它接收遥控复位信号，去除遥控复位信号中的抖动，为异步复位信号生成电路提供外部复位信号。所述的外部复位信号为低电平有效的脉冲信号，上述外部复位信号的幅值为3.3V或5V，脉冲宽度大于10ms。
[0031] 在本实施例中，对于反熔丝型FPGAA42MX36，异步复位信号的幅值为5V，脉冲宽度为10ms。外部复位门限电路包括上拉电阻2、第一匹配电阻5、第一匹配电容4、第一反向器6、隔直电容7、第二匹配电阻8、第一保护二极管3和第二保护二极管9。上拉电阻2的一端与电源(5V或3.3V)连接，另一端与第一匹配电阻5的一端和第一保护二极管3的正端连接。第一保护二极管3的负端接收遥控复位信号。第一匹配电阻5的另一端与第一匹配电容4的一端和第一反向器6的输入端连接。第一匹配电容4的另一端接地。第一反向器6的输出端与隔直电容7的一端连接。隔直电容7的另一端与第二保护二极管9的负端、第二匹配电阻8的一端和第二反向器10的输入端连接。第二匹配电阻8的另一端和第二保护二极管9的正端接地。第二反向器10的输出端与异步复位信号生成电路的第一输入端和第二输入端连接，向外输出外部复位信号。
[0032] 所述的遥控复位信号为开路集电极输出，常态为不导通状态，“0”电平有效。在本实施例中，遥控复位信号持续时间大于10ms。
[0033] 外部复位信号门限电路采用电容充放电原理，门限宽度取决于上拉电阻2、第一匹配电阻5、第一匹配电容4的取值。以需要滤除小于6ms的毛刺信号，通过6ms以上的有效复位信号为例，上拉电阻2取值2kΩ、第一匹配电阻5取值10kΩ、第一匹配电容4取值0.47μF。当遥控复位信号线上出现脉冲宽度小于6ms的毛刺时，毛刺被滤除。当遥控复位信号宽度大于6ms时，遥控复位信号通过门限电路经过异步复位信号生成电路进入FPGA。
通过外部复位门限电路保证对电路中引入的毛刺误复位信号的滤除以及正常外部复位信号的有效通过。
[0034] 上电复位信号生成电路与异步复位信号生成电路连接，它为异步复位信号生成电路提供上电复位信号，反熔丝型FPGA器件上电时间不大于25ms，因此上电复位信号低电平宽度应大于25ms。在本实施例中，上电复位信号低电平时间为125ms。所述的上电复位信号生成电路包括第三匹配电阻14、第二匹配电容15、第三反向器16和第四反向器17。第三匹配电阻14的一端与电源(5V或3.3V)连接，第三匹配电阻14的另一端与第二匹配电容15的一端和第三反向器16的输入端连接。第二匹配电容15的另一端接地。第三反向器16的输出端与第四反向器17的输入端连接。第四反向器17的输出端与异步复位信号生成电路的第三输入端和第四输入端连接，向外输出上电复位信号。
[0035] 上述反向器优选为施密特特性反向器。
[0036] 上电复位信号脉冲宽度主要由第三匹配电阻14和第二匹配电容15确定，脉冲宽度与第三匹配电阻14和第二匹配电容15的关系为 VCC为第三匹配电阻14所接的源电压，V为反向器低电平与高电平的分界点。
[0037] 以反熔丝型FPGA A42MX36参数设计为例，设计的上电复位时间是125ms，V＝1.5V，匹配电阻接的源电压为5V，则第三匹配电阻14取750kΩ、第二匹配电容15取值
0.47μF。
[0038] 异步复位信号生成电路接收外部复位信号和上电复位信号，滤除外部复位信号和上电复位信号中的竞争冒险引起的毛刺，然后进行逻辑与操作，生成异步复位信号，并对该异步复位信号进行同步释放。
[0039] 在本实施例中，异步复位信号生成电路包括第一BUFFER11、第二BUFFER12、第三BUFFER18、第四BUFFER19、第一逻辑或门13、第二逻辑或门20、逻辑与门21、第一D触发器23、第二D触发器24。
[0040] 第一逻辑或门13的第一输入端为异步复位信号生成电路的第一输入端，第一BUFFER11的输入端为异步复位信号生成电路的第二输入端。
[0041] 第一BUFFER11的输出端与第二BUFFER12的输入端连接，第二BUFFER12的输出端与第一逻辑或门13的第二输入端连接。第一逻辑或门13的输出端与逻辑与门21的第一输入端连接。
[0042] 第二逻辑或门20的第一输入端为异步复位信号生成电路的第三输入端，第三BUFFER18的输入端为异步复位信号生成电路的第四输入端。
[0043] 第三BUFFER18的输出端与第四BUFFER19的输入端连接。第四BUFFER19的输出端与第二逻辑或门20的第二输入端连接。
[0044] 第二逻辑或门20的输出端与逻辑与门21的第二输入端连接。逻辑与门21的输出端与第一D触发器23的清零端和第二D触发器24的清零端连接。第一D触发器23的时钟输入端接收时钟信号，第一D触发器23的输出端与第二D触发器24的输入端连接。第二D触发器24的时钟输入端接收时钟信号。第二D触发器24的输出端向外发出异步复位信号。
[0045] 基于FPGA通过硬件描述语言实现两种复位信号的逻辑控制，从而生成反熔丝FPGA最终使用的异步复位信号。上电复位信号进入FPGA后，首先经过2级BUFFER，生成上电复位信号的延时信号，即上电复位信号(B)。上电复位信号和上电复位信号(B)进行或逻辑生成上电复位信号(temp)；外部复位信号进入FPGA后，首先经过2级BUFFER，生成外部复位信号的延时信号，即外部复位信号(B)。外部复位信号和外部复位信号(B)进行或逻辑生成外部复位信号(temp)。由于BUFFER是FPGA的底层硬件，因此2个BUFFER的物理延时为固定值，大概是6ns，采用以上方式生成的外部复位信号(temp)和上电复位信号(temp)有效防止了由于数字电路竞争冒险引起的ns级的毛刺。外部复位信号(temp)和上电复位信号(temp)进行与逻辑生成异步复位信号(temp)，异步复位信号(temp)接2级D触发器(D1、D2)的清零端，D1、D2触发器的时钟端接FPGA的系统时钟，D1触发器的D输入端接FPGA内部的逻辑VCC，D1触发器的输出端Q接D2触发器的D输入端，D2触发器的输出端Q为生成的异步复位信号。此种逻辑实现了反熔丝型FPGA系统的异步复位信号的生成以及异步复位信号的同步释放。解决了通常的异步复位信号沿和时钟沿有竞争冒险的情况下，导致异步复位无效的难题。在本实施例中，可在被复位的反熔丝FPGA上采用现有技术实现异步复位信号生成电路。
