低漏电的输出入电路与相关装置

摘要

一种低漏电的输出入电路与相关装置。输出入电路在接垫与供应电源间设置一阻抗路径；此阻抗路径旁路于接垫的信号路径，并设有一开关电路。根据输出入电路供应电源与接垫间的电压大小关系，开关电路选择性地导通阻抗路径。当输出入电路的供应电源正常供电时，开关电路导通阻抗路径而在接垫与供应电源间提供拉升电阻。当供应电源停止供电而使其电压小于接垫电压时，开关电路停止导通阻抗路径以有效减少接垫漏电。

权利要求

1.一种输出入电路，包含：

一供应电源；

一接垫；以及

一阻抗路径，耦接于该供应电源与该接垫之间；该阻抗路径上设有一第一节点与一第二节点，并设有一开关电路，耦接于该第一节点与该第二节点之间；

其中，该开关电路可选择性地导通或不导通于该第一节点与该第二节点之间，藉此控制该阻抗路径是否将该供应电源导通至该接垫。

2.如权利要求1所述的输出入电路，其特征在于，当该开关电路导通该第一节点与该第二节点时，可使该阻抗路径导通于该供应电源与该接垫之间，以在该供应电源与该接垫之间提供一拉升电阻。

3.如权利要求1所述的输出入电路，其特征在于，当该开关电路不导通于该第一节点与该第二节点时，该阻抗路径会停止将该接垫导通至该供应电源。

4.如权利要求1所述的输出入电路，其特征在于，更包含：

一控制电路，耦接于该供应电源与该接垫，用来根据该供应电源的电压与该接垫的电压两者间的大小关系控制该开关电路是否导通于该第一节点与该第二节点之间。

5.如权利要求4所述的输出入电路，其特征在于，该开关电路具有一受控端，而该控制电路设有一控制端，耦接于该受控端；当该接垫的电压高于该供应电源的电压时，该控制电路会使该开关电路停止导通；而当该接垫的电压未高于该供应电源的电压时，该控制电路则会使该开关电路导通。

6.如权利要求5所述的输出入电路，其特征在于，该阻抗路径另具有一第三节点与第四节点，该第三节点位于该接垫与该开关电路之间，该第四节点位于该开关电路与该供应电源之间，而该控制电路系耦接于该第三节点与该第四节点之间，该控制电路根据该第三节点的电压与该第四节点的电压比较该接垫的电压与该供应电源的电压。

7.如权利要求6所述的输出入电路，其特征在于，该控制电路包含有：一第一控制单元，耦接于该第三节点、该第四节点与该控制端之间；当该第四节点的电压低于该第三节点的电压，该第一控制单元可将该第三节点的电压导通至该控制端，以使该开关电路停止导通。

8.如权利要求7所述的输出入电路，其特征在于，该第一控制单元中设有一p通道金氧半晶体管，其栅极耦接于该第四节点，而其漏极与源极则耦接于该第三节点与该控制端。

9.如权利要求8所述的输出入电路，其特征在于，该p通道金氧半晶体管的体极是浮接。

10.如权利要求6所述的输出入电路，其特征在于，该控制电路包含有：一第二控制单元，耦接于该控制端、该供应电源与一地端之间；当该供应电源的电压高于一临限电压时，该第二控制单元将该地端导通至该控制端，以使该开关电路导通。

11.如权利要求10所述的输出入电路，其特征在于，该第二控制单元中设有一n通道金氧半晶体管，其栅极耦接于该供应电源，源极耦接于该地端，漏极则耦接于该控制端。

12.如权利要求6所述的输出入电路，其特征在于，该阻抗路径更包含有一内部电阻，耦接于该第三节点与该开关电路之间。

13.如权利要求6所述的输出入电路，其特征在于，该阻抗路径更包含有一静电放电防护电阻，耦接于该接垫与该第三节点之间。

14.如权利要求5所述的输出入电路，其特征在于，该开关电路中设有一p型金氧半晶体管，其栅极耦接于该受控端，其源极与漏极则耦接于该第一节点与该第二节点。

15.如权利要求14所述的输出入电路，其特征在于，该p通道金氧半晶体管的体极是浮接。

16.如权利要求1所述的输出入电路，其特征在于，该接垫是用来传输一消费电子控制信号。

17.如权利要求1所述的输出入电路，其特征在于，更包含有：一信号路径，耦接于该接垫以经由该接垫传输信号；其中该信号路径旁路于该阻抗路径。

18.一种芯片，其包含有：

一接垫；

一阻抗路径，耦接于一供应电源与该接垫之间；该阻抗路径上设有一第一节点与一第二节点，并设有一开关电路，耦接于该第一节点与该第二节点之间；

其中，该开关电路可选择性地导通或不导通于该第一节点与该第二节点之间，藉此控制该阻抗路径是否将该供应电源导通至该接垫。

19.如权利要求18所述的芯片，其特征在于，更包含：

一内部电路，由一信号路径耦接于该接垫以经由该接垫传输信号；其中该信号路径是旁路于该阻抗路径。

20.如权利要求18所述的芯片，其特征在于，当该开关电路导通该第一节点与该第二节点时，可使该阻抗路径导通于该供应电源与该接垫之间，以在该供应电源与该接垫之间提供一拉升电阻。

说明书

低漏电的输出入电路与相关装置

技术领域

[0001] 本发明有关一种低漏电的输出入电路与相关装置，尤指一种在输出入电路的供应电源中断后可利用内部开关电路停止导通拉升电阻的阻抗路径以减少漏电的输出入电路及相关装置。

背景技术

[0002] 各式各样的电子装置是现代资讯社会最重要的硬体基础之一。一般来说，电子装置中通常会整合多个各种功能的集成电路(IC，Integrated Circuit)与芯片；各芯片在运作时互相交换信号数据，便能提供电子装置的整体功能。

[0003] 在芯片中，是以输出入电路及对应的接垫(如信号输出入接垫)连接外界电路，例如另一芯片或是电路板，以形成芯片的信号交换接口。为了某些信号交换的需求，接垫及/或输出入电路中要设置终端阻抗，像是拉升电阻(pull-up resistor)，以适当维持接垫信号电平，或作为信号路径的匹配阻抗。当芯片的电源中断(power off)而暂停运作后，若外界电路还持续向此芯片的接垫传输信号，该芯片的接垫其实仍会经由其阻抗而持续向外界电路汲取电力；对外界电路来说，此芯片的接垫中就像是有一漏电路径，使电力持续由此漏电路径漏失。因此，在某些信号交换规格标准中，不仅要求信号交换接口上的某些接垫必须要有特定阻值的阻抗(如拉升电阻)，更针对这些接垫制定漏电标准，以限制这些接垫上的漏电。譬如说，在HDMI(High Definition Multimedia Interface，高解析度多媒体接口)标准中，便为消费电子控制(CEC，Consumer Electronic Control)针脚(接垫)制定了严格的漏电标准。为达成此一漏电标准，需要有良好的低漏电拉升电阻解决方案。

发明内容

[0004] 因此，本发明即是要提供一种可提供低漏电拉升电阻的输出入电路及装置，不仅能在芯片正常运作时提供适当阻值的拉升电阻，当芯片的供应电源中断时，还能以内建的机制阻断拉升电阻的导通，有效降低漏电，符合漏电标准。

[0005] 本发明的一个目的是为一芯片提供一种输出入电路，其设有一接垫、一信号路径、一阻抗路径及一内建于芯片中的控制电路。其中，信号路径耦接于接垫与一内部电路间，以经由接垫交换信号。阻抗路径则旁路(bypass)于该信号路径；此阻抗路径耦接于芯片的供应电源(supply power)与接垫之间，设有第一与第二节点，并具有一开关电路耦接于第一与第二节点之间。根据供应电源的电压与接垫的电压两者间的大小关系(也就是供应电源是否仍在正常供电)，此开关电路可选择性地导通或不导通于第一与第二节点之间，藉此控制阻抗路径是否将供应电源导通至接垫。当开关电路导通于第一与第二节点时，可使阻抗路径导通于供应电源与接垫之间，以在供应电源与接垫之间提供一拉升电阻(pull-up resistor)。反之，当开关电路不导通于第一与第二节点时，阻抗路径便会停止将接垫导通至供应电源端，以阻断漏电路径，降低接垫的漏电。

[0006] 开关电路系配合控制电路的控制而导通或不导通。此控制电路耦接于供应电源与接垫；根据供应电源的电压与接垫的电压两者间的大小关系，控制电路可控制开关电路是否导通于第一与第二节点之间。其中，控制电路设有一控制端，耦接至开关电路的一个受控端；当接垫的电压高于供应电源的电压时(且两者间的差异已经大于一临限电压时)，代表芯片供应电源已经中断；而控制电路便会使开关电路停止导通，降低/防止漏电。相对地，当接垫的电压未高于供应电源的电压时，代表芯片供应电源正常供电，故控制电路会使开关电路导通，使阻抗路径可正常提供拉升电阻。

[0007] 更明确地说，在本发明的一实施例中，阻抗路径上另具有一第三节点与第四节点；第三节点位于接垫与开关电路之间，第四节点则位于开关电路与供应电源之间。而控制电路就耦接于第三节点与第四节点之间，以根据第三节点的电压与第四节点的电压比较接垫的电压与供应电源的电压。控制电路中可设置一第一控制单元及一第二控制单元。其中，第一控制单元耦接于第三节点、第四节点与控制端之间；当第四节点的电压低于第三节点的电压(且两者差异已经大于一临限电压时)，第一控制单元可将第三节点的电压导通至控制电路的控制端，进而使开关电路停止导通。第一控制单元中可设有一(或多个)p通道金氧半晶体管，其栅极耦接于第四节点，而其漏极-源极则耦接于第三节点与控制端之间；前述的临限电压可以是此晶体管的临限电压的绝对值。为进一步防止各种可能的漏电路径，此p通道金氧半晶体管的体极(bulk)可以是浮接(float)。

[0008] 另一方面，第二控制单元则耦接于控制端、供应电源与一地端之间。当供应电源的电压高于一临限电压时，第二控制单元可将地端导通至控制端，进而使开关电路导通。此第二控制单元中可设有一(或多个)n通道金氧半晶体管，其栅极耦接于供应电源，源极耦接于地端，漏极则耦接于控制电路的控制端。

[0009] 至于开关电路本身，则可设有一(或多个)p型金氧半晶体管，其栅极耦接于受控端，其源极-漏极则耦接于该两节点之间。为了尽可能阻断各种漏电路径，此p通道金氧半晶体管的体极(bulk)也可以是浮接(float)的。

[0010] 除上述控制电路与开关电路，为实现拉升电阻，本发明阻抗路径可另包含有一内部电阻，耦接于第三节点与开关电路之间。阻抗路径亦可在接垫与第三节点之间设置一辅助电阻，作为一静电放电防护电阻。

[0011] 本发明上述输出入电路可广泛应用于各种需要兼顾适当阻抗及低漏电的信号交换接口，譬如说，其可应用于HDMI信号交换接口，在传输消费电子控制(CEC，Consumer Electronic Control)信号的接垫/针脚上提供低漏电的拉升电阻。

[0012] 本发明的又一目的是提供一种应用上述输出入电路的芯片。

[0013] 为使贵审查委员能更进一步了解本发明特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明，并非用来对本发明加以限制。

附图说明

[0014] 图1示意的功能方块图是一典型芯片中拉升电阻的配置及一已知漏电控管机制的实施情形。

[0015] 图2示意的是本发明输出入电路配置于一芯片中的实施例。

[0016] 【主要元件符號說明】

[0017] 10、20 芯片

[0018] 22 阻抗路径

[0019] 24 开关电路

[0020] 26、28 控制单元

[0021] 30 控制电路

[0022] 32 内部电路

[0023] 36 输出入电路

[0024] 38 信号路径

[0025] PDr、NDr 驱动控制

[0026] M1a-M1c、M2a-M2e 晶体管

[0027] R1a-R1c、R2a-R2b 电阻

[0028] N10-N12、N20-N25 节点

[0029] Pd1、Pd2 接垫

[0030] Vdd、Vdd_HV 供应电源

[0031] G 地端

[0032] D 漏极

[0033] S 源极

[0034] B 体极

[0035] P+、N、P 掺杂区

[0036] N-well n型井

具体实施方式

[0037] 请参考图1；图1示意的是一拉升电阻配置于一典型芯片10的情形。芯片10中设有晶体管M1a、M1b，分别是p通道金氧半晶体管及n通道金氧半晶体管；两晶体管的漏极-源极串接于一供应电源Vdd、节点N10及一地端G之间，并在其栅极分别接受驱动控制PDr与NDr，以在接垫Pd1(节点N10)上实现输出入电路的信号传送及/或接收，使芯片10能由接垫Pd1和外界电路(未图示)交换信号。为在接垫Pd1上实现拉升电阻，芯片10中设有电阻R1a及R1b，串接于供应电源Vdd、节点N11与接垫Pd1之间。电阻R1a是一内部电阻，电阻R1b则可为一静电放电防护电阻。当供应电源Vdd正常供电而使芯片10正常运作时，电阻R1a及R1b可协助使接垫Pd1(也就是节点N10)的电压上升/维持至供应电源Vdd的电压，直到晶体管M1b被导通。因此，电阻R1a及R1b可当作拉升电阻。

[0038] 然而，当供应电源Vdd停止供电而使芯片10停止运作后，电阻R1a及R1b反而变成漏电的路径。当供应电源Vdd电压为零而停止供电时，等效上，接垫Pd1即是经由电阻R1a及R1b耦接至一零电压(即停止供电的供应电源Vdd)。此时，若接垫Pd1上连接的外界电路仍有信号电压，电阻R1a及R1b就会汲取电力，导致漏电。

[0039] 图1中也示意了一种漏电控管机制。此控管机制主要是在芯片10的外部以一外接晶体管M1c配合一外接的电阻R1c来实现。电阻R1c耦接于供应电源Vdd与接垫Pd1之间；晶体管M1c为一n通道金氧半晶体管，其栅极耦接于供应电源Vdd_HV，漏极-源极则分别耦接在接垫Pd1与一节点N12之间。其中，供应电源Vdd_HV至少须比供应电源Vdd高出一个临限电压值，如晶体管M1c的临限电压值。在此配置下，连接于接垫Pd1的外界电路会导通至节点N12；换句话说，晶体管M1c与电阻R1c形成的外接电路等效上是以节点N12代替接垫Pd1。当供应电源Vdd_HV与Vdd正常供电时，晶体管M1c导通，节点N12可导通至接垫Pd1实现信号交换，而电阻R1c可提供拉升电阻。相对地，当供应电源Vdd_HV停止供电后，会连带使晶体管M1c停止在节点N12与接垫Pd1间导通，让电阻R1c无法由节点N12汲取电力。

[0040] 然而，此种漏电控管机制也有缺点。举例来说，此漏电控管机制需以外接的晶体管M1c来实现；原因之一，是因为这个晶体管M1c是连接在信号交换的信号路径上，也就是从节点N12至接垫Pd1的信号路径。由于晶体管M1c不能妨碍信号路径上的信号交换速度与电子特性，故晶体管M1c需要具备非常良好的导通特性；例如说，其导通时的源极-漏极间寄生电容与电阻都不能太大。因此，晶体管M1c的布局面积与尺寸都无法妥协缩减，这也使晶体管M1c无法内建于芯片10中。一般来说，晶体管M1c多是由单晶的外接晶体管来实现。如此一来，就会额外耗费电路板上的电路配置资源，增加电子装置设计制造加工的时间与成本。再者，晶体管M1c的栅极需接至比供应电源Vdd更高的另一供应电源Vdd_HV以维持信号交换时的电气特性，此供应电源Vdd_HV需比供应电源Vdd高出一个晶体管的临限电压值，需另行提供，亦会增加电路板上的成本。

[0041] 请参考图2；图2示意的即是本发明漏电控管机制实现于一输出入电路36并配置于一芯片20内的实施例。输出入电路36包括有：一接垫Pd2、一信号路径38、内建于芯片10中的阻抗路径22与控制电路30，以及一内部电路32。供应电源Vdd可为输出入电路36以及芯片20提供操作电压与电力。内部电路32中可包括晶体管M2a与M2b，例如分别为一p通道金氧半晶体管与一n通道金氧半晶体管，两晶体管M2a与M2b的源极-漏极串接于供应电源Vdd、节点N20与地端G之间，栅极则分别接受驱动控制PDr与NDr的控制，以在节点N20(接垫Pd2)上进行信号交换，包括信号发送、接收或收发双向。也因此，节点N20至接垫Pd2的连线可视为信号路径38。

[0042] 于此实施例中，阻抗路径22中设有一开关电路24及两电阻R2a、R2b。阻抗路径22旁路(bypass)于信号路径38；换句话说，阻抗路径22与信号路径38是由接垫Pd2分歧而出的两个不同电路分枝(branch)。阻抗路径22耦接于供应电源Vdd与接垫Pd2之间，设有数个节点N21(可视为第三节点)、N22、N24与N25(可视为第四节点)，开关电路24即耦接于节点N22与N24之间。耦接于节点N21与接垫Pd2之间的电阻R2b可以是一静电放电防护电阻，用来防护接垫Pd2上可能发生的静电放电。另一电阻R2a则耦接于节点N22与节点N21之间，为一内部电阻。开关电路24中则可设有一(或多个)p型金氧半晶体管，图
2中暂以一晶体管M2d为例来说明；晶体管M2d的栅极可视为开关电路24的受控端，其源极-漏极则耦接在两节点N24与N22之间。

[0043] 控制电路30耦接于供应电源Vdd与接垫Pd2。在图2的实施例中，控制电路30是经由节点N21与节点N25而分别耦接于接垫Pd2与供应电源Vdd，以根据节点N21与节点N25的电压感知/比较接垫Pd2与供应电源Vdd的电压；节点N23则可视为一控制端，耦接至开关电路24的受控端。就如图2所示，于此实施例中，控制电路30内设有两控制单元26及28。控制单元28(第一控制单元)耦接于节点N21、节点N25与控制端(节点N23)之间；举例而言，控制单元28中可设有一(或多个)p通道金氧半晶体管，以晶体管M2c代表。晶体管M2c的栅极耦接于节点N25，而其漏极-源极则耦接于节点N21与控制端(节点N23)之间。控制单元26则耦接于控制端、供应电源Vdd与地端G之间；控制单元26中可设有一(或多个)n通道金氧半晶体管，以晶体管M2e代表。晶体管M2e的栅极耦接于供应电源Vdd，源极耦接于地端G，漏极则耦接于控制电路30的控制端(节点N23)。

[0044] 于图2中，根据供应电源Vdd与接垫Pd2的电压大小关系，可得知供应电源Vdd是否仍在正常提供操作电压与电力，而控制电路30便可据此控制开关电路24选择性地导通或不导通于节点N22与N24之间，以控制阻抗路径22是否将供应电源Vdd导通至接垫Pd2。

[0045] 当供应电源Vdd正常提供操作电压时，供应电源Vdd的电压会高于临限电压(例如晶体管M2e的临限电压)，控制单元26导通而将地端G导通至控制端(节点N23)，以使开关电路24导通。开关电路24在节点N22与N24间导通时，可使阻抗路径22导通于供应电源Vdd与接垫Pd2之间；而电阻R2a、R2b及开关电路24本身在节点N22与N24间的导通电阻便可在供应电源Vdd与接垫Pd2之间提供拉升电阻(pull-up resistor)。节点N25的电压不会低于节点N21的电压，控制单元28(晶体管M2c)不导通。

[0046] 另一方面，当供应电源Vdd停止提供正常的操作电压时，供应电源Vdd的电压会降低而趋近地端G的零电压。此时，若接垫Pd2的电压高于供应电源Vdd的电压(且两者间的差异已经大于一临限电压，譬如说是晶体管M2c的临限电压的绝对值)，代表与接垫Pd2连接的外界电路(未示于图2)还有信号。于此实施例中，漏电控管机制就会启动：控制单元28(晶体管M2c)会导通而将节点N21的电压导通至控制电路30的控制端(节点N23)，进而使开关电路24(晶体管M2d)关闭。当开关电路24不再导通于节点N22与N24之间，阻抗路径22便会停止将接垫Pd2导通至供应电源Vdd端，以阻断漏电路径，降低/防止接垫Pd2的漏电。在此同时，由于供应电源Vdd的低电压，控制单元26(晶体管M2e)不会导通。

[0047] 于此实施例中，开关电路24旁路于信号路径38，不会妨碍信号路径38上的信号交换，故开关电路24(即晶体管M2d)不需以大面积、大尺寸的晶体管来实现。相较于图1的晶体管M1c，本发明开关电路24的布局面积可以有效缩减至百分之一。较佳地，本发明漏电控管机制可完整内建于芯片20中，不再耗用芯片外的电路配置资源，亦节省电子装置设计、制造、加工的时间与成本。

[0048] 于此实施例中，开关电路24、控制单元28乃至于内部电路32中的各个p通道金氧半晶体管M2d、M2c及M2a的体极(bulk)可以是浮接(float)的。图2中也以晶体管M2d为例来示意体极浮接的情形。p型金氧半晶体管会形成于一n型井N-well上，此n型井成型于一掺杂区P(如一p型基底或另一重p型井)之上，n型井的两个p型重掺杂区P+分别形成此晶体管的漏极D与源极S；另一n型掺杂区N则形成体极B，用来接收电压以偏压n型井。而体极浮接就是使体极B不连接到任何有固定偏压的半导体结构，例如供应电源Vdd、晶体管的源极或是防卫圈(guarding ring)。较佳地，晶体管M2d可采用体极浮接的技术来阻断体极漏电路径。

[0049] 总结来说，相较于传统技术，本发明漏电控管机制可内建于芯片中，不仅能在供应电源正常供电、芯片正常运作时提供适当的拉升电阻，亦可在芯片供应电源中断后阻断漏电路径。本发明上述输出入电路36可广泛应用在各种需要兼顾适当阻抗及低漏电的信号交换接口，譬如说，其可应用于HDMI信号交换接口，在传输消费电子控制(CEC，Consumer Electronic Control)信号的接垫/针脚上提供低漏电的拉升电阻。虽然图2中的实施例是以一晶体管M2d、M2c及M2e来分别实现开关电路24、控制单元28及26，但这些电路亦可使用串联或并联的多个晶体管来实现。另外，各种可以提供适当阻抗的被动元件或主动元件(譬如说晶体管)皆可用来实现电阻R2a及R2b。若有需要的话，节点N24、N25之间及/或节点N25与供应电源Vdd之间亦可配置电阻(或阻抗)。除了晶体管M2a与M2b之外，内部电路32中亦可包括其他种类的电路，如接收电路、电平转移器(level shift)及/或各种静电放电防护电路。

[0050] 综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。