高压BCD工艺中集成的浮动盆隔离结构

摘要

本发明提供一种高压BCD工艺中集成的浮动盆隔离结构，位于P-衬底上的N-外延层中，其中具有低压器件区域，浮动盆隔离结构包围低压器件区域，其包括：N型隔离区域，从底部和侧面包围低压器件区域，将低压器件区域中的掺杂区域与P-衬底隔离；第一P-表面环，环绕在低压器件区域外侧；第二P-表面环，环绕在第一P-表面环外侧，宽度更宽；深P+注入环，位于第二P-表面环下方；P-埋层环，位于深P+注入环下方，与P-衬底相接触，P-埋层环和深P+注入环形成PN结对通隔离。本发明采用对通PN结隔离，P-表面环的双降低表面电场效应实现浮动盆自身的高压隔离。而采用N+埋层与深N+注入沉降环实现浮动盆内器件对P-衬底的隔离，避免寄生PNP效应的产生。

权利要求

1.一种高压BCD工艺中集成的浮动盆隔离结构(100)，位于P-衬底(101)上的N-外延层(102)中，所述N-外延层(102)中还具有低压器件区域(103)，所述浮动盆隔离结构(100)包围所述低压器件区域(103)，其包括：N型隔离区域(104)，从底部和侧面包围所述低压器件区域(103)，将所述低压器件区域(103)中器件的掺杂区域与所述P-衬底(101)充分隔离；

第一P-表面环(105)，位于所述N-外延层(102)表面，环绕在所述低压器件区域(103)的外侧；

第二P-表面环(106)，位于所述N-外延层(102)表面，环绕在所述第一P-表面环(105)的外侧，所述第二P-表面环(106)比所述第一P-表面环(105)更宽；

深P+注入环(107)，位于所述第二P-表面环(106)的下方，与其部分重合；以及P-埋层环(108)，位于所述深P+注入环(107)的下方，并与所述P-衬底(101)相接触，所述P-埋层环(108)和所述深P+注入环(107)形成PN结对通隔离。

2.根据权利要求1所述的浮动盆隔离结构(100)，其特征在于，所述N型隔离区域(104)包括：深N+注入沉降环(109)，位于所述N-外延层(102)表面，从侧面包围所述低压器件区域(103)；以及N+埋层(110)，位于所述低压器件区域(103)的下方，从底部包围所述低压器件区域(103)，所述N+埋层(110)的外侧超出所述深N+注入沉降环(109)一定距离。

3.根据权利要求2所述的浮动盆隔离结构(100)，其特征在于，所述第一P-表面环(105)的个数为1～5个。

4.根据权利要求3所述的浮动盆隔离结构(100)，其特征在于，所述N+埋层(110)中的掺杂杂质为锑和磷。

5.根据权利要求4所述的浮动盆隔离结构(100)，其特征在于，所述磷的注入剂量为大于1.0E13量级。

6.根据权利要求5所述的浮动盆隔离结构(100)，其特征在于，所述N+埋层(110)与所述P-衬底(101)之间的结击穿电压大于700V。

7.根据权利要求6所述的浮动盆隔离结构(100)，其特征在于，所述低压器件区域(103)包括由齐纳二极管(201)、CMOS晶体管(202、203)、MOS电容(204)和多晶电阻(205)组成的高端管驱动电路。

8.根据权利要求7所述的浮动盆隔离结构(100)，其特征在于，所述N型隔离区域(104)上连接有所述高端管驱动电路的浮动的接入电压。

9.根据权利要求8所述的浮动盆隔离结构(100)，其特征在于，所述高端管驱动电路的信号输入输出端跨过所述N型隔离区域(104)与所述浮动盆隔离结构(100)内的电路相连接。

说明书

高压BCD工艺中集成的浮动盆隔离结构

技术领域

[0001] 本发明涉及半导体制造技术领域，具体来说，本发明涉及一种高压BCD工艺中集成的浮动盆隔离结构。

背景技术

[0002] 在功率集成电路领域，处于350V-800V之间的高压集成电路(HVIC)是非常重要的组成部分，其产品广泛应用于节能照明，功率校正，消费电子以及PC的开关电源，马达驱动等方面。该类HVIC采用高压BCD由于具有高可靠度、集成化、以及高效节能等突出优点广受业界青睐。350-800V高压BCD工艺除了需要集成双极型晶体管(Bipolar)、CMOS、以及高压DMOS以外，还需要稳压齐纳二极管、高阻值Poly电阻、以及JFET等器件，往往需要将高压(350-800V)、中压(10-20V)、低压(3.3V-5V)集成在一起，对工艺集成和隔离要求很高。此外根据HVIC电路的需求，对于高压BCD工艺还有许多特殊的要求，如目前市场非常大的用于节能照明他激式电子镇流器的550V HVIC，一般都采用由DMOS或IGBT组成的高低端半桥拓扑结构，而马达驱动应用一般则采用全桥拓扑结构，半桥和全桥的高端功率管的驱动电路需要有电压可在0V与最高550V浮动的Level shift电路与高压浮动盆隔离结构，这就对高压BCD工艺提出了耐压在550V以上的高压浮动盆隔离结构的要求。而目前现有技术中在这个方面没有该结构的相关产品的报道。

[0003] 对于半桥与全桥驱动电路应用，需要高压浮动盆隔离结构的原因是桥式电路在工作时，高、低端功率管会以一定的频率交替开关，通常还会加入死区时间避免交叠导通。这样，高端功率管关闭，低端功率管开启时，高端管的源极相当于接到了GND，高端管的栅驱动电路的地此时也相当于接GND；而当低端功率管关闭，高端功率管开启时，高端管的源端会被拉到高压。这时，就需要有自举电路将高端管的栅驱动电路的地也浮动到高压，这就是说，高端管的驱动电路必须放置于一个可以在GND与高压之间浮动的隔离结构中去。

发明内容

[0004] 本发明所要解决的技术问题是提供一种高压BCD工艺中集成的浮动盆隔离结构，实现浮动盆内器件对P-衬底的隔离，尤其避免浮动盆内电路中的P型区域在高压下与P-衬底寄生PNP效应的产生。

[0005] 为解决上述技术问题，本发明提供一种高压BCD工艺中集成的浮动盆隔离结构，位于P-衬底上的N-外延层中，所述N-外延层中还具有低压器件区域，所述浮动盆隔离结构包围所述低压器件区域，其包括：

[0006] N型隔离区域，从底部和侧面包围所述低压器件区域，将所述低压器件区域中器件的掺杂区域与所述P-衬底充分隔离；

[0007] 第一P-表面环，位于所述N-外延层表面，环绕在所述低压器件区域的外侧；

[0008] 第二P-表面环，位于所述N-外延层表面，环绕在所述第一P-表面环的外侧，所述第二P-表面环比所述第一P-表面环更宽；

[0009] 深P+注入环，位于所述第二P-表面环的下方，与其部分重合；以及[0010] P-埋层环，位于所述深P+注入环的下方，并与所述P-衬底相接触，所述P-埋层环和所述深P+注入环形成PN结对通隔离。

[0011] 可选地，所述N型隔离区域包括：

[0012] 深N+注入沉降环，位于所述N-外延层表面，从侧面包围所述低压器件区域；以及[0013] N+埋层，位于所述低压器件区域的下方，从底部包围所述低压器件区域，所述N+埋层的外侧超出所述深N+注入沉降环一定距离。

[0014] 可选地，所述第一P-表面环的个数为1～5个。

[0015] 可选地，所述N+埋层中的掺杂杂质为锑和磷。

[0016] 可选地，所述磷的注入剂量为大于1.0E13量级。

[0017] 可选地，所述N+埋层与所述P-衬底之间的结击穿电压大于700V。

[0018] 可选地，所述低压器件区域包括由齐纳二极管、CMOS晶体管、MOS电容和多晶电阻组成的高端管驱动电路。

[0019] 可选地，所述N型隔离区域上连接有所述高端管驱动电路的浮动的接入电压。

[0020] 可选地，所述高端管驱动电路的信号输入输出端跨过所述N型隔离区域与所述浮动盆隔离结构内的电路相连接。

[0021] 与现有技术相比，本发明具有以下优点：

[0022] 本发明的浮动盆隔离结构通过采用对通PN结隔离方式，P-表面环的双降低表面电场(Double resurf)效应实现浮动盆自身的高压隔离。而采用经特殊处理的N+埋层与深N+注入沉降环实现浮动盆内器件对P-衬底的隔离，尤其可以避免浮动盆内电路中的P型区域在高压下与P-衬底寄生PNP效应的产生。

[0023] 本发明的浮动盆隔离结构可以满足564V高压浮动的要求，适合于节能照明镇流器半桥驱动IC的应用需求。

附图说明

[0024] 本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中：

[0025] 图1为本发明一个实施例的高压BCD工艺中集成的浮动盆隔离结构的俯视示意图；

[0026] 图2为图1中所示的本发明一个实施例的高压BCD工艺中集成的浮动盆隔离结构的剖面示意图。

具体实施方式

[0027] 下面结合具体实施例和附图对本发明作进一步说明，在以下的描述中阐述了更多的细节以便于充分理解本发明，但是本发明显然能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下根据实际应用情况作类似推广、演绎，因此不应以此具体实施例的内容限制本发明的保护范围。

[0028] 图1为本发明一个实施例的高压BCD工艺中集成的浮动盆隔离结构的俯视示意图。示意需要，把高端驱动电路可能需要到的器件放入了这个高压浮动盆中。图2为图1中所示的本发明一个实施例的高压BCD工艺中集成的浮动盆隔离结构的剖面示意图。

[0029] 由图可知，在高压浮动盆隔离区域内的驱动电路用到的器件中，不仅包括了N型区域，如N+区域、N阱，还会有P型区域，如深P+区域、P阱等。当器件浮动地变到高压时，N型区域可通过与BCD工艺中DMOS类似的结构实现与浮动盆外区域以及P-衬底之间的高耐压。而P型区域则由于存在寄生PNP效应，在一般的高压BCD工艺中较难实现与P-衬底之间的高压隔离，而且如果该高压BCD工艺没有外延，则高压浮动隔离的驱动电路更是无法实现。

[0030] 下面请结合图1和图2来理解，如图所示，该高压BCD工艺中集成的浮动盆隔离结构100位于P-衬底101上的N-外延层102中，N-外延层102中还具有低压器件区域103。浮动盆隔离结构100包围低压器件区域103，其具体可以包括：N型隔离区域104、第一P-表面环105、第二P-表面环106、深P+注入环107和P-埋层环108等。

[0031] 其中，N型隔离区域104从底部和侧面包围低压器件区域103，将低压器件区域103中器件的掺杂区域与P-衬底101充分隔离。第一P-表面环105位于N-外延层102表面，环绕在低压器件区域103的外侧。第二P-表面环106位于N-外延层102表面，环绕在第一P-表面环105的外侧，第二P-表面环106比第一P-表面环105更宽。深P+注入环107位于第二P-表面环106的下方，与其部分重合，并向里延伸一段距离来降低高压下的表面电场。P-埋层环108位于深P+注入环107的下方，并与P-衬底101相接触。位于该浮动盆隔离结构100最外圈的P-埋层环108和深P+注入环107形成PN结对通隔离，作高低压之间的隔离。

[0032] 在本实施例中，上述N型隔离区域104可以进一步包括：深N+注入沉降环(Sinker)109和N+埋层110。其中，深N+注入沉降环109位于N-外延层102表面，从侧面包围低压器件区域103。N+埋层110位于低压器件区域103的下方，从底部包围低压器件区域103。N+埋层110的外侧超出深N+注入沉降环109一定距离。N+埋层110结合深N+注入沉降环109可以保证浮动盆里面的器件中P型和N型掺杂区域与P-衬底101的充分隔离。避免驱动电路浮动到高压时，驱动电路中的P型区域，如P阱与P-衬底101之间的寄生PNP管效应。

[0033] N+埋层110采用锑(Sb)和磷(P)两次掺杂注入，锑注入形成重掺杂的N+埋层，磷的注入剂量大于1.0E13量级。在1200℃做退火推进后，磷注入形成的N-掺杂区会将锑注入形成的N+掺杂区全部包住，通过这样的处理增大了N+埋层110边界与P-衬底101的PN结曲率半径。这样形成的N+埋层110与P-衬底101之间的结击穿电压很高，在700V以上。

[0034] 在本实施例中，与PN结隔离交叠的第一P-表面环105向内还有第一P-表面环，即该第一P-表面环105可以为1～5圈，图中所示为3圈第一P-表面环105。在里侧的N+加高电压时，这些第一P-表面环105有助于将高压N+与PN结隔离之间的N-外延层102全部耗尽，并且第一P-表面环105自身也会全部耗尽，降低了表面电场(双降低表面电场效应，Double resurf)，实现表面高耐压。

[0035] 在由N+埋层110和深N+注入沉降环109包好的N型隔离区域104内(即低压器件区域103)，可放入由齐纳二极管201、CMOS晶体管(包括NMOS晶体管202、PMOS晶体管203)、MOS电容204和多晶电阻205组成的高端管驱动电路。其中，N型隔离区域104上可以连接有高端管驱动电路的浮动的接入电压(VDD)的金属端(Metal)，浮动地接到里面的P阱区域；而高端管驱动电路的信号输入输出(Metal in or out)的金属端可以跨过N型隔离区域104与浮动盆隔离结构100内的电路相连接。

[0036] 本发明的浮动盆隔离结构通过采用对通PN结隔离方式，P-表面环的双降低表面电场(Double resurf)效应实现浮动盆自身的高压隔离。而采用经特殊处理的N+埋层与深N+注入沉降环实现浮动盆内器件对P-衬底的隔离，尤其可以避免浮动盆内电路中的P型区域在高压下与P-衬底寄生PNP效应的产生。

[0037] 本发明的浮动盆隔离结构可以满足564V高压浮动的要求，适合于节能照明镇流器半桥驱动IC的应用需求。

[0038] 本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围之内。