[0002] 当MOS管的特征尺寸随着摩尔定律的发展进入100nm以后，其可靠性及电学特性由于受到量子效应的影响面临着诸多的挑战。存储器作为当今IC产业最重要的设备之一，随着MOS管特征尺寸的逐渐缩小，其稳定性和集成度也面临着挑战。单电子晶体管（single-electron transistor, SET）作为新型的纳米电子器件，有望成为MOS管进入纳米领域后的有力替代者。SET由库仑岛、栅极电容及两个隧穿结构成，主要通过栅极电压控制电子隧穿而形成电流，具有超小的尺寸和极低的功耗。此外，单电子晶体管还具备独特的库仑振荡特性及较高的电荷灵敏度等特性，能有效地降低电路的复杂程度。因此，采用SET设计电路是解决目前存储器面临的困难的有效方案。但是，由于SET具有较高传输延迟、较低输出电平的缺点，仅由SET构成的传统电路并不能获得所需的性能，且无法与目前成熟的大规模集成电路相兼容。本发明采用SET/CMOS混合的形式，构建了一个基于负微分电阻特性的静态存储单元。
[0004] 本发明采用以下方案实现：一种基于负微分电阻特性的混合SET/CMOS静态存储单元，其特征在于：包括一NMOS管、具有NDR特性的混合SET/CMOS电路NDR电路以及以SET/CMOS为基础的负微分电阻电路SET-MOS电路；该NDR电路和该SET-MOS电路串联，所述的NMOS管的漏极连接至该NDR电路和该SET-MOS电路之间。
[0005] 在本发明一实施例中，所述SET-MOS电路包括一单电子晶体管SET及一NMOS管，所述的NMOS管的源极与单电子晶体管SET的漏极连接，所述NMOS管的漏极与所述单电子晶体管SET的栅极连接。
[0006] 在本发明一实施例中，所述NDR电路包括一单电子晶体管SET及一PMOS管，所述的PMOS管的源极与单电子晶体管SET的源极相连，单电子晶体管SET的栅极与PMOS管的漏极相连，该单电子晶体管SET的漏源两端电压Vds必须满足|Vds|
[0007] 在本发明一实施例中，所述单电子晶体管SET由两个隧穿结通过库仑岛串联而成，外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流，该单电子晶体管SET的主要参数包括：隧穿结电容Cd和Cs，隧穿结电阻Rd和Rs，栅极电容Cg和Cctrl；其中，2
隧穿结的充电能必须大于环境温度引起的热涨落，即Ec=e/2CΣ>>kBT，式中：Ec为隧穿结的充电能；CΣ=Cg+Cctrl+Cd+Cs为单电子晶体管的总电容；e为元电荷；kB为玻尔兹曼常数；T 为
2
环境温度；隧穿结的电阻必须远大于量子电阻，即Rd，Rs>>RQ=h/e ≈25.8 KΩ，式中：RQ为量子电阻；h为普朗克常量。
[0008] 在本发明一实施例中，所述NMOS传输管的参数满足：沟道宽度Wn为65nm，沟道长度Ln为100 nm，阈值电压Vth为0.423 V；所述PMOS管的参数满足：沟道宽度Wp为100 nm，沟道长度Lp为65 nm，栅极电压Vpg为0.3 V，阈值电压Vth为-0.365 V；；所述NMOS管的参数满足：沟道宽度Wn为100nm，沟道长度Ln为65nm，阈值电压Vth为0.423 V，栅极电压Vn为0.26V所述单电子晶体管SET的参数满足：隧穿结电容Cs、Cd为0.15aF，隧穿结电阻Rs、Rd为1 MΩ，背栅电压Vctrl1为-0.1V，背栅电压Vctrl2为0.7V，背栅电容Cctrl为0.1aF，栅极电容Cg为0.2aF。
[0009] 与传统的CMOS存储单元相比，本发明采用的基于负微分电阻特性的混合SET/CMOS静态存储单元的工作电流仅仅只有10~20nA，极大的降低了电路的功耗；此外由于SET具有极小的面积，并且总共仅用3个CMOS晶体管，因此本发明的电路结构具有更小的面积。在低功耗、高集成度的设计中能得到很好的应用。
附图说明
[0010] 图1是单电子晶体管SET结构示意图。
[0011] 图2是以SET/CMOS为基础的负微分电阻电路SET-MOS电路结构示意图。
[0012] 图3是以SET/CMOS为基础的负微分电阻电路SET-MOS电路的仿真特性曲线图。
[0013] 图4是具有NDR特性的混合SET/CMOS电路NDR电路结构示意图。
[0014] 图5是具有NDR特性的混合SET/CMOS电路NDR电路的仿真特性曲线图。
[0015] 图6是本发明实施例静态存储单元的结构示意图。
[0016] 图7是本发明实施例静态存储单元的仿真特性曲线图。
[0017] 图8是本发明实施例静态存储单元的瞬态仿真结果示意图。
具体实施方式
[0018] 下面结合附图实施例对本发明做进一步说明。
[0019] 本实施例是提供一种基于负微分电阻特性的混合SET/CMOS静态存储单元，其特征在于：包括一NMOS管、具有NDR特性的混合SET/CMOS电路NDR电路以及以SET/CMOS为基础的负微分电阻电路SET-MOS电路；该NDR电路和该SET-MOS电路串联，所述的NMOS管的漏极连接至该NDR电路和该SET-MOS电路之间。
[0020] 上述SET-MOS电路包括一单电子晶体管SET及一NMOS管，所述的NMOS管的源极与单电子晶体管SET的漏极连接，所述NMOS管的漏极与所述单电子晶体管SET的栅极连接。
[0021] 上述NDR电路包括一单电子晶体管SET及一PMOS管，所述的PMOS管的源极与单电子晶体管SET的源极相连，单电子晶体管SET的栅极与PMOS管的漏极相连，该单电子晶体管SET的漏源两端电压Vds必须满足|Vds|
[0022] 为了让一般技术人员更好的理解本发明，下面我们分别对各部分结构及工作原理进行详细说明：
[0023] 单电子晶体管是指利用电子电荷的粒子性和库仑阻塞振荡效应控制单个或少数几个电子转移的器件，其双栅结构如图1所示。单电子晶体管由两个隧穿结通过库仑岛串联而成。外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流. 单电子晶体管的主要参数有：隧穿结电容Cd和Cs，隧穿结电阻Rd和Rs，栅极电容Cg和Cctrl。通过偏置电压控制电子隧穿，使单电子晶体管具有独特的库仑振荡特性。即在漏源两端电压固定下，随着栅压的增大，晶体管漏电流具有周期性变化。该特性必须满足两个条件才能产生：2
（1）隧穿结的充电能必须大于环境温度引起的热涨落，即Ec=e/2CΣ>>kBT，式中：Ec为隧穿结的充电能；CΣ为单电子晶体管的总电容CΣ=Cg+Cctrl+Cd+Cs；e为元电荷；kB为玻尔兹曼常数；
2
T 为环境温度。（2）隧穿结的电阻必须远大于量子电阻，即Rd，Rs>>RQ=h/e ≈ 25.8 KΩ，式中：RQ为量子电阻；h为普朗克常量。与CMOS不同的是，单电子晶体管在较高的漏源电压Vds下并不会进入饱和状态. 随着Vds的增大，库仑阻塞将会消失。因此，栅源电压Vgs和漏源电压Vds能同时控制单电子晶体管的库仑阻塞区。为了使单电子晶体管能正常地进行开关工作，漏源电压必须满足|Vds|
[0024] 日本研究者Inokawa，及其同事提出一种以SET/CMOS为基础的负微分电阻电路（简称SET-MOS电路），其结构及特性如图2，3所示。本发明通过研究该电路结构，利用SET的基本原理，结合CMOS管的特性，提出了另一种具有NDR特性的混合SET/CMOS电路（简称为NDR电路），其基本结构如图4所示。该NDR电路由一个双栅SET及一个PMOS管串联而成。PMOS管的源极与SET的源极相连，SET的栅极则与PMOS管的漏极相连。为了使单电子晶体管产生库仑阻塞现象，SET漏源两端电压必须满足|Vds|
[0025] 本发明提出的静态存储单元是由上述的两种NDR混合电路串联而成的，其结构如图6所示。该存储单元利用两种变化方向不同的NDR特性构成双稳态，如图7所示。稳态点“0”位于SET-MOS电路特性的正阻区与NDR电路特性的波谷的交点处，而稳态点“1”位于SET-MOS电路特性的波谷与NDR电路特性的负阻区的交点处。通过调整SET的背栅电压Vctrl，及两个MOS管的偏置电压Vn、Vp，会改变两个稳态点的位置，以便获得更大输出摆幅。经过适当调整，稳态点“0”的位置大约在0.05V(逻辑0)，稳态点“1”的位置大约在0.55V(逻辑1)。当NMOS传输管打开（字线，word line为高电平）时，输入点（位线，bit line）与存储点VD导通，存储点VD随着位线电压的变化而变化。而在字线的下降沿到来，即传输管关闭时，如果VD不等于两个稳态点的值，则电路会出现两种变化情况：1. VD位于稳态点1附近（VD>0.3V）时，其将被拉至0.55V左右；2. VD位于稳态点2附近(VD<0.3V)时，其将被拉至0.05V左右。并且，存储点将一直保持其中一个稳态点的电压值不变，直到下一个字线高电平来临。在本存储单元中，采用65-nm CMOS的低功耗PTM模型和SET子电路模型模拟电路行为。其瞬态仿真结果见图8，仿真参数见表1。
[0026]
[0027] 表1
[0028] 以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
