半导体装置及其制造方法

摘要

本发明涉及一种半导体装置及其制造方法，该半导体装置包括基板及形成在基板上的内连线结构。内连线结构具有多个金属层。第一区及第二区各自延伸通过内连线结构及基板。第一区及第二区彼此不重叠。半导体装置包括在第一区上设置有多个接合焊盘(bond pad)，以及在第二区上设置有多个探针焊盘(probe pad)。半导体装置还包括多个导电元件，其将多个接合焊盘的至少一个接合焊盘与多个探针焊盘的至少一个探针焊盘电性连接。其中，各个接合焊盘与各个探针焊盘通过一个导电元件电性连接。本发明可以减小半导体装置的尺寸、增加几何尺寸以及提升路径效率。

权利要求

1.一种半导体装置，包括：

一基板，包括一第一区及不同于该第一区的一第二区；

一内连线结构，形成于该基板上；

一第一保护层形成于该第一区及该第二区上，且位于该内连线结构上；

多个接合焊盘，部分地位于该第一区上的该第一保护层内；

多个探针焊盘，部分地位于该第二区上的该第一保护层内；

一导电元件位于该第一保护层上，自其中一个所述探针焊盘的侧面连续延伸至其中一个所述接合焊盘的侧面；以及至少一虚设探针焊盘；

其中所述多个接合焊盘及所述多个探针焊盘分开，且其中至少一些所述接合焊盘与至少一些所述探针焊盘彼此电性耦接，其中所述虚设探针焊盘未与所述接合焊盘接合；

其中所述多个接合焊盘沿着所述基板的一周边设置，使所述多个接合焊盘包围所述多个探针焊盘和所述虚设探针焊盘，其中所有所述多个探针焊盘都在该内连线结构的相同区域上。

2.如权利要求1所述的半导体装置，其中该电性耦接的所述接合焊盘及所述探针焊盘以一对一的方式彼此接合。

3.如权利要求1所述的半导体装置，还包括多个内连线层，形成在该基板上，其中各个所述多个内连线层包括位于该第二区上的一金属线。

4.如权利要求1所述的半导体装置，其中所述接合焊盘具有不同于所述探针焊盘的一间距。

5.如权利要求1所述的半导体装置，其中：所述接合焊盘包括至少两行的接合焊盘位于该第一区上；以及所述探针焊盘包括至少两行的探针焊盘位于该第二区上。

6.如权利要求1所述的半导体装置，其中该第一区及该第二区彼此不分开。

7.一种半导体装置的制造方法，包括：在一基板上形成一内连线结构，该内连线结构具有多个金属层；

分别形成多个接合焊盘、多个探针焊盘及至少一虚设探针焊盘在该内连线结构的一第一区及一第二区，其中所述多个接合焊盘位于该第一区，所述多个探针焊盘及该虚设探针焊盘位于该第二区；

其中：

该第一区及该第二区彼此不重叠；以及至少一个所述接合焊盘以一对一方式与至少一个所述探针焊盘电性耦接；

在该第一区及该第二区上形成一第一保护层；

其中所述多个接合焊盘及所述多个探针焊盘分别部分地位于该第一区及该第二区上的该第一保护层内；

在该第一保护层上形成一导电元件，自其中一个所述探针焊盘的侧面连续延伸至其中一个所述接合焊盘的侧面；以及所述虚设探针焊盘未与所述接合焊盘接合；

其中所述多个接合焊盘沿着所述基板的一周边设置，使所述多个接合焊盘包围所述多个探针焊盘和所述虚设探针焊盘，其中所有所述多个探针焊盘都在该内连线结构的相同区域上。

8.如权利要求7所述的半导体装置的制造方法，其中形成该内连线结构及形成所述多个探针焊盘的步骤使得各个所述金属层具有至少一个金属线形成在该第二区。

9.如权利要求7所述的半导体装置的制造方法，其中：所述接合焊盘具有一第一间隔；

所述探针焊盘具有一第二间隔；以及

该第一间隔不同于该第二间隔。

10.如权利要求7所述的半导体装置的制造方法，其中形成所述多个接合焊盘及所述多个探针焊盘的步骤，形成一第一组接合焊盘及一第二组探针焊盘；

其中该第一组的各个所述接合焊盘彼此对齐；以及该第二组的各个所述探针焊盘彼此对齐。

说明书

半导体装置及其制造方法

技术领域

[0001] 本发明涉及半导体装置，且尤其涉及一种具有接合焊盘及探针焊盘的半导体装置。

背景技术

[0002] 近年来半导体集成电路工业呈现快速的成长。随着集成电路的材料及设计技术的进步，一代又一代的集成电路因而产生，新一代集成电路比前一代的更小且电路更复杂。然而，这些优点也使得其工艺及制造方法变得更加复杂，且为了实现这些优点，也需要发展相对应的集成电路工艺及制造方法。在集成电路发展的过程中，功能密度(亦即，单位芯片面积的内连线装置数目)增加且几何尺寸(可制造出来的最小元件)减小。

[0003] 接合焊盘(bond pad或bonding pad)结构用于电性连接集成电路芯片上的元件及外部装置。传统上，各接合焊盘保留有用以形成接合球或凸块的区域，并保留有用以进行探针测试的另外区域。内连线结构形成在接合焊盘结构下。然而，随着集成电路装置的尺寸持续缩小，所保留作为探针测试的区域下的内连线结构区域太小以至于无法用作电路路径规划(circuit routing)。因而造成内连线结构中空间的浪费，而降低集成电路的效率并增加制造的成本。

[0004] 因此，虽然现有半导体装置制造接合焊盘结构的方法已大致堪用，但并非在各方面都令人满意。

发明内容

[0005] 为克服现有技术的缺陷，本发明一实施例提供一种半导体装置，包括：一基板，包括一第一区及不同于该第一区的一第二区；多个接合焊盘，位于该第一区上；以及多个探针焊盘，位于该第二区上；其中所述多个接合焊盘及所述多个探针焊盘分开，且其中至少一些所述多个接合焊盘与至少一些所述多个所述探针焊盘彼此电性耦接。

[0006] 本发明另一实施例提供一种半导体装置，包括：一基板；一内连线结构，形成在该基板上，该内连线结构具有多个金属层；多个接合焊盘，设置在该内连线结构的一第一区上；多个探针焊盘，设置于该内连线结构的一第二区上，该第一区及该第二区彼此不重叠；以及多个导电元件，电性耦接至少一个所述接合焊盘及至少一个所述探针焊盘，其中各个所述接合焊盘分别通过一个该导电元件与一个该探针焊盘电性耦接。

[0007] 本发明又一实施例提供一种半导体装置的制造方法，包括：形成一内连线结构在一基板，该内连线结构具有多个金属层；分别形成多个接合焊盘及多个探针焊盘在该内连线结构的一第一区及一第二区；其中：该第一区及该第二区彼此不重叠；以及至少一个所述接合焊盘以一对一方式与至少一个所述探针焊盘电性耦接。

[0008] 本发明可以减小半导体装置的尺寸、增加几何尺寸以及提升路径效率。

[0009] 为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。

附图说明

[0010] 图1为根据本发明多个实施例制造半导体装置的流程图。

[0011] 图2-图4为根据本发明不同实施例制造半导体装置的剖面图。

[0012] 图5-图8为根据本发明不同实施例制造半导体装置的俯视图。

[0013] 其中，附图标记说明如下：

[0014] 20～方法

[0015] 22、24～步骤

[0016] 40～半导体装置

[0017] 50～基板

[0018] 70～栅极

[0019] 80～源极漏极区

[0020] 90～层间介电层

[0021] 100～内连线结构

[0022] 100A、100B、100C、100D～内连线层

[0023] 110、111、112、113、114、115、116、117～金属线

[0024] 118、119、120、121、122、123、290、291～金属线

[0025] 292、293～金属线

[0026] 130、230～保护层

[0027] 128～通孔

[0028] 140～接合焊盘

[0029] 150、150A、150B～探针焊盘

[0030] 160～接合球

[0031] 170～探针头

[0032] 210～导电元件

[0033] 250、251～区域

[0034] 260～通孔

[0035] 280、281、282、283、320、321～行

[0036] 300～割线

[0037] 330、331、350、351～间距

具体实施方式

[0038] 以下依本发明的不同特征举出多个不同的实施例。本发明中特定的元件及安排是为了简化，但本发明并不以这些实施例为限。举例而言，在第二元件上形成第一元件的描述可包括第一元件与第二元件直接接触的实施例，也包括具有额外的元件形成在第一元件与第二元件之间、使得第一元件与第二元件并未直接接触的实施例。此外，为简明起见，本发明在不同例子中以重复的元件符号及/或字母表示，但不代表所述各实施例及/或结构间具有特定的关系。

[0039] 图1为根据本发明实施例制造半导体装置的方法20的流程图。方法20由步骤22开始，在基板上形成内连线结构。内连线结构具有多个金属层。方法20而后进行到步骤24，在内连线结构的第一区及第二区上分别形成多个接合焊盘及多个探针焊盘。第一区及第二区彼此不重叠。接合焊盘的至少一个子集(subset)是以一对一的方式与探针焊盘的至少一个子集电性相接。

[0040] 图2-图4显示根据本发明不同实施例的半导体装置40的部分剖面图。应了解的是，为了更容易了解本发明的概念，图2-图4中已经过简化。据此，应注意在图2-图4所示工艺之前、过程中、或之后可进行额外的步骤，而一些其他工艺在此仅简单的描述。

[0041] 参照图2，半导体装置40为半导体集成电路芯片，此处只显示其一部分。半导体装置40包括基板50。在一实施例中，基板50为以p型掺质进行掺杂的硅基板，例如以硼为掺质。在另一实施例中，基板50为以n型掺质进行掺杂的硅基板，例如以砷或磷为掺质。

[0042] 在基板50中形成隔离结构例如浅沟槽隔离(STI)装置。浅沟槽隔离装置包括介电材料，其可为氧化硅或氮化硅。浅沟槽隔离装置的形成在基板50中蚀刻沟槽，而后在沟槽中填入介电材料。此外，也利用公知的一种或多种离子植入工艺以在基板50中形成掺杂阱。为了简单清楚，此处并未详细说明这些隔离结构及掺杂阱。

[0043] 在基板50上形成多个栅极70。各栅极70包括栅极介电层以及形成在栅极介电层上的栅极电极层。栅极介电层可包括氧化物材料，或高介电常数材料。高介电常数材料可定义为该材料的介电常数高于热氧化硅(thermal silicon oxide)的介电常数，其约为3.9。例如，高介电常数材料可包括氧化铪(HfO2)，其介电常数介于约18至约40。或者，高介电常数材料可包括氧化锆(ZrO2)、氧化钇(Y2O3)、氧化镧(La2O5)、氧化钆(Gd2O5)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铒铪(HfErO)、氧化镧铪(HfLaO)、氧化钇铪(HfYO)、氧化钆铪(HfGdO)、氧化铝铪(HfAlO)、氧化锆铪(HfZrO)、氧化钛铪(HfTiO)、氧化钽铪(HfTaO)、氧化钛锶(SrTiO)、或前述的组合。栅极电极层可包括多晶硅材料，或金属材料如钨、铝、铜、或前述的组合。也可在栅极70的侧壁上形成栅极间隙物，但为了简化的缘故而没有显示出来。

[0044] 在基板50中栅极70的两侧形成源极/漏极区80。源极/漏极区80可包括浅掺杂源极/漏极区及重掺杂源极/漏极区。浅掺杂源极/漏极区及重掺杂源极/漏极区的形成可通过公知的一种或多种离子植入工艺，或扩散工艺，或前述的组合。源极/漏极区80及栅极70形成晶体管装置。当晶体管开启且在使用中时，会在栅极70下及源极/漏极区80间形成导电通道。

[0045] 层间介电(ILD)层90形成在基板50上并围绕栅极70。层间介电层90的形成可通过化学气相沉积(CVD)、高密度电浆化学气相沉积、旋涂、溅镀、或其他适合的方法。在一实施例中，层间介电层90包括氧化硅。在另一实施例中，层间介电层90可包括氮氧化硅、氮化硅、或低介电常数材料。

[0046] 内连线结构100形成在基板50上并围绕栅极70。内连线结构100包括多个内连线层(也称为金属层M1、M2、M3等)，可提供在基板50内/上所形成的装置及外部装置间的内连线(例如接线)。为了举例说明，图2中显示内连线层100A-100D。各内连线层100A-100D包括金属线(也称为导线或内连导线)。例如，可在内连线层100A中形成金属线110-111，可在内连线层100B中形成金属线112-115，可在内连线层100C中形成金属线
116-120，可在内连线层100D中形成金属线121-123。

[0047] 在一实施例中，内连线结构100为铝内连线结构。对铝内连线结构100而言，金属线可包括铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物、或前述的组合。形成金属线的工艺可包括物理气相沉积(PVD)(或溅镀)、化学气相沉积、或前述的组合。在另一实施例中，内连线结构100为铜内连线结构。对于铜内连线结构100而言，金属线可包括铜、铜合金、钛、氮化钛、钽、氮化钽、多晶硅、金属硅化物、或前述的组合。形成金属线的工艺可包括化学气相沉积、溅镀、电镀、或其他适合的工艺。

[0048] 各内连线层100A-100D也包括介电材料(称为金属间介电材料)以提供电性隔离。在一实施例中，介电材料包括氧化硅。在另一实施例中，介电材料可包括氟硅玻璃(FSG)、低介电常数材料、或前述的组合。低介电常数材料可定义为该材料的介电常数低于热氧化硅的介电常数，其约为3.9。低介电常数材料可包括碳掺杂氧化硅、Black (Santa Clara，California)、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶氟化碳(amorphous fluorinated carbon)、聚对二甲苯(Parylene)、双丙基环丁烯(BCB；bis-benzocyclobutene)、SiLK(Dow chemical，Midland，Michigan)、聚酰亚胺、及/或其他材料。

[0049] 栅极70及内连线层100D通过多个导电接触插塞彼此内连线，且内连线层100A-100D通过多个通孔彼此内连线。例如，金属线110及113通过多个通孔128内连线。
为了简化的缘故，此处未显示其他通孔或接触插塞。各接触插塞/通孔的形成可利用光刻工艺蚀刻沟槽，而后以例如为金属的导电材料填入沟槽中。在一实施例中，导电材料可包括钨。在另一实施例中，导电材料可包括铜、钛、氮化钛、或前述的组合。

[0050] 在最上层的内连线层100A上形成保护层130。在一实施例中，保护层130包括氮化硅，其形成方式可通过化学气相沉积、物理气相沉积、原子层沉积(ALD)、或前述的组合。在另一实施例中，保护层130可包括不同的材料。

[0051] 在保护层130中形成开口，使接合焊盘140及探针焊盘150分别形成在最上层的内连线层100A的金属线上。应了解还有形成多个其他的接合焊盘140及多个其他的探针焊盘150，但为了简化的缘故此处只显示一个接合焊盘140及一个探针焊盘150。此外，应了解接合焊盘140及探针焊盘150的并未与图2所示的其他元件按比例示出。例如，在接合焊盘140及探针焊盘150下可具有更多栅极70或其他金属线。

[0052] 接合焊盘140及探针焊盘150各包括导电材料，其形成方式可利用公知的沉积技术例如化学气相沉积、物理气相沉积、原子层沉积、或前述的组合。例如，其可各自包括铝。在另一实施例中，它们可包括其他金属材料。

[0053] 接合焊盘140保留一个区域以与接合装置连接。例如，接合球160(或接合凸块)可在后续工艺中接合到接合焊盘140上，使得其与外部装置电性连接。类似地，探针焊盘150保留一个区域以进行探针测试。在后续的探针测试过程中(在完成半导体装置40的制造后)，探针头170可与探针焊盘150物理性接触。在图2所示的实施例中，接合焊盘140及探针焊盘150各具有凹面形状，但应了解在其他实施例中可具有其他形状。

[0054] 此外，如图2所示，通过导电元件210(也称为导线)使接合焊盘140及探针焊盘150电性连接。在一实施例中，导电元件210包括与接合焊盘140及探针焊盘150相同的材料，且由形成接合焊盘140及探针焊盘150的相同工艺所形成。在另一实施例中，导电元件210可包括与接合焊盘140及探针焊盘150不同的导电材料，且通过不同的制造工艺所形成。

[0055] 在保护层130、部分接合焊盘140、及部分探针焊盘150上形成保护层230。保护层230可包括与保护层130类似或不同的材料。

[0056] 为了方便后续讨论，内连线结构100(及基板50)位于接合焊盘140下方的区域称为区域250，而内连线结构100(及基板50)位于探针焊盘150下方的区域称为区域251。在各内连线层100A至100D中的区域250及251中形成一个或多个金属线。例如，在内连线层100B中位于探针焊盘150下方的区域251形成金属线115，在内连线层100C中位于探针焊盘150下方的区域250形成金属线119及120，以及在内连线层100D中位于探针焊盘150下方的区域250形成金属线123。这些金属线可称为输入/输出单元。

[0057] 在现有的焊盘层结构的设计中，单一接合焊盘兼具接合目的以及探针测试目的。例如，接合焊盘一半的区域保留或设计为接合区域，该区域将接合上接合球或接合凸块。接合焊盘剩下一半的区域可保留或设计为探针区域，在探针测试时此区域会与探针头物理性接触。然而，现存焊盘层结构的设计缺点为在接合焊盘下方的探针区域太小，以至于无法作为电路路径规划。亦即，至少一层内连线层-通常为靠近顶部内连线层的内连线层-其下可能没有任何金属线形成。此缺陷会造成集成电路芯片的路径效率降低，因此增加制造成本。

[0058] 因此，将接合焊盘140及探针焊盘150分为两个分开的焊盘层，以使探针焊盘150下的区域251中所有的内连线层100A-100D皆可作为电路路径。这可通过适当的分组安排接合焊盘及探针焊盘来达成，并将于后续中配合多个接合焊盘140及多个探针焊盘150的俯视图进行详述。

[0059] 图3、图4分别显示在不同实施例中的上述焊盘层结构。为了清楚起见，在图2-图4中以相同的符号标示类似的元件。在图3所示为在另一实施例中，形成接合焊盘140及探针焊盘150A。探针焊盘150A与探针焊盘150类似，具有与探针头170物理性接触的导电区域。不同于图3中的探针焊盘150，探针焊盘150A大体为平坦的而不具有凹面。探针焊盘
150A仍通过导电元件210与接合焊盘140相互连接。

[0060] 在图4所示另一实施例中，形成接合焊盘140及探针焊盘150B。探针焊盘150B与探针焊盘150A(图3中)类似。探针焊盘150B通过多个通孔260而与内连线层100A的金属线111电性耦接。相似于图2-图3中显示的电层结构，探针焊盘150B仍通过导电元件210而与接合焊盘140相互连接。

[0061] 图5显示多个接合焊盘140及多个探针焊盘150简化后的部分俯视图。参照图5，多个接合焊盘140配置为两个水平行280及281，且多个探针焊盘150设置为两个水平行282及283。在各行280及281中的接合焊盘140大致彼此对齐，且在各行282及283中的探针焊盘150大致彼此对齐。

[0062] 在行280中的接合焊盘140至少部分与金属线290重叠，且在行281中的接合焊盘140至少部分与金属线291重叠。相似的，在行282中的探针焊盘150至少部分与金属线292重叠，且在行283中的探针焊盘150至少部分与金属线293重叠。金属线290至293为图2-图4所示内连线结构100的金属线。在一实施例中，金属线290及291可与图2-图
4所示的金属线110相同或类似，且金属线292-293可与图2-图4所示的金属线111相同或类似。如上述，这些金属线290至293可称为输入/输出单元(I/O cell)，因其可提供电路路径以达到输入/输出的目的。

[0063] 各接合焊盘140分别通过一个导电元件(导线)210与一个探针焊盘150接合(如图2-图4所示)。因此，图2-图4所剖面图大约为从点A到点A’的剖线300的剖面图。

[0064] 由图5的俯视图可看出，接合焊盘140及探针焊盘150不仅分开设置，且接合焊盘140聚集在区域250中(在图2-图4中的剖面)，且探针焊盘150聚集在区域251中(在图
2-图4中的剖面)。区域250-251在图5中显示为虚线。区域250及251彼此不重叠。在一实施例中，区域250及251各包括连续区域而没有分开。此外，在不同实施例中区域250及251可具有不同的边界、大小、形状。图5中所示区域250及251仅为举例之用，因此不应用以限制此发明的范畴。

[0065] 将接合焊盘140及探针焊盘150各自聚集在区域250及251中具有优点如下。如上所述，在传统接合焊盘结构上，单一接合焊盘兼具接合及探针目的。因此，当装置体积减小，在探针区域下方的面积变得太小以至于无法作为电路路径规划，因此金属线无法在其下形成。在此，由于接合焊盘140及探针焊盘150为分开的结构，探针焊盘150聚集在较大的区域251，而探针焊盘150下方的区域251够大而可以作为电路路径规划。因此，金属线例如为金属线292及293可在探针焊盘150下的区域251中形成。在此方式，原本在探针焊盘150下的太小而无法用作电路路径的小区域，转而成为大区域251，其足以用作电路路径。此外，接合焊盘140及探针焊盘150仍可通过导电元件210而维持其电性连接。

[0066] 图6为根据本发明一实施例，显示多个接合焊盘140及多个探针焊盘150经简化后的另一个部分俯视图。为了简化起见，并未显示位于接合焊盘140及探针焊盘150下的区域250及251及金属线。多个探针焊盘150大致在行320中彼此水平排行，多个接合焊盘140大致在行321中彼此水平排列。在行320中的探针焊盘150具有间距330，其由探针焊盘150的一末端测量至其最邻近探针焊盘的一端。类似的，在行321中的接合焊盘140具有间距331。

[0067] 间距330及331的尺寸大小不同。例如，在图6所示实施例中，间距331大于间距330。亦即，在相同的距离内，探针焊盘150的数目多于接合焊盘140的数目。在其他实施例中可为相反的情况。在图6所示的实施例中，各接合焊盘140分别通过一个导电元件210与一个探针焊盘150内连线。然而，部分探针焊盘150为虚设探针焊盘，其并未与任何接合焊盘140接合。

[0068] 由于接合焊盘140及探针焊盘150的间距不同，可增加焊盘层结构设计时的弹性。探针测试系统的探针卡(probe card)可具有特定间距。探针测试系统，包括探针卡，可能相当昂贵，因此期待可重复使用相同探针测试系统及探针卡以测试不同种类的集成电路装置。然而，不同集成电路装置可能具有不同接合焊盘间距。在传统的焊盘层结构的设计中，接合焊盘同时被用于接合及探针测试。亦即在传统的焊盘层结构的设计中，接合间距固定为探针间距，反之亦然。因此，当接合焊盘间距改变，由于探针区域的间距随着接合焊盘改变，因此难以利用相同的探针卡与其准确接合。

[0069] 此处，探针焊盘150可设计为其间距与探针卡间距相同，而接合焊盘140可根据其特定应用而自由的移动，以拥有适当的间距。因此，图6所示实施例更具弹性，且可重复利用单一探针卡，且可接触许多不同的集成电路装置。此外，探针卡可具有额外的探针头，其在特定集成电路装置的探针测试时并非必要。然而，这些额外的探针头若没有适当的连接，可能造成集成电路装置的损害。在此，没有耦合至任何接合焊盘140的虚设探针焊盘150可用以适当的接触额外的探针头。因此，可避免在探针测试时可能造成的集成电路装置的损害。

[0070] 图7为根据本发明一实施例，显示多个接合焊盘140及多个探针焊盘150经简化后的另一个部分俯视图。此处，多个探针焊盘150大致在两个不同行340及341中彼此水平排行，且多个接合焊盘140大致在两个不同行342及343中彼此水平排行。在行340及341中的探针焊盘150具有间距350，且在行342及343中的接合焊盘140具有间距351。
间距351及间距350不同。如上述，不同的间距(pitch)使得连接探针卡时更具弹性。此外，在图6-图7中，探针焊盘150的聚集使得探针焊盘150下方可制造电路路径规划，因此可提升路径效率，且集成电路芯片区域不会被浪费。

[0071] 图8为根据本发明一实施例，显示多个接合焊盘140及多个探针焊盘150经过简化后的另一个部分俯视仰视图。接合焊盘140配置于二行及二列，探针焊盘150亦同。二行及二列的探针焊盘150大致形成矩形。以接合焊盘140大体(或至少部分)包围探针焊盘150的四边。各接合焊盘140分别通过一个导电元件210耦接至一个探针焊盘150。接合焊盘140及探针焊盘150具有不同的间距。

[0072] 类似于前述的实施例，图8所示实施例中利用聚集探针焊盘150，在探针焊盘150下方也可具有电路路径规划，且由于接合焊盘140及探针焊盘150的间距不同，探针卡的接触可更具弹性。

[0073] 因此，本发明的实施例相较于现存焊盘层结构具有上述优点，应了解不同实施利可具有不同优点，且并没有特定优点需存在于所有实施例中。其中一个优点为在电路路径规划上更有效率及弹性。特别当接合焊盘及探针焊盘分别实体上分开为两个不同焊盘层，且所有探针焊盘都在内连线结构(及基板)的相同区域上。因此，虽然在单一探针焊盘下的区域太小以至于无法作为电路路径规划，但结合探针焊盘的所有区域则够大而足以作为为电路路径规划。金属线(也称为输入/输出单元)因此可在探针焊盘群下方的内连接结构的区域中形成。上述作法有助于减小装置尺寸，且增加路径效率并保有集成电路芯片的可利用区域。

[0074] 此外，在上述一些实施例中，接合焊盘及探针焊盘具有不同的间距。不同的间距可使得探针卡的接触更具弹性。例如，由于其并不需为各集成电路装置的特定焊盘层结构，同一个探针卡可用于不同的集成电路装置。

[0075] 另外，形成接合焊盘及探针焊盘的方法可相容于(可轻易整合至)现行的工艺流程中。因此，本发明各实施例不需要额外的花费。

[0076] 本发明较广的实施例包括半导体装置。半导体装置包括具有第一区及不同于第一区的第二区的基板；位于第一区上的多个接合焊盘；位于第二区上的多个探针焊盘；其中至少一些接合焊盘与至少一些探针焊盘彼此电性耦接。

[0077] 在本发明另一个较广的实施例包括半导体装置。半导体装置包括基板；在基板上形成的内连线结构，内连线结构具有多个金属层；内连线结构的第一区上设置多个接合焊盘；在内连线结构的第二区上设置有多个探针焊盘，第一区及第二区彼此不重叠；以及多个导电元件焊盘性耦接上至少一个支组的接合焊盘以及至少一个支组的探针焊盘，其中各个接合焊盘分别通过一个导电元件与各个探针焊盘电性耦接。

[0078] 根据本发明另依实施例包括制造半导体装置的方法。上述方法包括在基板上形成内连线结构，内连线结构具有多个金属层；以及分别在内连线结构的第一区及第二区上形成多个接合焊盘及多个探针焊盘；其中第一及第二区彼此不重叠；以及至少一个接合焊盘以一对一的方式与至少一个探针焊盘电性耦接。

[0079] 虽然本发明已以多个较佳实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。