半导体装置

摘要

本发明提供一种能够减轻多个浮动区域间的电位差不均匀的半导体装置。该半导体装置在区域3(k)和区域3(k+1)之间具备外部电容6(k)。多个外部电容6(k)被选定为其电容随着k的增加(即，从图1的纸面右侧向纸面左侧越来越)变大。利用这种结构，能够减轻区域3(k)与区域3(k+1)间的电位差的不均匀。

权利要求

1.一种半导体装置，其特征在于，具备：

多个浮动区域，在半导体基板的面上并排设置，各个所述浮动区域之间设置绝缘区域，所述多个浮动区域包含位于离所述半导体基板的规定电位的岛状区域相对较近侧的第1浮动区域和与所述第1浮动区域相比位于离所述规定电位的所述岛状区域相对较远侧的第2浮动区域；

绝缘层,介于所述多个浮动区域的各个区域与所述半导体基板的半导体材料层之间；

以及

电容形成部，在所述半导体基板的上方或者/以及所述半导体基板的面内的所述多个浮动区域的列的侧方，以包含所述多个浮动区域中的至少所述第1浮动区域的一个以上的浮动区域为对象，形成分别与该一个以上的浮动区域耦合的电容，所述电容形成部包含设置于所述半导体基板上并且在所述一个以上的浮动区域的上方延伸以与所述一个以上的浮动区域作为电容进行耦合的电极，所述电极具有从所述第1浮动区域越往所述第2浮动区域侧宽度变得越窄的形状，所述宽度的减小呈曲线变化。

2.一种半导体装置，其具备：

多个浮动区域，在半导体基板的面上并排设置，各个所述浮动区域之间设置绝缘区域，所述多个浮动区域包含位于离所述半导体基板的规定电位的岛状区域相对较近侧的第1浮动区域和与所述第1浮动区域相比位于离所述规定电位的所述岛状区域相对较远侧的第2浮动区域；

绝缘层,介于所述多个浮动区域的各个区域与所述半导体基板的半导体材料层之间；

以及

电容形成部，以包含所述多个浮动区域中的至少所述第1浮动区域的一个以上的浮动区域为对象，形成分别与该一个以上的浮动区域耦合的电容，所述电容形成部包含半导体区域，其中，该半导体区域在所述半导体基板的面内，在所述多个浮动区域的列的侧方延伸，所述半导体区域夹着绝缘区域，邻近所述多个浮动区域中的2个以上的浮动区域地延伸，在所述多个浮动区域的排列中，从所述第1浮动区域越往所述第2浮动区域侧，所述半导体区域的宽度直线式地变小，所述半导体装置具备夹着绝缘区域而邻近所述半导体区域地延伸的其他半导体区域，所述其他半导体区域的宽度与所述半导体区域的宽度的减小成反比地增大，与所述多个浮动区域中离所述岛状区域最远的浮动区域具有相同电位。

3.一种半导体装置，其特征在于，具备：

多个浮动区域，在半导体基板的面上并排设置，各个所述浮动区域之间设置绝缘区域，所述多个浮动区域包含位于离所述半导体基板的规定电位的岛状区域相对较近侧的第1浮动区域和与所述第1浮动区域相比位于离所述规定电位的所述岛状区域相对较远侧的第2浮动区域；

绝缘层,介于所述多个浮动区域的各个区域与所述半导体基板的半导体材料层之间；

以及

电容形成部，在所述半导体基板的上方或者/以及所述半导体基板的面内的所述多个浮动区域的列的侧方，以包含所述多个浮动区域中的至少所述第1浮动区域的一个以上的浮动区域为对象，形成分别与该一个以上的浮动区域耦合的电容，所述电容形成部包含：

半导体区域，该半导体区域在所述半导体基板的面内，沿着所述多个浮动区域的列，夹着绝缘区域，邻近所述多个浮动区域中的2个以上的浮动区域地延伸；以及分别设置于所述一个以上的浮动区域并且从各浮动区域向所述半导体区域的上方延伸的一个以上的电极，具备多个向所述半导体区域的上方延伸的所述电极，

具备多个的各该电极之中，越是在所述第1浮动区域侧的该电极越向所述半导体区域的上方相对较长地延伸，越是在所述第2浮动区域侧的该电极越向所述半导体区域的上方相对较短地延伸，从所述第2浮动区域侧越往所述第1浮动区域侧，各个所述电极的长度的增长率慢慢增大。

4.如权利要求1～3中任意一项所述的半导体装置，其特征在于，进一步包含半导体元件，其中，该半导体元件在所述半导体基板的所述面上隔着绝缘区域设置在所述多个浮动区域的邻近，在所述第1浮动区域侧具有第1导电型区域并且在所述第2浮动区域侧具有第2导电型区域。

5.如权利要求4所述的半导体装置，其特征在于，

所述半导体元件包含在所述第1浮动区域侧具有n型区域并且在所述第2浮动区域侧具有p型区域的二极管。

6.如权利要求1～3中任意一项所述的半导体装置，其特征在于，所述浮动区域以宽带隙半导体材料形成。

说明书

半导体装置

技术领域

[0001] 本发明涉及内藏电位不同的多个区域的半导体装置。

背景技术

[0002] 以往，例如日本特开2000-243978号公报所示，已知有具备以高耐压化为目的的结构的半导体装置。具体地说，该公报涉及提供在高温偏压可靠性(high temperature bias reliability)上不发生pn结耐压劣化的高可靠性的高耐压半导体装置。该公报涉及的结构具备在n型半导体基板上形成的p型扩散区域和n型扩散区域、配置于它们之间的氧化膜上的第1层平板电极、以及隔着层间绝缘膜配置的第2层平板电极。通过在pn结的正上方配置电容耦合的这些平板电极，谋求改善pn结的耐压。

[0003] 专利文献1：日本特开2000-243978号公报

[0004] 专利文献2：日本特开平6-216231号公报

[0005] 而本发明的发明者对IC(集成电路)等半导体装置中内藏电位不同的多个区域的结构，以提高耐压为目的进行锐意研究，得到如下的见解。

[0006] 图10是为了说明本申请的发明想要解决的问题而表示的半导体装置的剖面侧视图。图10中图示的半导体装置具备基板1、绝缘层20、电位不同的多个区域3。基板1是具备半导体材料层10和为SiO2绝缘膜的绝缘层20的所谓SOI(Silicon On Insulator：绝缘层上的硅)晶片。区域3是该SOI晶片上的相互绝缘分离的岛状区域。在以下的说明中，为了区别多个区域3，通过使用添加的字母k，标以“3(0)、3(1)、...3(k)、3(k+1)、...3(n)、3(n+1)”的符号。

[0007] 取不同电位的区域3(0)～3(n+1)以沟道分离相互绝缘分离。而且，在纸面中央，设置为浮动状态的几乎相同形状的n个浮动区域3(即，区域3(1)～3(n)，以下为说明方便，也记为3(k))。如图所示，区域3(0)置为0(V)的电位，在区域3(n+1)施加Vn+1(V)的电压。而且如图示，分别设置区域3(1)为电位V1，区域3(n)为电位Vn，根据与此相同的规则，例如将区域3(k)作为置为电位Vk的区域。利用图10的结构，以区域3(k)与区域3(k+1)之间的电容分割保持区域3(0)和区域3(n+1)之间的电位差，以使其在整体上能够耐受高电压。

[0008] 但是，本申请的发明人在利用上述方式的电容分割提高耐压的方法中，发现存在以下所述的问题。

[0009] 图11是表示图10的结构的等效电路的电路图。将区域3(k)与基板间的电容记为ak，区域3(k)与区域3(k+1)间的电容记为bk时，成立下述关系式，即

[0010] b1(V2-V1)＝boV1+a1V1

[0011] bk(Vk+1-Vk)＝bk-1(Vk-Vk-1)+akVk ...(1)

[0012]

[0013] 在这里，假设ak、bk分别为常数a、b，则下式成立。

[0014] 根据

[0015]

[0016]

[0017] Vk＝((αk-1-βk-1)V 2+(αβk-1-βαk-1)V1)/(α-β)

[0018] V2＝(2+a/b)V1

[0019] 则Vk＝V1(αk-βk)/(α-β).......(3)

[0020] 在这里，由于α＞1，β＜1，因此Vk大约与ak成正比地变大。因此，在a、b为常数的状态下，区域3(k)与区域3(k+1)间的电位差形成为恒定在原理上是不可能的。又，在a＜＜b的情况下，形成为 但在图10的结构不变的情况下，a/b取大致恒定的值，因此实现这样的状况是困难的。

[0021] 这样，在用图10说明的利用将浮动区域进行了排列的电容分割的方法中，以浮动状态配置的区域3(k)间的电位差会变得不均匀，向着高电位侧电位差变大。其结果是，施加于各沟道分离的电压应力不同，作为整体的绝缘耐压下降，进而有导致可靠性下降的危险。

发明内容

[0022] 本发明是为解决上述存在问题而作出的，其目的是提供一种能够减轻多个浮动区域间的电位差的不均匀的半导体装置。

[0023] 第1发明是为了达到上述目的半导体装置，其特征在于，具备：

[0024] 多个浮动区域，在半导体基板的面上并排设置，在各个所述浮动区域间设置绝缘区域，所述多个浮动区域包含位于离所述半导体基板的规定电位的岛状区域相对较近侧的第1浮动区域和与所述第1浮动区域相比位于离所述规定电位的所述岛状区域相对较远侧的第2浮动区域；

[0025] 绝缘层，介于所述多个浮动区域的各个区域与所述半导体基板的半导体材料层之间；以及

[0026] 电容形成部，相对于所述第1浮动区域与所述规定电位的所述岛状区域夹着的所述绝缘区域的电容，或者/以及相对于所述多个浮动区域中的至少包含所述第1浮动区域的一个以上的浮动区域的相邻的浮动区域间夹着的所述绝缘区域的电容的各个电容，并联(in parallelwith，并列)形成外部电容。

[0027] 第2发明是为了达到上述目的半导体装置，其特征在于，具备：

[0028] 多个浮动区域，在半导体基板的面上并排设置，在各个所述浮动区域间设置绝缘区域，所述多个浮动区域包含位于离所述半导体基板的规定电位的岛状区域相对较近侧的第1浮动区域和与所述第1浮动区域相比位于离所述规定电位的所述岛状区域相对较远侧第2浮动区域；

[0029] 绝缘层，介于所述多个浮动区域的各个区域与所述半导体基板的半导体材料层之间；以及

[0030] 电容形成部，在所述半导体基板的上方或者/以及所述半导体基板的面内的所述多个浮动区域的列的侧方，以包含所述多个浮动区域中的至少所述第1浮动区域的一个以上的浮动区域为对象，形成分别与该一个以上的浮动区域分别耦合的电容。

[0031] 按照第1发明，利用电容形成部形成的电容的附加，能够减轻各浮动区域间的电位差的不均匀。

[0032] 按照第2发明，利用电容形成部形成的电容的附加，能够减轻各浮动区域间的电位差的不均匀。

附图说明

[0033] 图1是本发明实施方式1的半导体装置的剖面侧视图。

[0034] 图2是本发明实施方式5的半导体装置的剖面侧视图。

[0035] 图3是表示本发明实施方式5的半导体装置的结构的等效电路的电路图。

[0036] 图4是本发明实施方式6的半导体装置的俯视图。

[0037] 图5是本发明实施方式7的半导体装置的俯视图。

[0038] 图6是本发明实施方式8的半导体装置的俯视图。

[0039] 图7是本发明实施方式9的半导体装置的俯视图。

[0040] 图8是本发明实施方式10的半导体装置的俯视图。

[0041] 图9是本发明实施方式11的半导体装置的俯视图。

[0042] 图10是为了说明本申请的发明想要解决的问题而表示的半导体装置的剖面侧视图。

[0043] 图11是表示图10结构的等效电路的电路图。

[0044] 图12是为了说明本发明实施方式2的半导体装置想要解决的问题而表示的半导体装置的俯视图。

[0045] 符号说明

[0046] 1基板

[0047] 2绝缘膜

[0048] 3被分离的区域

[0049] 6外部电容

[0050] 7、17、27、37、47、57电极

[0051] 10半导体材料层

[0052] 20绝缘层

[0053] 40p型区域

[0054] 50n-型区域

[0055] 53电位Vn+1的区域

[0056] 80n型区域

具体实施方式

[0057] 实施方式1

[0058] 图1是本发明实施方式1的半导体装置的剖面侧视图。实施方式1具体地说是对内藏电位不同的多个区域的IC(Integrated Circuit：集成电路)的多个浮动区域适用本发明的结构的实施方式。

[0059] 实施方式1的半导体装置与图10所示的半导体装置一样，具备基板1、为SiO2绝缘膜的绝缘层20、以及不同电位的多个区域3。又，与图10所示的半导体装置一样，在实施方式1的半导体装置中，基板1是由具备半导体材料层10和为绝缘层的绝缘层20的所谓SOI(SiliconOn Insulator：绝缘层上的硅)晶片制作的基板。区域3是在该SOI晶片上的相互绝缘分离的岛状区域。

[0060] 在以下的说明中，为区别多个区域3，通过采用添加字母k，赋予“3(0)、3(1)、...3(k)、3(k+1)、...3(n)、3(n+1)”这样的符号。又，下述中，有时候与用图11表示图10的等效电路时一样，将区域3(k)与基板间的电容称为ak，区域3(k)与区域3(k+1)间的电容称为bk进行说明。

[0061] 与图10所示的结构一样，实施方式1的半导体装置中，形成不同电位的区域3(0)至3(n+1)也以沟道分离相互绝缘分离。而且配置被置于浮动状态的大致相同形状的n个区域3(即区域3(1)～3(n)，以下为了说明方便，也记为浮动区域3(k))。与图10的结构相同，在实施方式1的半导体装置中，也以区域3(k)与区域3(k+1)间的电容分割保持区域3(0)与区域3(n+1)间的电位差。

[0062] 如图1所示，实施方式1的半导体装置具备多个设置于区域3(k)与区域3(k+1)间的外部电容6(k)。外部电容6(k)的实际结构可以形成为例如形成MOS电容器并利用铝配线连接的外部电容。该多个外部电容6(k)可选定为其电容在随着k的增加的同时(即从图1的纸面右侧向纸面左侧越来越)变大。利用本实施方式的结构，可以减轻区域3(k)和区域3(k+1)间的电位差的不均匀。

[0063] 即，在式(1)中，假设Vk+1-Vk＝V1，并取恒定值的情况下，因为Vk＝kV1，故下式(4)成立。

[0064]

[0065] 根据式(4)和ajj＞0判断为，为了使区域3(k)与区域3(k+1)间的电位差为恒定，bk必须随着k的增加的同时而取更大的值。在这一点上，实施方式1的多个外部电容6(k)由于是选定为电容随着k的增加而变大，因此，使那样的条件得到满足，能够减轻区域
3(k)与区域3(k+1)间的电位差的不均匀。

[0066] 又，通常由于在高电位端区域3(k)与区域3(k+1)间的电位差扩大，至少在高电位侧附加外部电容6(k)是有效的。因此，作为变形例，例如也可以只对图1的纸面左侧的一个或几个程度的区域3(n)、3(n-1)...设置外部电容6。

[0067] 实施方式2

[0068] 本发明实施方式2的半导体装置是将实施方式1的半导体装置应用于半导体元件(具体地说，在本实施方式中是二极管)的高耐压化的半导体装置。利用本实施方式2的结构，可以抑制各浮动区域间的电位差的变化，实现二极管的高耐压化。

[0069] 图12是为了在对实施方式2的半导体装置进行说明之前说明实施方式2的半导体装置想要解决的问题而表示出的半导体装置的俯视图。图12相当于图10所示的剖面图的结构的俯视图。但是，在具备含有n型区域(区域80、区域50)和p型区域(区域40)的二极管这一点上，图12所示的结构与图10所示的结构不同。又，为了简化，进行在图12中只在二极管单侧设置浮动区域3(k)这样的图示，但实际上在图12的二极管的两侧设置浮动区域3(k)。具体地说，在图12所图示的结构的基础上，在图12的纸面下方侧也设置，上下对称地设置浮动区域3(k)。利用这样的结构，可以使并排的浮动区域3(k)之间的电位差均一化，抑制二极管的耗尽层中的电场集中，谋求高耐压化。

[0070] 但是，像已经说明过的那样，在图10所示的结构中，在浮动区域3(k)会发生电位差不均匀的情况。这种电位差的不均匀对二极管的高耐压化效果有很大的损害。

[0071] 因此，在实施方式2的情况下，对于图12所示的区域3(0)～3(n+1)，适用实施方式1的半导体装置的结构。也就是说，以图12的多个区域3为对象，与图1所示的实施方式1一样，附加多个外部电容6。如果采用具备这样的结构的实施方式2的半导体装置，则通过在pn结的两侧配置这种浮动区域，能够缓和从pn结延伸的耗尽层内的电场，提高该pn结的耐压。

[0072] 还有，实施方式2中，作为半导体元件以二极管为对象，但也可以对其他半导体元件也以高耐压化为目的适用实施方式1的结构。

[0073] 实施方式3

[0074] 本发明实施方式3的半导体装置是在实施方式1的半导体装置中，对外部电容之和进行调整，使得相应于k的增加以二次函数增加。利用这样的结构，可以使各浮动区域3之间的电位差大致消失。

[0075] 式(4)中，像ak＝a那样，使ak为恒定的情况下，得到

[0076] bk＝bo+ak(k+1)/2......(5)

[0077] 从而，如果选定多个外部电容6(k)的大小，使bk相对于k以二次函数的形式增加，就能够使区域3(k)间的电位差大致为恒定。

[0078] 实施方式4

[0079] 本发明实施方式4的半导体装置是将上述实施方式3的结构适用于实施方式2说明的图12的结构的半导体装置。即，实施方式4的半导体装置具备含有图12所示的区域3(0)～区域3(n+1)的结构、实施方式1的外部电容6(k)的结构、实施方式3的“使bk相对于k以二次函数形式增加”的结构。如果采用这种结构，能够使各浮动区域3(k)间的电位差大致为恒定，使pn结最大限度地实现高耐压化。

[0080] 实施方式5

[0081] 图2是本发明实施方式5的半导体装置的剖面侧视图。实施方式5的半导体装置对上述实施方式1的各浮动区域3(k)，至少在多个浮动区域3(k)上延伸设置电极7，以实现与高电位侧(Vn+1)电容耦合。

[0082] 图2所示的电极7在图2中用一根线简略图示。但是实际上，电极7具有规定厚度，与区域3(n+1)连接，并且与基板1的表面(浮动区域3的表面)之间有规定的距离并且向纸面右侧延伸。作为电极7的实际结构，可以形成在例如区域3(1)～3(n)上形成绝缘膜，在该绝缘膜上形成铝配线，使该铝配线连接于区域3(n+1)的结构。本实施方式中，电极7延长设置到区域3(1)的正上方的位置。

[0083] 图3是表示本发明实施方式5的半导体装置的结构的等效电路的电路图。对该电路图，与以图10说明的结构一样用公式表示时，

[0084] b1(V2-V1)＝boV1+a1V1-c1(Vn+1-V1)

[0085] bk(Vk+1-Vk)＝bk-1(Vk-Vk-1)+akVk-ck(Vn+1-Vk)......(6)

[0086] 以上关系成立。根据式(6)的右边第三项的存在，可知bk的上升比实施方式1更加缓和。

[0087] 在这里，与图10中说明的相同，使ak、bk、ck分别为常数a、b、c，形成γ＝cVn+1/b。

[0088] 于是，

[0089]

[0090]

[0091] 根据V2＝(2+(a+c)/b)V1-γ，

[0092] 表 示 为 Vk ＝ [V1(αk-βk)-γ{(αk-1)/(α-1)-(βk-1)/(β-1)}]/(α-β)......(7)

[0093] 可使Vk-Vk-1更接近恒定的值。

[0094] 一般，在高电位端，区域3(k)与区域3(k+1)间的电位差扩大。因此，延伸设置的电极与其下方的浮动区域3之间的绝缘耐压存在限制的情况下，也可以从高电位侧延长设置到途中为止。总之，也可以不将电极7如图2所示那样延伸设置到纸面右侧。例如，也可以将电极7的长度停留在延长到图2的纸面左侧的一个或多个程度的区域3(n)、3(n-1)...的上方的程度。

[0095] 又，电极7的形成实际上可以只是通过掩模图形的变更来实现。因此，实施方式5的半导体装置与上述实施方式1的附加多个外部电容6(k)的结构相比，也有制造等方面容易实现的特征。

[0096] 又，可以取代图2所示的电极7，在Vn+1与浮动区域3(k)的各个之间插入一个以上的电容元件，分别形成图3的等效电路的电容ck。

[0097] 实施方式6

[0098] 图4是本发明实施方式6的半导体装置的俯视图。实施方式6的半导体装置是对图12所示的结构适用实施方式5的结构，具体地说是适用电极7的结构的半导体装置。符号17是在实施方式6中遵循与实施方式5的电极7相同的思想延伸设置的电极。利用电极17减轻各浮动区域3(k)间的电位差的不均匀，能够使图12中说明的二极管的pn结实现高耐压化。

[0099] 实施方式7

[0100] 图5是本发明实施方式7的半导体装置的俯视图。实施方式7的半导体装置是能够得到与上述图4所示的实施方式6的半导体装置相同的效果的另一案例。在实施方式7中，形成以各浮动区域3(k)的侧面与Vn+1侧电容耦合的半导体装置。即，在实施方式6中，如图5所示，将具有Vn+1的电位的区域3(n+1)延长到并排的浮动区域3(k)的侧方。还有，根据上述沟道分离的绝缘耐压关系，也可以仅是对浮动区域3(k)的高电位侧的电容耦合，在那样的情况下也可以得到有益的效果。又，实施方式7的结构也具有以不具有电极7的结构实现与实施方式6相同的效果的特征。

[0101] 实施方式8

[0102] 图6是本发明实施方式8的半导体装置的俯视图。实施方式8的半导体装置是对于图5所示的实施方式7的结构，还从各浮动区域3(k)延长设置电极27并且进行电容耦合的半导体装置。本实施方式中，如图6所示，相应于各浮动区域3(1)、...、3(k)、...、3(n)逐一设置电极27(1)、...、27(k)、...、27(n)。如果采用实施方式8的结构，追加的电容的调整范围还有自由度，容易进行电容的调整。又，根据上述的绝缘耐压的情况，即使仅浮动区域3(k)中的高电位侧(例如只是图6的纸面左侧的一个或多个程度的区域3(n)、
3(n-1)、...)的电容耦合，也能够得到有益的效果。

[0103] 实施方式9

[0104] 图7是本发明实施方式9的半导体装置的俯视图。实施方式9的半导体装置是改善在浮动区域3上延长设置的电极形状以使得在k上升的同时ak/ck的值降低的半导体装置。具体地说，在实施方式9中，设置如图7所示使ak为恒定而使ck变化的电极37。该图7以与从基板1上方往下看图2中延长设置的电极7时相同的位置关系记载电极37。越往纸面的右侧，也就是k越小，电极37的宽度越小。特别是本实施方式的电极37的形状被设计为其幅度的减小呈曲线变化。

[0105] 本实施方式的方法在原理上具有不受bk影响的特征性优点。也就是使式(6)的右边第二项与第三项之和为0时，形成

[0106] ak/ck＝(Vn+1-Vk)/Vk ...(8)

[0107] 判定具有在k上升的同时ak/ck下降的关系，当该式大致成立时，各浮动区域3(k)几乎不受bk的影响。

[0108] 又，如上所述，由于绝缘耐压，即使是只对区域3(k)的高电位侧的电容耦合，也能够获得有益的效果。总之，也可以不像图7所示那样将电极37延长设置到纸面右侧。也可以使电极37的长度停留在向图7的纸面左方侧的一个或多个程度的区域3(n)、3(n-1)、...的上方延伸的程度。

[0109] 实施方式10

[0110] 图8是本发明实施方式10的半导体装置的俯视图。实施方式8的半导体装置是对图12的结构适用上述实施方式9的结构的半导体装置。又，是使图6所示的实施方式8的结构最佳化的结构。

[0111] 具体地说，在本实施方式中，如图8所示，相应于各浮动区域3(1)、...、3(k)、...、3(n)，逐一设置电极47(1)、...、47(k)、...、47(n)。如图8所示，这些电极47的各个在区域3(n+1)上以不同的长度延伸，决定为长度随k的增加而相对增加。特别是在本实施方式中，使各电极47的长度增长率慢慢增大(换句话说就是曲线式增大)地决定各个电极的长度。

[0112] 又，根据如上所述的沟道分离的绝缘耐压的情况，也可以只对浮动区域3(k)的高电位侧实施电容耦合。

[0113] 实施方式11

[0114] 图9是本发明的实施方式11的半导体装置的俯视图。实施方式11的半导体装置是在k上升的同时使ak下降，使ck增加的半导体装置。如图9所示，本实施方式中，越往图9的纸面右侧(区域3(k)的排列中越是k变小的侧)，越是使区域3(n+1)的宽度(图9的纸面上下方向的尺寸)线性减小。另一方面，本实施方式中，与区域3(n+1)的宽度的减小成反比地，使图9的纸面上方侧的0V电位的区域53的宽度增大。

[0115] 在式(8)中，Vn+1-Vk为恒定的情况下，式(9)成立，即

[0116] ak/ck＝(n+1-k)/k ...(9)

[0117] 例如，若ak∝n+1-k、ck∝k，则ak+ck＝常数。

[0118] 因此，如图9所示，如果与延长设置的电极57(k)一起，改变ak、ck的电容，能够容易地实现式(9)的状况。本实施方式的结构中也有下述特征，即由于能够不使用特殊曲线而以大致为直线的图案来实现上述条件，因此实际设计、制造极为简单。

[0119] 又，上述各实施方式中，浮动区域3(k)相当于上述第1或第2发明的“浮动区域”，基板1相当于所述第1或第2发明的“半导体基板”，实现各区域3之间的沟道分离的绝缘区域相当于所述第1或第2发明的“绝缘区域”，各图中形成Vn+1电位的区域3(n+1)相当于所述第1或第2发明的“规定电位的岛状区域”、半导体材料层10相当于上述第1或第2发明的“半导体材料层”，绝缘层20相当于所述第1或第2发明的“绝缘层”。

[0120] 又，上述实施方式中，浮动区域3(1)～3(n)相当于所述第1发明的“一个以上的浮动区域”，特别是浮动区域3(n)相当于所述第1发明的“第1浮动区域”。又，上述实施方式中，外部电容6相当于所述第1发明的“电容形成部”。

[0121] 又，作为变形例，在只将浮动区域3(1)～3(n)的一部分作为对象设置外部电容6的情况下，其一部分的浮动区域3相当于所述第1发明的“一个以上的浮动区域”。

[0122] 又，上述实施方式中，浮动区域3(1)～3(n)相当于所述第2发明的“一个以上的浮动区域”，电极7、17、27、37、47、57与实施方式7、8、10、11的区域3(n+1)分别相当于所述第2发明的“电容形成部”。

[0123] 又，作为变形例，在将实施方式5等的电极结构(电极7～57的延长设置)或实施方式7等的结构(区域3(n+1)的延伸)的适用只停留在浮动区域3(1)～3(n)的一部分的情况下，与电极7等或区域3(n+1)邻接的一部分浮动区域3相当于所述第2发明的“一个以上的浮动区域”。具体地说，例如电极7等只向浮动区域3(n)、3(n-1)、3(n-2)的三个的上方位置延伸，或实施方式5的区域3(n+1)的延伸只停留于与浮动区域3(n)、3(n-1)、3(n-2)的三个侧面邻接的情况下，这些浮动区域3(n)、3(n-1)、3(n-2)相当于所述第2发明的“一个以上的浮动区域”。

[0124] 又，上述各实施方式的各结构也可以与如图12所示的二极管其它半导体元件组合，不组合使用也可以。具体地说，图7、图8与图9分别含有图12中所示的二极管，但本发明不限于此。也可以不与二极管的结构组合，将对于图7、图8与图9的电极37、47、57以及区域3(n+1)的各实施方式的结构适用于半导体装置(具体地说是IC)。

[0125] 又，上述各实施方式中，区域3(浮动区域3(1)...3(k)...3(n)、岛状区域3(n+1)、以及半导体基板(半导体材料层10)可使用具有导电性的各种半导体材料。具体地说，作为区域3或半导体基板的材料，也可以使用硅(Si)以外的各种化合物半导体材料。又，也可以利用带隙(bandgap)比硅大的宽带隙半导体形成。作为宽带隙(wide bandgap)半导体，有例如碳化硅(SiC)、氮化镓类材料或金刚石。即使是对耐电压性高的宽带隙半导体形成的多个浮动区域施加高电压的情况下，也由于能够利用上述本发明各实施方式的结构减轻各浮动区域间的电压差的不均匀，因此能够回避作为整体的绝缘耐压的降低，有效利用宽带隙半导体具有的电气特性。

[0126] 又，由于利用这样的宽带隙半导体形成的开关元件和二极管元件耐电压性高，允许的电流密度也高，因此，可以使开关元件和二极管元件等小型化，通过使用这些小型化的开关元件和二极管元件等，能够使装入这些元件的半导体模块小型化。又，由于耐热性也高，所以也能够实现将热沉(heat sink)的散热片小型化或水冷部的空冷化，因此，能够使含有这些结构的半导体模块实现进一步的小型化。而且还能降低电力损耗，因此能够实现开关元件和二极管元件的高效率化，进而能够实现半导体模块的高效率化。又，在这种情况下，最好是开关元件和半导体元件两者利用宽带隙半导体形成，但也可以是任一方的元件利用宽带隙半导体形成。

[0127] 又，化合物半导体中也有制作pn结的材料，例如可以用SiC形成pn结。因而，通过将在上述各种实施方式中就pn结的高耐压化进行过说明的结构(实施方式2、4、6的半导体装置的结构)适用于以SiC形成的pn结，可以谋求由SiC形成的pn结的高耐压化。与此相同，也能够对以SiC以外的化合物半导体材料形成的pn结谋求高耐压化。