用于测试堆叠裸片结构的设备和方法

摘要

一种集成电路装置包含堆叠裸片(102)和基础裸片(101)，所述基础裸片(101)具有探测垫(306，111到116)，直接耦合到所述基础裸片的测试逻辑(305，104)，以实施用于测试所述集成电路装置的扫描链。所述基础裸片进一步包含：触点(107)，安置于所述基础裸片的背侧上；以及穿裸片通孔(310，121-128)，耦合到所述触点，且耦合到所述基础裸片的可编程逻辑(550、314、105)。所述基础裸片还包含：第一探测垫(111)，经配置以耦合测试输入；第二探测垫(112)，经配置以耦合测试输出；以及第三探测垫(113)，经配置以耦合控制信号。所述基础裸片的测试逻辑(305)经配置以耦合到所述堆叠裸片的额外测试逻辑(405)，以实施所述扫描链。所述探测垫(306，111到116)直接耦合到所述测试逻辑(305，104)，使得无需所述可编程逻辑(550，314，105)的配置来实施所述扫描链。

权利要求

1.一种集成电路装置，包括：

堆叠裸片；

基础裸片，具有：第一多个触点，安置于所述基础裸片的背侧上，第二多个触点，安置于所述基础裸片的前侧上，第一多个穿裸片通孔，耦合到所述第一多个触点且耦合到所述基础裸片的可编程逻辑；多个探测垫，包含：第一探测垫，经配置以耦合测试输入，第二探测垫，经配置以耦合测试输出，以及第三探测垫，经配置以耦合控制信号；以及测试逻辑，经配置以耦合到所述堆叠裸片的额外测试逻辑，以便实施用于测试所述集成电路装置的扫描链；

其中所述堆叠裸片堆叠在所述基础裸片的所述背侧上且连接到所述第一多个触点；

其中所述第一探测垫、所述第二探测垫和所述第三探测垫直接耦合到所述测试逻辑，使得无需所述可编程逻辑的配置来耦合所述基础裸片与所述堆叠裸片之间的所述测试输入、所述测试输出和所述控制信号以便实施所述扫描链；且其中所述测试逻辑包含第一多路复用器，所述第一多路复用器具有：第一输入，耦合到所述基础裸片的所述可编程逻辑；第二输入，利用第一穿裸片通孔耦合到所述第一探测垫；

以及控制输入，利用第二穿裸片通孔耦合到所述第三探测垫；所述第一多路复用器经配置以选择来自所述可编程逻辑的信号或来自用于所述堆叠裸片的所述第一探测垫的测试输入。

2.根据权利要求1所述的集成电路装置，其中所述多个探测垫中的所有所述探测垫均安置在所述基础裸片的所述背侧上。

3.根据权利要求1所述的集成电路装置，其中所述多个探测垫中的所有所述探测垫均安置在所述基础裸片的所述前侧上。

4.根据权利要求1所述的集成电路装置，其中所述多个探测垫包含：第一多个探测垫，安置在所述基础裸片的所述背侧上；以及第二多个探测垫，安置在所述基础裸片的所述前侧上。

5.根据权利要求1所述的集成电路装置，其中：

所述第一探测垫、所述第二探测垫以及所述第三探测垫安置在所述基础裸片的所述背侧上；

所述基础裸片进一步包括第二多个穿裸片通孔，专用于测试集成电路裸片，所述第二多个穿裸片通孔包含：所述第一穿裸片通孔，电耦合到所述第一探测垫，用于耦合所述测试输入；第三穿裸片通孔，电耦合到所述第二探测垫，用于耦合所述测试输出；以及所述第二穿裸片通孔，电耦合到所述第三探测垫，用于耦合所述控制信号；且所述测试逻辑耦合到所述多个探测垫中的所述探测垫中的每一个，耦合到所述第一多个穿裸片通孔中的所述穿裸片通孔中的每一个，且耦合到所述第二多个穿裸片通孔中的所述穿裸片通孔中的每一个。

6.根据权利要求5所述的集成电路装置，其中所述测试逻辑包含：

多个多路复用器，包含第一多路复用器，所述多个多路复用器中的多路复用器中的每一个电耦合到所述第二穿裸片通孔，用于接收所述控制信号，且所述多个多路复用器中的所述多路复用器中的每一个耦合到所述第一多个穿裸片通孔中的所述穿裸片通孔中的一个；以及多个寄存器，所述多个寄存器中的所述寄存器中的每一个包含耦合到所述第一多个穿裸片通孔中的所述穿裸片通孔中的一个的输入，且所述多个寄存器中的所述寄存器中的每一个包含耦合到所述多个多路复用器中的所述多路复用器中的一个的输入的输出。

7.根据权利要求6所述的集成电路装置，其中所述多个多路复用器包含：所述第一多路复用器，具有耦合到所述第一穿裸片通孔的输入；第二多路复用器，具有耦合到所述第三穿裸片通孔的输出；以及额外多路复用器，所述额外多路复用器中的每一个具有耦合到所述寄存器中的一个的输出的输入，具有耦合到所述可编程逻辑的输入，且具有耦合到所述第一多个穿裸片通孔中的所述穿裸片通孔中的一个的输出。

8.根据权利要求6或权利要求7所述的集成电路装置，其中所述多个探测垫包含经配置以耦合时钟信号的第四探测垫，所述第四探测垫耦合到所述多个多路复用器中的所述多路复用器中的每一个，且电耦合到所述寄存器中的每一个。

9.根据权利要求1到7中任一权利要求所述的集成电路装置，其中所述基础裸片包括可编程逻辑装置。

10.一种用于测试的方法，包括：

在半导体晶片上形成可编程集成电路裸片，包含：可编程逻辑；耦合到所述可编程集成电路裸片的测试逻辑的第一多个穿裸片通孔；包含直接耦合到所述测试逻辑的至少第一、第二、第三探测垫的多个探测垫；以及多路复用器，所述多路复用器具有：第一输入，耦合到所述可编程逻辑；第二输入，利用第一穿裸片通孔耦合到所述第一探测垫；以及控制输入，利用第二穿裸片通孔耦合到所述第三探测垫；

将堆叠裸片附接到所述可编程集成电路裸片的背侧以形成所述集成电路装置，所述堆叠裸片包含耦合到所述可编程集成电路裸片的所述测试逻辑的额外测试逻辑；

其中所述多路复用器经配置以选择来自所述可编程逻辑的信号或来自用于输入到所述堆叠裸片的所述第一探测垫的测试输入；

将独立测试装置耦合到所述多个探测垫；以及

操作所述独立测试装置，以便测试所述集成电路装置，所述操作是在无需所述可编程集成电路裸片的配置的情况下执行。

11.根据权利要求10所述的方法，其中在所述可编程集成电路裸片的单一化之前执行所述操作，且其中所有所述多个探测垫均在所述可编程集成电路裸片的所述背侧上。

12.根据权利要求10或权利要求11所述的方法，其中：

所述在半导体晶片上形成包含第一多个穿裸片通孔的可编程集成电路裸片包括：形成所述第一多个穿裸片通孔，以及

在其中暴露所述第一多个穿裸片通孔的晶片薄化工艺期间由处置晶片来支撑所述晶片，且在不使所述半导体晶片与所述处置晶片分离的情况下，执行所述附接堆叠裸片、耦合独立测试装置，以及操作所述独立测试装置。

13.根据权利要求10或权利要求11所述的方法，其中所述操作所述独立测试装置包括：将控制信号从所述独立测试装置发送到所述第三探测垫；

将测试数据从所述独立测试装置发送到所述第一探测垫；

将测试输出从所述第二探测垫发送到所述独立测试装置；以及

在所述独立测试装置处分析所述测试输出以识别缺陷。

说明书

用于测试堆叠裸片结构的设备和方法

技术领域

[0001] 本发明的实施例大体上涉及集成电路设计，且更明确地说，涉及用于测试堆叠裸片集成电路组合件的方法和设备。

背景技术

[0002] 可编程逻辑装置(PLD)作为众所周知类型的集成电路(IC)而存在，所述IC可由用户编程以执行指定的逻辑功能。有不同类型的可编程逻辑装置，例如可编程逻辑阵列(PLA)和复杂可编程逻辑装置(CPLD)。一种类型的可编程逻辑装置(称为现场可编程门阵列(FPGA))非常流行，因为具有容量、灵活性、上市时间和成本的优越组合。

[0003] FPGA通常包含可配置逻辑块(CLB)、可编程输入/输出块(IOB)和其它类型的逻辑块，例如存储器、微处理器、数字信号处理器(DSP)等。CLB、IOB和其它逻辑块通过可编程互连结构互连。通常通过将配置数据流(称为位流)加载到内部配置存储器单元中来编程CLB、IOB、逻辑块和互连结构，所述配置数据界定如何配置CLB、IOB、逻辑块和互连结构。

[0004] 随着半导体技术已进步，PLD上可用的逻辑的量和速度已比I/O连接的数目和性能增加得快。因此，已开发了IC裸片堆叠技术，其中两个或两个以上I C垂直堆叠，且在之间进行互连。在常规的堆叠裸片制造工艺中，对晶片执行半导体制造工艺，以便在晶片上形成若干个裸片，通常称为“基础裸片”。形成延伸穿过所述晶片的穿裸片通孔。接着使晶片薄化，以便暴露穿裸片通孔，且在晶片的背侧上形成触点的栅格阵列，所述触点连接到暴露的穿裸片通孔。通常，还在基础裸片的前侧上形成触点的栅格阵列，用于将基础裸片耦合到封装衬底。接着使用微凸块将一个或一个以上堆叠裸片附接到每一基础裸片的背侧。

[0005] 当堆叠裸片制造工艺形成例如FPGA等可编程逻辑装置时，FPGA裸片为基础裸片，且堆叠裸片为提供额外功能性的装置。举例来说，堆叠裸片可为增加额外存储容量的存储器装置。

[0006] 常规的FPGA晶片测试通常是通过将测试装置附接到晶片的前侧使得连接到基础裸片的前面上的触点栅格阵列来执行的。接着通过将位流加载到对裸片进行“编程”的可编程逻辑中来执行每一FPGA裸片的配置。接着通过基础裸片的前侧上的触点将测试数据加载到裸片中，且使测试数据移位通过基础裸片的测试电路以识别缺陷。

[0007] 尽管常规的测试过程对于在单一化之前识别有缺陷的堆叠裸片组合件是有效的，但所述过程是耗时的。明确地说，配置过程占用相当长的时间，从而导致制造成本增加。因此，此项技术中需要一种将允许更高效地测试堆叠裸片组合件的方法和设备。

发明内容

[0008] 本发明揭示一种集成电路装置，包含堆叠裸片和基础裸片，所述基础裸片具有：第一多个触点，安置在所述基础裸片的背侧上；第二多个触点，安置在基础裸片的前侧上；第一多个穿裸片通孔，耦合到所述第一多个触点，且耦合到基础裸片的可编程逻辑。另外，集成电路装置包含多个探测垫，包含：第一探测垫，经配置以耦合测试输入；第二探测垫，经配置以耦合测试输出；以及第三探测垫，经配置以耦合控制信号。所述集成电路装置还包含测试逻辑，经配置以耦合到堆叠裸片的额外测试逻辑，以便实施用于测试所述集成电路装置的扫描链。根据本发明的方面，第一探测垫、第二探测垫和第三探测垫直接耦合到测试逻辑，使得无需可编程逻辑的配置来耦合基础裸片与堆叠裸片之间的测试输入、测试输出和控制信号以便实施扫描链。

[0009] 在一些实施例中，所述多个探测垫中的多有探测垫可安置在基础裸片的背侧上。在其它实施例中，所述多个探测垫中的所有探测垫可安置在基础裸片的前侧上。在又一实施例中，所述多个探测垫可包含：第一多个探测垫，安置在所述基础裸片的所述背侧上；以及第二多个探测垫，安置在所述基础裸片的所述前侧上。

[0010] 在一些实施例中，第一探测垫、第二探测垫和第三探测垫可安置在基础裸片的背侧上。所述基础裸片可包含专用于测试集成电路裸片的第二多个穿裸片通孔。所述第二多个穿裸片通孔可包含：第一穿裸片通孔，电耦合到第一探测垫，用于耦合测试输入；第二穿裸片通孔，电耦合到第二探测垫，用于耦合测试输出；以及第三穿裸片通孔，电耦合到第三探测垫，用于耦合控制信号。所述测试逻辑可耦合到所述多个探测垫中的所述探测垫中的每一个，耦合到所述第一多个穿裸片通孔中的所述穿裸片通孔中的每一个，且耦合到所述第二多个穿裸片通孔中的所述穿裸片通孔中的每一个。

[0011] 所述测试逻辑可包含多个多路复用器，其中所述多个多路复用器中的所述多路复用器中的每一个电耦合到所述第三穿裸片通孔，用于接收所述控制信号，且所述多个多路复用器中的所述多路复用器中的每一个耦合到所述第一多个穿裸片通孔中的所述穿裸片通孔中的一个。所述测试逻辑还可包含多个寄存器，其中所述多个寄存器中的所述寄存器中的每一个包含耦合到所述第一多个穿裸片通孔中的所述穿裸片通孔中的一个的输入，且所述多个寄存器中的所述寄存器中的每一个包含耦合到所述多个多路复用器中的所述多路复用器中的一个的输入的输出。

[0012] 在一些实施例中，所述多个多路复用器可包含：第一多路复用器，具有耦合到第一穿裸片通孔的输入；第二多路复用器，具有耦合到第二穿裸片通孔的输出；以及额外多路复用器。所述额外多路复用器中的每一个可具有耦合到所述寄存器中的一个的输出的输入；耦合到可编程逻辑的输入，以及耦合到所述第一多个穿裸片通孔中的穿裸片通孔中的一个的输出。

[0013] 在一些实施例中，所述多个探测垫可包含经配置以耦合时钟信号的第四探测垫，所述第四探测垫耦合到所述多个多路复用器中的所述多路复用器中的每一个，且电耦合到所述寄存器中的每一个。

[0014] 基础裸片可(例如)为可编程逻辑装置，例如现场可编程门阵列。

[0015] 本发明揭示一种用于测试的方法，其中在半导体晶片上形成集成电路裸片。所述集成电路裸片包含耦合到所述集成电路裸片的测试逻辑的多个穿裸片通孔，以及直接耦合到所述测试逻辑的多个探测垫。所述方法包含将堆叠裸片附接到所述集成电路裸片的背侧，所述堆叠裸片包含耦合到所述集成电路裸片的所述测试逻辑的额外测试逻辑。独立测试装置耦合到探测垫，且独立测试装置可操作以便测试集成电路裸片，而无需配置集成电路裸片的路由构造。

[0016] 在一些实施例中，所有的所述多个探测垫均在可编程集成电路裸片的背侧上，且所述操作可在所述可编程集成电路裸片的单一化之前执行。

[0017] 在一些实施例中，所述在半导体晶片上形成包含多个穿裸片通孔的可编程集成电路可包含形成多个穿裸片通孔，以及在其中暴露所述多个穿裸片通孔的晶片薄化工艺期间由处置晶片来支撑所述晶片。在不使所述半导体晶片与所述处置晶片分离的情况下，执行所述附接堆叠裸片、耦合独立测试装置，以及操作所述独立测试装置。

[0018] 在一些实施例中，所述可编程集成电路裸片包含第一探测垫、第二探测垫和第三探测垫。所述操作所述独立测试装置可包含：将控制信号从独立测试装置发送到第三探测垫；将测试数据从独立测试装置发送到第一探测垫；将测试输出从第二探测垫发送到独立测试装置；以及在独立测试装置处分析测试输出以识别缺陷。

[0019] 本发明的方法和设备用于测试基础裸片和堆叠裸片，而无需配置基础裸片。藉此，测试过程比要求配置基础裸片的常规工艺占用显著较少的时间，从而节约制造时间且导致成本节省。所属领域的技术人员在阅读各个图式中说明的优选实施例的以下详细描述之后将明白本发明的这些和其它优点。

附图说明

[0020] 附图展示根据本发明一个或一个以上方面的示范性实施例；然而，不应将附图视为将本发明限于所展示的实施例，而是仅用于阐释和理解。

[0021] 图1是描绘包含基础裸片和耦合到基础裸片的堆叠裸片的示范性堆叠裸片组合件的框图；

[0022] 图2是描绘示范性现场可编程门阵列架构的框图；

[0023] 图3是描绘示范性接口瓦片的框图；

[0024] 图4是描绘示范性接口瓦片的更详细实施例的框图，说明接口瓦片与堆叠裸片之间的连接。

[0025] 图5是描绘其中位于基础裸片的背侧上的探测垫将输入和输出耦合到基础裸片的测试逻辑和堆叠裸片的对应测试逻辑的示范性实施例的框图；

[0026] 图6是描绘用于测试堆叠裸片组合件的示范性方法的图；

[0027] 图7是描绘其中位于基础裸片的前侧上的探测垫耦合到基础裸片的测试逻辑的示范性实施例的框图；

[0028] 图8是描绘其中探测垫位于基础裸片的背侧上和基础裸片的前侧上的示范性实施例的框图；

[0029] 图9是描绘其中探测垫位于基础裸片的背侧上和基础裸片的前侧上且其中可使用可配置测试逻辑来执行测试的示范性实施例的框图。

具体实施方式

[0030] 图1展示集成电路装置100，包含基础裸片101和耦合到基础裸片101的背侧的堆叠裸片102。基础裸片101包含：第一组触点107，形成于基础裸片101的背侧上；以及第二组触点106，形成于基础裸片101的前侧上。在本发明的实施例中，堆叠裸片102与基础裸片101垂直堆叠，使得堆叠裸片102的前侧贴装到基础裸片101的背侧，其中裸片101到102两者均经配置以用于以倒装芯片的方式面朝下贴装。

[0031] 在一个实施例中，触点107为触点栅格阵列，使用微凸块耦合到堆叠裸片102上的对应的触点108的栅格阵列。基础裸片101和堆叠裸片102可为任何类型的数字、模拟或混合集成电路装置。在一个实施例中，基础裸片101具有比堆叠裸片102显著较大的表面积，且一个以上堆叠裸片102耦合到基础裸片101的背侧。

[0032] 基础裸片101包含形成于半导体衬底103上的运算电路105，由晶体管象征性地表示。运算电路105可形成若干个不同类型的集成电路装置中的任一个，包含(但不限于)专用集成电路装置、数字信号处理器等。在本发明的实施例中，基础裸片101为可编程逻辑装置，例如现场可编程门阵列(FPGA)逻辑装置。在此实施例中，基础裸片101包含运算电路105，所述运算电路105包含可编程逻辑，耦合到触点106到107，用于在基础裸片101和堆叠裸片102的正常操作期间将输入提供给基础裸片101和从基础裸片101提供输出。穿裸片通孔121到128以及131到133延伸穿过半导体衬底103。第一组穿裸片通孔121到128耦合到接触垫107，且穿裸片通孔121到128中的一些或全部耦合到基础裸片101的可编程逻辑。

[0033] 继续图1，基础裸片101包含安置于基础裸片101的背侧上的探测垫111到116。第一探测垫(测试输入探测垫111)经配置以耦合测试输入。第二探测垫(测试输出探测垫112)经配置以耦合测试输出。第三探测垫(测试控制探测垫113)经配置以耦合控制信号。例如探测垫114到116等额外探测垫将其它测试相关信号耦合到基础裸片101和堆叠裸片102。

[0034] 第二组穿裸片通孔(由穿裸片通孔131到133表示)专用于测试基础裸片101。第二组穿裸片通孔包含：第一穿裸片通孔131，连接到探测垫111，用于耦合测试输入；第二穿裸片通孔132，连接到探测垫112，用于耦合测试输出；以及第三穿裸片通孔133，连接到探测垫113，用于耦合控制信号。

[0035] 基础裸片101还包含形成于半导体衬底103上的测试逻辑104，由晶体管象征性地表示。测试逻辑104经配置以耦合到堆叠裸片102的额外测试逻辑，以便实施用于测试集成电路装置100的扫描链。此外，探测垫111到113直接耦合到测试逻辑，使得无需可编程逻辑的配置来耦合基础裸片101与堆叠裸片102之间的测试输入、测试输出和控制信号以便实施扫描链。

[0036] 本发明的实施例包含安置于基础裸片101的前侧上的探测垫141到144。第一探测垫(测试输入探测垫141)经配置以耦合测试输入。第二探测垫(测试输出探测垫142)经配置以耦合测试输出。第三探测垫(测试控制探测垫143)经配置以耦合控制信号。例如示范性探测垫144等额外探测垫可将其它测试相关信号耦合到基础裸片101和堆叠裸片102。

[0037] 在本发明的实施例中，使用封装衬底150来封装集成电路装置100，封装衬底150包含对应于触点106的触点109。触点106和109可为通过焊料球耦合在一起的接触垫的对应栅格阵列。接触垫106和109将基础裸片101、堆叠裸片102和封装衬底150耦合在一起，以便允许集成电路装置100的正常操作。

[0038] 将图1展示为在基础裸片101的背侧上包含耦合到对应微凸块的触点107。然而，将了解，或者，微凸块可直接耦合到穿裸片通孔121到128，从而无需触点107。

[0039] 在图2所展示的一个实施例中，基础裸片101为具有FPGA架构200的FPGA裸片，所述FPGA架构200包含较大数目的不同可编程瓦片，包含多千兆位收发器(MGT 201)、可配置逻辑块(CLB 202)、随机存取存储器块(BRAM 203)、输入/输出块(IOB 204)、配置与计时逻辑(CONFIG/CLOCKS 205)、数字信号处理块(DSP 206)、专门的输入/输出块(I/O 207)(例如配置端口和时钟端口)以及例如数字时钟管理器、模/数转换器、系统监视逻辑等其它可编程逻辑208。某些FPGA还包含专用处理器块(PROC 210)。

[0040] 在一些FPGA中，每一可编程瓦片包含可编程互连元件(INT 211)，具有去往和来自每一邻近瓦片中的对应互连元件的专门连接。因此，放在一起的可编程互连元件实施用于所说明的FPGA的可编程互连结构。可编程互连元件(INT 211)还包含去往和来自同一瓦片内的可编程逻辑元件的连接，如由图2顶部包含的实例所展示。

[0041] 举例来说，CLB 202可包含可配置逻辑元件(CLE 212)，可经编程以实施用户逻辑加单个可编程互连元件(INT 211)。除一个或一个以上可编程互连元件之外，BRAM 203还可包含BRAM逻辑元件(BRL 213)。通常，包含于一瓦片中的互连元件的数目取决于瓦片的高度。在所描述的实施例中，BRAM瓦片的高度与五个CLB的高度相同，但也可使用其它数目(如六个)。除适当数目个可编程互连元件外，DSP瓦片206还可包含DSP逻辑元件(DSPL214)。举例来说，除可编程互连元件(INT 211)的一个例子外，IOB 204还可包含输入/输出逻辑元件(IOL 215)的两个例子。如所属领域的技术人员将清楚的是，例如连接到I/O逻辑元件215的实际I/O垫是使用分层堆放在各种所说明的逻辑块上方的金属来制造，通常并不局限于输入/输出逻辑元件215的区域。

[0042] 在所描述的实施例中，裸片中心附近的柱形区域(在图2中以阴影显示)用于配置、时钟及其它控制逻辑。从此柱形延伸的水平区域209用以横跨FPGA的宽度而分配时钟和配置信号。

[0043] 利用图2中所说明的架构的某些FPGA包含额外的逻辑块，所述逻辑块扰乱构成FPGA的较大部分的规则柱形结构。这些额外的逻辑块可为可编程块和/或专用逻辑。举例来说，图2中所示的处理器块PROC 210横跨CLB和BRAM的若干个柱形。

[0044] 请注意，图2仅希望说明示范性FPGA架构。举例来说，柱形中的逻辑块的数目、柱形的相对宽度、柱形的数目和顺序、柱形中所包含逻辑块的类型、逻辑块的相对大小，以及图2顶部所包含的互连/逻辑实施方案纯粹是示范性的。举例来说，在实际FPGA中，通常在CLB出现的任何地方都包含CLB的一个以上邻近柱形，以促进用户逻辑的高效实施，但邻近CLB柱形的数目随着FPGA的总体大小而变化。

[0045] FPGA 200还包含以列布置的一个或一个以上接口瓦片250。在本发明的实施例中，接口瓦片250(可称为可编程异质集成瓦片(PHI)瓦片)可操作以用于互连到堆叠在FPGA 200的裸片的背侧上的一个或一个以上其它集成电路裸片。在所示的实施例中，FPGA架构200包含单列接口瓦片250。尽管只展示单列接口瓦片250，但将理解，FPGA架构200可通常包含一个或一个以上列的接口瓦片250。在其它实施例中，FPGA 200可包含少于整列的接口瓦片250。

[0046] 在本发明的实施例中，除适当数目个可编程互连元件之外，每一接口瓦片250还包含可编程逻辑元件251，在下文可称为可编程异质逻辑元件(PHIL)。

[0047] 在图3所示的实施例中，展示示范性接口瓦片250包含一个或一个以上可编程互连元件211和可编程逻辑元件251，可编程逻辑元件251包含可配置逻辑元件212、接口电路304、选择逻辑308以及多个穿裸片通孔310。接口瓦片250包含到达FPGA的路由构造的接口312。接口312包含各种路由导体区段，形成FPGA路由构造314的一部分。接口瓦片250包含具有堆叠裸片102的接口316，堆叠裸片102可包含(例如)触点107，以图1所示的方式使用微凸块电耦合到堆叠裸片102的导电互连件。

[0048] 可编程互连元件211中的每一个包含可编程多路复用结构，将接口瓦片250耦合到接口312的路由导体区段。可配置逻辑元件212包含一个或一个以上逻辑切片，具有查找表(LUT)、多路复用器、触发器等。

[0049] 接口电路304促进FPGA路由构造314与堆叠裸片102之间经由穿裸片通孔310的通信。在一个实施例中，穿裸片通孔310包含穿裸片通孔121到128，且接口电路316包含触点107。选择逻辑308经配置以选择性地使接口瓦片250的功能在可编程逻辑瓦片(例如CLB)的功能性与接口功能之间改变。在本发明的实施例中，接口功能可操作地将集成电路裸片102耦合到路由构造314。举例来说，选择逻辑308可经配置以使得从FPGA路由构造314接收到的信号耦合到可配置逻辑元件212，且由可配置逻辑元件212产生的信号耦合到FPGA路由构造314。换句话说，选择逻辑308致使接口瓦片250类似于CLB瓦片(例如，CLB 202)而操作。或者，选择逻辑308可经配置以使得从FPGA路由构造314接收到的信号耦合到堆叠裸片102(通过接口电路304和穿裸片通孔310)，且由堆叠裸片102产生的信号耦合到FPGA路由构造314(通过接口电路304和穿裸片通孔310)。换句话说，选择逻辑308致使接口瓦片250作为FPGA路由构造314与堆叠裸片102之间的接口而操作。如由选择逻辑308实施的接口瓦片250的功能可由FPGA(未图示)的存储器单元的配置或由在接口瓦片250外部或内部的控制信号来控制。

[0050] 在一些实施例中，接口电路304提供电压电平转变。在一些情况下，接口瓦片250和FPGA可使用与堆叠裸片102不同的电源电压来操作。在此实施例中，接口电路304将源自FPGA路由构造314且目的地为堆叠裸片102的信号的电压转变为堆叠裸片102所需的电压。同样，接口电路304将源自堆叠裸片102且目的地为FPGA路由构造314的信号的电压转变为FPGA所需的电压。在一些实施例中，接口电路304还用于寄存从FPGA路由构造314耦合到堆叠裸片102的信号，以及从堆叠裸片102耦合到FPGA路由构造314的信号。

[0051] 继续图3，接口电路304包含测试逻辑305。另外，接口瓦片250包含探测垫306，直接耦合到测试逻辑305。在一个实施例中，探测垫306中的每一个连接到一个或一个以上布线区段，连接到测试逻辑305的电路。通过将探测垫306直接耦合到测试逻辑305，经由探测垫306耦合的信号不必经过FPGA路由构造。因此，无需执行为了将信号耦合到测试逻辑305以形成用于测试集成电路装置的扫描链的配置。

[0052] 在一个实施例中，所有的探测垫306均在集成电路装置的背侧上(例如，图1的接触垫111到116)。此实施例允许通过将测试装置耦合到晶片的背侧使得耦合到探测垫306来测试集成电路装置，从而允许在基础裸片的单一化之前，且在无需配置接口瓦片250或路由构造314的可编程逻辑的情况下，容易地测试基础裸片与堆叠裸片之间的连接。

[0053] 在另一实施例中，所有的探测垫306均在集成电路装置的前侧上(例如，图1的接触垫141到144)。此实施例允许通过将测试装置耦合到晶片的前侧使得耦合到探测垫306来测试集成电路装置，从而允许在基础裸片的单一化之前，且在无需配置接口瓦片250或路由构造314的可编程逻辑的情况下，容易地测试基础裸片与堆叠裸片之间的连接。

[0054] 在又一实施例中，探测垫306包含：第一组探测垫，位于集成电路装置的背侧上(例如，图1的探测垫111到116)；以及第二组探测垫，安置在集成电路装置的前侧上(例如，图1的接触垫141到144)。两组探测垫直接耦合到测试逻辑305。这允许通过将测试装置耦合到晶片的背侧或晶片的前侧来测试集成电路装置。藉此，可通过将测试装置附接到晶片的在将执行测试时最容易接近的任一侧来容易地实现测试。这允许在无需为了接近探测垫306而翻转晶片的情况下进行测试。

[0055] 在一些实施例中，探测垫306中的一些通过穿裸片通孔310耦合到测试逻辑305。更明确地说，个别探测垫306可连接到一个或一个以上布线区段，连接到穿裸片通孔310的一端，且穿裸片通孔310的另一端可连接到一个或一个以上布线区段(连接到测试逻辑305的电路)。

[0056] 在一个实施例中，探测垫306安置在集成电路装置的背侧上，且穿裸片通孔310包含第一组穿裸片通孔和第二组穿裸片通孔。第一组穿裸片通孔(例如，穿裸片通孔121到128)在集成电路装置的正常操作期间耦合可编程电路与堆叠裸片之间的信号。第二组穿裸片通孔(例如穿裸片通孔131到133)专用于测试，且将探测垫306中的一个或一个以上耦合到测试逻辑305。

[0057] 图4展示示范性接口瓦片250，包含第一组通孔428到432，所述第一组通孔428到432在堆叠裸片102的正常操作期间将接口瓦片250耦合到堆叠裸片102，且所述接口瓦片250包含专用于测试的第二组穿裸片通孔434到435。在此实施例中，由示范性通孔435表示的一组通孔将测试逻辑305耦合到对应的测试逻辑405，且由示范性通孔434表示的一组不同通孔耦合到探测垫306，用于将探测垫306直接连接到测试逻辑305。

[0058] 继续图4，接口瓦片250还包含输入多路复用逻辑(IMUX 402)；输出多路复用逻辑(OMUX 404)；三态缓冲器406、608、410和412；寄存器逻辑414和416；电平转变电路418和420、测试逻辑305、切片逻辑426以及穿裸片通孔428、430和432。参看图3，三态缓冲器406到412包括选择逻辑308；寄存器逻辑414到416、电平转变电路418到420和测试逻辑305包括接口电路304；IMUX 402和OMUX 404包括可编程互连元件211；且切片逻辑426包括可配置逻辑元件312。

[0059] IMUX 402的输入耦合到FPGA路由构造314。IMUX 402的输出分别耦合到三态缓冲器406和408的输入。IMUX 402的输出说明性地包含N个端子，其中N为大于零的整数(即，IMUX 402包含N个多路复用器)。IMUX 402经配置以将FPGA路由构造的选定路由导体耦合到三态缓冲器406和408。

[0060] 三态缓冲器406的输出耦合到切片逻辑426的输入。切片逻辑426包含多个切片。所述切片中的每一个包含各种逻辑元件，包含LUT、触发器、组合逻辑等。三态缓冲器408的输出耦合到寄存器逻辑414的输入。寄存器逻辑414包含多个寄存器(例如，触发器)。举例来说，寄存器逻辑414可包含N个触发器，一个触发器用于IMUX 402的输出的一个端子。

[0061] 三态缓冲器406的控制输入经配置以接收启用_切片(enable_slice)信号。三态缓冲器408的控制输入经配置以接收启用_PHI(enable_PHI)信号。启用_切片和启用_PHI信号可在接口瓦片250外部产生，或可由配置存储器单元设置。如果启用_切片信号在作用中，那么IMUX 402的输出耦合到切片逻辑426。如果启用_切片信号不在作用中，那么三态缓冲器406为切片逻辑426提供高阻抗输出。同样，如果启用_PHI信号在作用中，那么IMUX 402的输出耦合到寄存器逻辑414。如果启用_PHI信号不在作用中，那么三态缓冲器408为寄存器逻辑414提供高阻抗输出。以此方式，启用_切片信号和启用_PHI信号控制IMUX 402是否驱动切片逻辑426和/或寄存器逻辑414。在一个实施例中，三态缓冲器406和408经配置以使得IMUX 402驱动切片逻辑426或寄存器逻辑414。

[0062] 切片逻辑426的输出耦合到三态缓冲器410的输入。切片逻辑426的输出说明性地展示为具有M个端子，其中M为大于零的整数。三态缓冲器410的输出耦合到OMUX 404的输入。OMUX 404包含M个多路复用器。三态缓冲器412的输出耦合到寄存器逻辑416的输入。寄存器逻辑416的输出耦合到OMUX 404的输入。寄存器逻辑416包含多个寄存器(例如触发器)。举例来说，寄存器逻辑416可包含M触发器。三态缓冲器410的控制输入经配置以接收启用_切片信号。三态缓冲器412的控制输入经配置以接收启用_PHI信号。三态缓冲器410和412以类似于三态缓冲器406和408的方式操作。OMUX 404的输出耦合到FPGA路由构造314。

[0063] 使用三态缓冲器406到412，接口瓦片250可充当CLB或充当用于介接堆叠裸片102的接口瓦片。三态缓冲器406和410可在作用中，从而致使输入信号从IMUX 402穿过切片逻辑426，且致使输出信号从切片逻辑426穿过到OMUX404。或者，三态缓冲器408和
412可在作用中，从而致使输入信号从IMUX 402穿过寄存器逻辑414、电平转变电路418、测试逻辑305和穿裸片通孔428到堆叠裸片102上的电路452，且致使输出信号穿过穿裸片通孔430、测试逻辑305、电平转变电路420和寄存器逻辑416到OMUX 404。

[0064] 寄存器逻辑414的输出耦合到电平转变电路418的输入。电平转变电路418的输出经由测试逻辑305耦合到穿裸片通孔428。穿裸片通孔428电耦合到堆叠裸片102中的电路452。堆叠裸片102电且机械耦合到FPGA裸片的裸片的背侧，包含接口瓦片250。在本发明的实施例中，穿裸片通孔434和435是接口瓦片250的一部分。然而，或者，穿裸片通孔434和435可位于接口瓦片250外部。线499划定包含接口瓦片250的FPGA裸片与堆叠裸片102之间的界限。

[0065] 电平转变电路418的一个输入经配置以接收电源电压VDD2。假定FPGA(且因此接口瓦片250)使用电压供应VDD1而操作，且堆叠裸片102的电路452使用电压供应VDD2而操作。电平转变电路418经配置以将从寄存器逻辑414接收到的信号的电压从VDD1转变到VDD2。这允许寄存器逻辑414提供的信号恰当地驱动电路452。电平转变电路420的另一输入经配置以接收电源电压VDD1。电平转变电路420经配置以将从第二裸片218中的电路452接收到的信号的电压从VDD2转变到VDD1。这允许第二裸片218提供的信号恰当地驱动FPGA中使用VDD1电源电压的电路。

[0066] 在本发明的实例中，穿裸片通孔428包含N个穿裸片通孔，用于将N个信号提供给堆叠裸片102中的电路452。在本发明的实施例中，穿裸片通孔430包含M个穿裸片通孔，用于接收来自堆叠裸片102中的电路452的M个信号。穿裸片通孔430电且机械耦合到FPGA裸片的背侧，包含接口瓦片250。电平转变电路420的输入电耦合到穿裸片通孔430。电平转变电路420的输出耦合到三态缓冲器412的输入。

[0067] 图5是描绘测试逻辑305和405的示范性实施例的框图。线499划定基础裸片101与堆叠裸片102之间的界限。在本发明的实例中，基础裸片101是包含可编程逻辑550的FPGA裸片。在图3所示的实施例中，可编程逻辑550包含可编程互连元件211和FPGA路由构造314。在图2所示的实施例中，可编程逻辑550包含FPGA架构200的特征中的一个或所有。FPGA裸片中的可编程逻辑550通过接触垫107到108耦合到堆叠裸片102的逻辑552。

[0068] 测试逻辑305包含多个多路复用器，由示范性多路复用器511到514表示，其中多路复用器511到514中的每一个电耦合到第三穿裸片通孔133，用于接收控制信号。多路复用器511到514中的每一个耦合到穿裸片通孔428到430中的一个。

[0069] 测试逻辑305包含多个寄存器，由示范性寄存器521到522表示。寄存器521到522中的每一个包含耦合到穿裸片通孔430中的一个的输入，且寄存器521到522中的每一个包含耦合到多路复用器512到513中的一个的输入且耦合到可编程逻辑550的输出。在本发明的实施例中，第一多路复用器511具有耦合到穿裸片通孔131的输入、耦合到可编程逻辑550的输入，以及耦合到穿裸片通孔428的输出。第二多路复用器514具有耦合到穿裸片通孔132的输出、耦合到可编程逻辑550的输出，以及耦合到穿裸片通孔430的输入。
额外多路复用器512具有耦合到寄存器521的输出的输入，具有耦合到逻辑550的输入，且具有耦合到穿裸片通孔428的输出。类似地，额外多路复用器512具有耦合到寄存器522的输出的输入，具有耦合到逻辑550的输入，且具有耦合到穿裸片通孔428的输出。

[0070] 继续图5，测试逻辑405包含寄存器561到563以及多路复用器571到573。寄存器561到563中的每一个包含耦合到穿裸片通孔428的输入，且寄存器561到563中的每一个包含耦合到多路复用器571到573中的一个的输入且耦合到逻辑552的输出。多路复用器571到573各自具有耦合到逻辑552的输入，以及经由触点107到108耦合到穿裸片通孔430的输出。

[0071] 在本发明的实施例中，寄存器521到522以及561到563中的每一个包括单个触发器。然而，将了解，还可使用寄存器521到522以及561到563的其它配置；另外，尽管图5展示两个额外多路复用器512到513以及两个寄存器521到522，但本发明的其它实施例将包含更多组的寄存器521到522和多路复用器512到513。此外，每一基础裸片101可包含任何数目组的探测垫111到113、穿裸片通孔131到133，实施个别扫描链。在一个实施例中，每一可编程逻辑元件251包含一扫描链。或者，每隔一个邻接接口瓦片包含一组探测垫111到113以及穿裸片通孔131到133，使得每一对邻接接口瓦片形成一扫描链。在再一实施例中，每隔三个接口瓦片包含一组探测垫111到113以及穿裸片通孔131到133，使得每一组三个邻接接口瓦片形成一扫描链。另外，每四个、五个、六个等接口瓦片可包含探测垫111到113和穿裸片通孔131到133，使得扫描链形成为具有所要大小。在一个实施例中，每一基础裸片101包含多个扫描链，其中的一些具有不同数目的探测垫，以便容纳具有不同大小和连接要求的堆叠裸片102。在一个实施例中，测试控制逻辑551包含用于形成横跨多个CLE使得可测试任何数目个可编程逻辑元件的扫描链的逻辑。

[0072] 在一个实施例中，除探测垫111到113之外，测试逻辑305还包含探测垫114到116以及穿裸片通孔581到583，用于将其它输入提供给基础裸片101和堆叠裸片102。时钟信号探测垫114连接到穿裸片通孔581，耦合到多路复用511到514中的每一个，且电耦合到寄存器521到522中的每一个，用于对测试逻辑305和405的电路进行计时。电力探测垫115接收电力信号，且接地探测垫116接收接地信号，用于操作测试逻辑305和405。
在一个实施例中，穿裸片通孔581到583专用于测试，且位于触点114到116下方。或者，触点114到116可耦合到穿裸片通孔121到128中的穿裸片通孔，在堆叠裸片102的正常操作期间将时钟、电力和接地信号耦合到堆叠裸片102。

[0073] 图6说明根据本发明实施例的用于测试的方法。现在参看步骤601，形成可编程逻辑装置裸片，包含耦合到可编程逻辑装置裸片的测试逻辑的一组穿裸片通孔以及直接耦合到所述测试逻辑的多个探测垫。在本发明的实施例中，使用常规的后通孔半导体制造工艺在半导体晶片上形成多个可编程逻辑装置裸片，其中每一可编程逻辑装置裸片包含可编程逻辑、穿裸片通孔、触点和探测垫。

[0074] 在一个实施例中，使用常规的半导体制造工艺来执行步骤601，其中在每一半导体晶片上形成多个裸片，其中每一裸片包含形成可编程逻辑装置和测试逻辑的逻辑。在一个实施例中，使用常规的后通孔制造工艺，其中形成穿裸片通孔，对晶片的背侧进行抛光以减小晶片的厚度，且暴露穿裸片通孔，接着沉积和图案化导电材料(例如金属)层，以便在裸片的背侧上形成探测垫和接触垫。

[0075] 如由步骤602所示，将堆叠裸片附接到可编程逻辑装置裸片的背侧，所述堆叠裸片包含额外的测试逻辑，耦合到可编程逻辑装置裸片的测试逻辑。在本发明的实施例中，可编程逻辑装置裸片是FPGA裸片，且堆叠裸片以图1所示的方式耦合到可编程逻辑装置裸片。

[0076] 现在参看步骤603，独立测试装置耦合到所述多个探测垫。在一个实施例中，所述独立测试装置为电耦合到测试夹具的计算机，所述测试夹具包含探针，所述探针接触每一探测垫。

[0077] 如由步骤604所示，操作独立测试装置，以便测试可编程逻辑装置裸片。在本发明的实施例中，在步骤604中操作独立测试装置之前，不配置可编程逻辑装置的逻辑。这与其中必须在测试之前配置可编程逻辑装置的测试方法相比，节约了大量时间和费用。

[0078] 在一个实施例中，可编程逻辑装置裸片是现场可编程门阵列(FPGA)，且步骤604进一步包含将控制信号从独立测试装置发送到第三探测垫；将测试数据从独立测试装置发送到第一探测垫；将测试输出从第二探测垫发送到独立测试装置；以及在独立测试装置处分析测试输出，以识别可编程逻辑装置中的缺陷。

[0079] 在本发明的实施例中，在半导体晶片的单一化之前，对半导体晶片执行步骤604。藉此，制造商可确定每一可编程逻辑装置裸片在裸片单一化之前是否良好。

[0080] 在一个实施例中，步骤601可在可编程逻辑装置裸片的背侧上形成探测垫。在此实施例中，通过将测试装置耦合到半导体晶片的背侧使得耦合到探测垫中的每一个来执行步骤602。接着，在可编程逻辑装置裸片的单一化之前，仅使用可编程逻辑装置裸片的背侧上的探测垫，来整体执行步骤603的测试。举例来说，在图5所示的实施例中，独立测试装置耦合到探测垫111到116，且将控制信号发送到探测垫113，所述控制信号致使测试控制逻辑551将输入提供给多路复用器511到514，开始“测试模式”，其中形成扫描链。在一个特定实施例中，测试控制逻辑551包含以下电路：可操作以执行控制信号与配置存储器信号之间的布尔(Boolean)运算，以确定每一多路复用器511到514的状态，且将适当的控制信号发送到每一多路复用器511到514。堆叠裸片102上的任一测试控制逻辑551或对应的测试控制逻辑可操作以将对应的控制输入提供给多路复用器571到573。在一个实施例中，将逻辑“0”控制信号发送到多路复用器511到514以及571到573，使得多路复用器511选择来自探测垫111的输入，多路复用器571选择来自寄存器561的输入，多路复用器512选择寄存器521的输入，多路复用器572选择来自寄存器562的输入，多路复用器513选择来自寄存器521的输入，多路复用器573选择来自寄存器563的输入，且多路复用器514选择去往探测垫112的输出。藉此，在耦合到独立测试装置的探测垫112处产生输出。

[0081] 从晶片的背侧测试穿裸片通孔以及基础裸片101与堆叠裸片102之间的接口的其它组件的能力在以下实施例中特别有用，其中晶片的薄化要求使用支撑的“处置晶片”，防止为了测试目的而接近晶片的前侧。在一个特定实施例中，在晶片薄化工艺期间，半导体晶片由处置晶片支撑，且在步骤602到604中，FPGA晶片始终保持由处置晶片支撑，使得在不必使FPGA晶片与处置晶片分离的情况下实现测试。

[0082] 在图7中所说明的另一实施例中，步骤601仅在可编程逻辑装置裸片的前侧上形成探测垫。在此实施例中，通过将测试装置耦合到半导体晶片的前侧使得耦合到探测垫中的每一个来执行步骤602。接着，在可编程逻辑装置裸片的单一化之前，仅使用可编程逻辑装置裸片的前侧上的探测垫，来整体执行步骤603的测试。举例来说，在一个实施例中，图1的基础裸片401仅在基础裸片101上的背侧上包含探测垫141到144，且不包含探测垫111到116。在此实施例中，测试信号通过探测垫701到706耦合到测试逻辑305。在一个实施例中，探测垫701为探测垫141，探测垫702为探测垫142、探测垫703为探测垫143，且探测垫704到706与探测垫144相同，其中所有的探测垫701到706专用于测试，且在基础裸片101和堆叠裸片102的正常操作期间不使用。穿裸片通孔713耦合到测试控制逻辑，且耦合到探测垫702，用于接收控制多路复用器511到514以及571到573的操作且经由接触垫107耦合到测试逻辑405的控制信号。探测垫701耦合测试输入，探测垫703耦合到多路复用器514的输出以提供测试输出。探测垫704将时钟信号耦合到寄存器521到522，耦合到测试控制逻辑551，且耦合到多路复用器511到514。探测垫705接收电力信号，且探测垫705接收接地信号，用于操作测试逻辑305和405。在本发明的实施例中，探测垫701到706以及穿裸片通孔713以及581到583专用于测试，且因此在堆叠裸片102的正常操作期间，不将信号耦合到堆叠裸片102。

[0083] 当使用图7所示的实施例来执行方法600时，独立测试装置耦合到探测垫701到706，且将控制信号发送到探测垫702，所述控制信号致使测试控制逻辑551将输入提供给多路复用器511到514，开始“测试模式”，其中形成扫描链。堆叠裸片102上的任一测试控制逻辑551或对应的测试控制逻辑可操作以将对应的输入提供给多路复用器571到573。
在本发明的实施例中，将逻辑“0”控制信号发送到多路复用器511到514以及571到573，使得多路复用器511选择来自探测垫701的输入，多路复用器571选择来自寄存器561的输入，多路复用器512选择来自寄存器521的输入，多路复用器572选择来自寄存器562的输入，多路复用器513选择来自寄存器522的输入，多路复用器573选择来自寄存器563的输入，且多路复用器514选择去往探测垫703的输出。藉此，在耦合到独立测试装置的探测垫703处产生输出。

[0084] 在一个替代实施例中，探测垫704到706耦合到穿裸片通孔121到128，在堆叠裸片102的正常操作期间，将时钟、电力和接地信号耦合到堆叠裸片102，从而无需专用于测试的额外穿裸片通孔581到583。此外，在另一替代实施例中，探测垫704到706包含探测垫106中的一个或一个以上。举例来说，探测垫704可为在正常操作期间将时钟信号耦合到堆叠裸片102的接触垫106；接触垫705可为在正常操作期间将电力信号耦合到基础裸片101和/或堆叠裸片102的接触垫106；且接触垫706可为将在正常操作期间将接地信号耦合到基础裸片101和/或堆叠裸片102的接触垫106。

[0085] 在图8所说明的另一实施例中，步骤601形成两组探测垫，第一组在可编程逻辑装置的背侧上，且第二组在可编程逻辑装置的前侧上。在此实施例中，可通过将测试装置专门地耦合到基础裸片101的背侧上的探测垫111到116或通过将独立测试装置专门地耦合到基础裸片的前侧上的探测垫701到706，来执行步骤602。在本发明的实施例中，测试逻辑305组合图5和图7中所示的测试逻辑的特征，其中以如参看图5所论述的相同方式来执行从背侧的测试，且以如参看图7所论述的相同方式来执行从前侧的测试。这允许在执行测试时，通过耦合到晶片的可接近的任一侧来进行所述测试。藉此，无需为了执行测试而将晶片从晶片载体移除或翻转晶片。

[0086] 继续图8，在正常操作(“正常模式”)期间，选择逻辑“1”，使得图5到图8中的每一多路复用器511到513选择来自可编程逻辑550的输入，每一多路复用器571到573选择来自逻辑552的输入，且多路复用器514选择去往可编程逻辑550的输出。

[0087] 在图9所说明的一个实施例中，“正常模式”还包含正常测试模式，可通过配置可配置逻辑以提供扫描链来获得，其中测试信号经由可配置逻辑550而耦合。

[0088] 继续图9，测试控制逻辑305包含多路复用器902，包含耦合到接触垫701和接触垫111的输入、耦合到可配置逻辑550的第二输入，以及耦合到多路复用器511的输入的输出。在此实施例中，可配置逻辑550经配置(例如，通过加载配置数据位流)以包含控制测试逻辑901，将输入耦合到多路复用器902，且将来自多路复用器514的输出耦合到触点106，以便允许在正常操作期间进行测试。在一个实施例中，将逻辑1提供给多路复用器511和514，且将逻辑0提供给多路复用器512到513以及571到573，以形成扫描链，所述扫描链接收经由可编程逻辑550耦合的测试输入，且经由可编程逻辑550提供测试输出。因此，测试信号不像在先前实施例中那样经由探测垫111到116或141到1444耦合，而是经由可配置逻辑550的形成控制测试逻辑901的经编程部分耦合。在一个实施例中，编程控制测试逻辑901，使得扫描链遵从联合测试行动小组(JTAG)标准，用于在基础裸片101的配置之后使用经由接触垫106和109耦合的信号进行测试，以便使测试信号传播经由封装衬底
150、基础裸片101以及堆叠裸片102。

[0089] 图9中所示的实施例允许使用测试逻辑305，以使用可在基础裸片101的正常操作模式下操作的触点106执行常规测试。另外，可在使用基础裸片101的背侧上的探测垫111到116配置基础裸片之前执行测试，且可在使用基础裸片101的前侧上的探测垫701到
706进行配置之前执行测试。

[0090] 因此，本发明的方法和设备允许快速且有效地测试将堆叠裸片耦合到基础裸片的互连结构。明确地说，制造商可快速且容易地识别失准的堆叠裸片、缺失或失准的焊料凸块、缺失或失准的触点、有缺陷的穿裸片通孔等。

[0091] 虽然前述内容描述根据本发明一个或一个以上方面的示范性实施例，但可在不脱离本发明的范围的情况下，设计根据本发明一个或一个以上方面的其它和进一步实施例，本发明的范围由所附权利要求书及其均等物决定。所附权利要求书所列的步骤并不暗示所述步骤的任何次序。商标归相应拥有者所有。