一种减小半导体器件栅诱导漏极泄漏的方法

摘要

本发明公开了一种减小半导体器件栅诱导漏极泄漏的方法，其中，包括下列步骤：在一已完成两侧浅沟槽隔离工艺的衬底上生长一层侧墙薄膜；对源漏极上方的侧墙薄膜进行与竖直方向形成一定角度的离子注入；对侧墙薄膜进行刻蚀，在半导体器件的栅极上形成侧墙，调节侧墙刻蚀菜单以使得刻蚀后的侧墙源极的宽度减小，漏极的宽度增大；进行源漏重掺杂以及退火工艺。本发明在保持沟道有效长度不变的情况下，降低了漏端的纵向电场强度，从而减小了半导体器件栅致漏极泄漏电流。

权利要求

1.一种减小半导体器件栅诱导漏极泄漏的方法，其特征在于，包括下列步骤：在一已完成两侧浅沟槽隔离工艺的衬底上生长一层侧墙薄膜；

对源漏极上方的侧墙薄膜从朝向于源极的入射点进行与竖直方向形成一定角度的离子注入；

对侧墙薄膜进行刻蚀，在半导体器件的栅极上形成侧墙，调节侧墙刻蚀菜单以使得刻蚀后的侧墙源极的宽度减小，漏极的宽度增大；

进行源漏重掺杂以及退火工艺，所述源漏重掺杂离子之间的距离保持不变；

对源漏极上方的侧墙薄膜进行的离子注入与竖直方向形成的角度范围为15度到30度；

其中，对源漏极上方的侧墙薄膜进行离子注入的离子为氙离子或者锗离子。

2.如权利要求1所述的减小半导体器件栅诱导漏极泄漏的方法，其特征在于，在45nm CMOS器件工艺中，侧墙刻蚀前采用锗元素对源漏极上方的侧墙薄膜进行离子预注入。

3.如权利要求1所述的减小半导体器件栅诱导漏极泄漏的方法，其特征在于，在衬底源极与栅极的交界处，以及漏极与栅极的交界处分别具有低掺杂源漏区。

4.如权利要求1至3中任意一项所述的减小半导体器件栅诱导漏极泄漏的方法，其特征在于，所述侧墙薄膜为氧化硅或者氮化硅薄膜。

5.如权利要求1至3中任意一项所述的减小半导体器件栅诱导漏极泄漏的方法，其特征在于，对侧墙薄膜进行刻蚀采用干法刻蚀。

说明书

一种减小半导体器件栅诱导漏极泄漏的方法

技术领域

[0001] 本发明涉及半导体制备技术领域，尤其涉及一种减小半导体器件栅诱导漏极泄漏的方法。

背景技术

[0002] 栅致漏极泄漏（GIDL，Gate-Induced Drain Leakage）是指，当器件在关断（off-state）的情况下（即Vg=0），若漏极与Vdd相连（即Vd=Vdd），由于栅极和漏极之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，载流子会在强电场作用下发生带带隧穿效应（Band-to-band Tunneling），从而引起漏极到栅极之间的漏电流。

[0003] 栅致漏极泄漏电流已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同时也对EEPROM等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。

[0004] 中国专利CN 101350301A公开了一种半导体器件及其制造方法，该制造方法可以包括：在半导体衬底上选择性地形成氧化层图样，在相同的衬底上形成绝缘层图样以覆盖该氧化层图样的边缘部分，蚀刻该氧化层图样和该衬底以形成凹槽和相应于该氧化层图样边缘部分的第一和第二氧化层图样，在凹槽中的衬底上形成第三氧化层图样以产生包括第一、第二和第三氧化层图样的栅极绝缘层，以及在该凹槽中形成栅极图样。该方法工艺较为复杂。

[0005] 通常工艺中，侧墙刻蚀工艺如图1A~1C所示，首先是在具有栅极3的衬底0表面进行侧墙薄膜1沉积，沉积后器件的截面如图1A所示；接下来采用各向异性的干法刻蚀，刻蚀后源漏极上方的侧墙2成对称结构，如图1B所示；然后是源漏重掺杂以及退火工艺，源漏形成的掺杂离子分布如图1C所示，掺杂离子距离器件沟道的距离，由侧墙2的宽度所决定。

发明内容

[0006] 针对上述存在的问题，本发明的目的是提供一种减小半导体器件栅诱导漏极泄漏的方法，在保持沟道有效长度（Effective Channel Length）不变的情况下，降低了漏端的纵向电场强度，从而减小了半导体器件栅致漏极泄漏电流，工艺简单。

[0007] 本发明的目的是通过下述技术方案实现的：

[0008] 一种减小半导体器件栅诱导漏极泄漏的方法，其中，包括下列步骤：

[0009] 在一已完成两侧浅沟槽隔离工艺的衬底上生长一层侧墙薄膜；

[0010] 对源漏极上方的侧墙薄膜从朝向于源极的入射点进行与竖直方向形成一定角度的离子注入；

[0011] 对侧墙薄膜进行刻蚀，在半导体器件的栅极上形成侧墙，调节侧墙刻蚀菜单以使得刻蚀后的侧墙源极的宽度减小，漏极的宽度增大；

[0012] 进行源漏重掺杂以及退火工艺。

[0013] 在本发明的又一个实施例中，对源漏极上方的侧墙薄膜进行离子注入的离子为氙离子或者锗离子。

[0014] 在本发明的另一个实施例中，在45nm CMOS器件工艺中，侧墙刻蚀前采用锗元素对源漏极上方的侧墙薄膜进行离子预注入。

[0015] 在本发明的又一个实施例中，在衬底源极与栅极的交界处、以及漏极与栅极的交界处分别具有低掺杂源漏区。

[0016] 在本发明的另一个实施例中，对源漏极上方的侧墙薄膜进行的离子注入与竖直方向形成的角度范围为15度到30度。

[0017] 在本发明的又一个实施例中，所述侧墙薄膜为氧化硅或者氮化硅薄膜。

[0018] 在本发明的另一个实施例中，对侧墙薄膜进行刻蚀采用干法刻蚀。

[0019] 与已有技术相比，本发明的有益效果在于：

[0020] 1、在侧墙薄膜生长工艺完成后，在进行刻蚀工艺前，采用中性元素（如锗、氙等）对侧墙薄膜进行与竖直方向形成一定角度的离子注入，注入的效果是增加被注入的部分相对于剩余部分的侧墙刻蚀速率。

[0021] 2、侧墙刻蚀后，源极侧墙宽度减小，漏端侧墙宽度增大，源漏重掺杂注入以及退火工艺后，源极的掺杂离子与沟道距离被拉近，漏极的掺杂离子与沟道距离被拉远。

[0022] 3、在漏极，由于重掺杂离子与沟道间的距离被拉远，当栅极关断而漏极接Vdd时，在栅极与漏端交叠区域的电场强度减弱，从而降低了载流子的带带隧穿效应，减小了半导体器件栅致漏极泄漏电流。

[0023] 4、在漏极的掺杂离子与沟道的距离被拉远的同时，源极的掺杂离子与沟道的距离被拉近，因此器件的有效沟道长度（Effective Channel Length）基本保持不变，器件的其他性能得以保持。

附图说明

[0024] 图1A、图1B和图1C是传统工艺的侧墙刻蚀工艺步骤示意图；

[0025] 图2是本发明减小半导体器件栅诱导漏极泄露的方法的流程示意图；

[0026] 图3A、图3B和图3C是本发明减小半导体器件栅诱导漏极泄漏的方法步骤示意图。

具体实施方式

[0027] 下面结合原理图和具体操作实施例对本发明作进一步说明。

[0028] 参看图2所示，本发明减小半导体器件栅诱导漏极泄漏的方法具体包括下列步骤：

[0029] 在一已完成两侧浅沟槽隔离工艺（STI）4的衬底0上生长一层侧墙薄膜1，侧墙薄膜1可以为氧化硅或者氮化硅薄膜，在衬底源极与栅极的交界处、以及漏极与栅极的交界处分别具有低掺杂源漏区（LDD）8，如图3A所示，对侧墙薄膜1从朝向于源极6的入射点进行与竖直方向形成一定角度α的离子注入5，在一具体实施例中，注入角度α可选择15度至30度之间的任意角度。在本发明的一个具体实施例中，对侧墙薄膜1进行离子注入5的离子为氙离子或者锗离子，在45nm CMOS器件工艺中，侧墙刻蚀前采用锗元素对源漏极上方的侧墙薄膜1进行离子预注入5，注入的效果是增加被注入的部分相对于剩余部分的侧墙刻蚀速率。

[0030] 对侧墙薄膜1进行刻蚀，具体地，对侧墙薄膜1进行的是采用具有各向异性的干法刻蚀，在半导体器件的栅极3上形成侧墙2，调节侧墙刻蚀菜单（recipe）以使得刻蚀后的侧墙源极6的宽度减小，漏极7的宽度增大，如图3B所示，由于源端侧墙薄膜的刻蚀速率要高于漏端侧墙薄膜的刻蚀速率，适当调节侧墙刻蚀菜单，最终刻蚀后的侧墙2，在源极6的宽度会减小，在漏极7的宽度会增大。

[0031] 进行源漏重掺杂以及退火工艺，最终完成后的半导体截面图如图3C所示。由于掺杂离子与器件沟道的距离由侧墙2的宽度所决定，因此掺杂后，源端的掺杂离子与器件沟道的距离被拉近，漏极7的掺杂离子与器件沟道的距离被拉远，但由于源漏侧墙的宽度之和保持不变，所以源漏重掺杂离子之间的距离保持不变。

[0032] 在漏极7，由于重掺杂离子与沟道间的距离被拉远，当栅极3关断而漏极7接Vdd时，在栅极3与漏极7交叠区域的电场强度减弱，从而降低了载流子的带带隧穿效应，减小了半导体器件栅致漏极泄漏电流。此外，由于在漏极7的重掺杂离子与沟道的距离被拉远的同时，源极6的重掺杂离子与沟道的距离被拉近，总的源漏重掺杂离子之间的距离保持不变，因此器件的有效沟道长度基本保持不变，器件的其他性能得以保持，工艺简单。

[0033] 以上对本发明的具体实施例进行了详细描述，但本发明并不限制于以上描述的具体实施例，其只是作为范例。对于本领域技术人员而言，任何等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作出的均等变换和修改，都应涵盖在本发明的范围内。