一种集成电路装置

摘要

本发明公开了一种集成电路装置，该装置包含：一存储阵列；以及偏压电路，其通过施加不同的偏压条件至选取位线来补偿该存储阵列中各存储单元的存储状态相对应阈值电压的变动。此处也描述在一三维阵列中连接存储单元不同阶层间的例如是主位线的存取线的技术，其可以提供在主位线之间的电容差异极小化。

权利要求

1.一种集成电路，包含：

一存储阵列；以及

偏压电路，其通过施加不同的偏压条件至选取位线来补偿该存储阵列中各存储单元的存储状态相对应阈值电压的变动；

其中该存储阵列包括多条位线，其经由各自钳位晶体管与一组数据线中的对应数据线耦接，该组数据线与相对应感测电路耦接，且其中该偏压电路于存储阵列的一选取存储单元的读取操作时，对时序信号进行响应，且包括一预充电电路与该数据线连接，及一偏压电压源以施加一偏压电压至与该选取存储单元相关的该钳位晶体管的一控制终端。

2.根据权利要求1所述的集成电路，其中该存储阵列是一与非门阵列，其包括多个具有各自的接地选择晶体管、串行选择晶体管、接地选择线、串行选择线、字线的与非门串行，以及包括与该存储阵列及该偏压电路耦接的一控制电路，以进行于一选取与非门串行所选取存储单元的读取操作，而导致以下序列：于一第一时间区间T0时，充电与选取与非门串行耦接的字线至一目标电平以进行读取，且在该接地选择晶体管关闭、串行选择晶体管开启的情况下经由该预充电电路将该位线放电至一低参考电压；

于一第二时间区间T1时，将该数据线预充电至一读取参考电压且施加一个与该所选取存储单元相关的一第一钳位电压至该钳位晶体管，其中所选取与非门串行上的该数据线及位线被预充电至与所选取存储单元相关的电平；

于一第三时间区间T2时，关闭该钳位晶体管且将该预充电电路自该数据线上解除连接，开启该接地选择晶体管而施加一读取偏压电压至一源极线；

于一第四时间区间T3时，施加一高于该第一钳位电压的一个与该所选取存储单元相关的第二钳位电压至该钳位晶体管，且感测该数据线上的该电平以指示储存于该所选取存储单元中的一数据值。

3.根据权利要求2所述的集成电路，其中该偏压电路包含一升压电路与该数据线耦接，其响应于该读取操作时的时序信号，以电容性地将该数据线上的一电压增加一升压值。

4.根据权利要求2所述的集成电路，其中该偏压电路包含一升压电路与该数据线耦接，其响应于该读取操作时的时序信号，以电容性地提升该数据线上的一电压将其增加一升压值，且一升压电压源与该升压电路耦接以设定与该所选取存储单元相关的该升压值，且其中该序列包括于该第四时间区间T3内或之前，于感测该数据线前施加一升压电压以将该数据线升压。

5.根据权利要求1所述的集成电路，其中施加至该阵列中该存储单元上的一字线电压于该不同偏压条件时大致相同。

6.根据权利要求1所述的集成电路，其中该存储阵列包括多个立方体，在该多个立方体中的立方体包含多个阶层L(z)，该多个阶层中的阶层L(z)包括各自的二维存储单元阵列，其具有多条字线及多条区域位线与该阵列中对应的存储单元耦接；以及多条主位线，该多条主位线中的主位线包括多个连接器，该多个连接器中的连接器与给定的主位线耦接，而该给定的主位线则与该多个立方体中的对应区域位线耦接，且其中该多个立方体中的对应区域位线是在与另一个立方体中的对应区域位线不同的阶层L(z)上；

其中，阶层指标z为1到N。

7.一种集成电路，包括：

多个立方体，在该多个立方体中的立方体包含多个阶层L(z)，该多个阶层中的阶层L(z)包括各自的二维存储单元阵列，其具有多条字线及多条区域位线与该阵列中对应的存储单元耦接；

多条主位线，该多条主位线中的主位线包括多个连接器，该多个连接器中的连接器与给定的主位线耦接，而该给定的主位线则与该多个立方体中的对应区域位线耦接，且其中该多个立方体中的对应区域位线是在与另一个立方体中的对应区域位线不同的阶层L(z)上；以及切换电路，与该多条主位线耦接，以根据与该存储单元阵列的一选取存储单元的该阶层L(z)施加一偏压电压至一选取主位线上；

其中，阶层指标z为1到N。

8.根据权利要求7所述的集成电路，其中该多个立方体中的每一个立方体包含N个阶层L(z)，且连接于每一条该区域位线与该多条主位线之间的该连接器，使得该阶层L(z)所对应区域位线的阶层指针的统计方程式等于一常数，阶层指标z为1到N。

9.根据权利要求8所述的集成电路，其中于一给定立方体的该多个阶层中的一阶层包括：一接触垫与一位于相对应主位线上的多个连接器其中之一连接，及切换器选择性地连接该接触垫与该对应区域位线。

10.根据权利要求9所述的集成电路，其中该阵列是一与非门阵列，且该切换器包含串行选择晶体管。

11.根据权利要求7所述的集成电路，包含偏压电路与该切换电路耦接，该切换电路是根据所选取存储单元的该阶层L(z)来补偿与该所选取存储单元的存储状态对应的阈值电压变动。

12.根据权利要求7所述的集成电路，包含缓冲器，与该多条主位线及该切换电路耦接。

13.一种集成电路装置，包含：

一存储阵列包括多个存储单元阶层，在该多个存储单元阶层中的阶层包括区域位线及与该区域位线耦接的存储单元；

多条主位线，与该阵列中的对应区域位线分别耦接；

译码电路，以选取该多个存储单元阶层中的存储单元；以及

偏压电路，与该多条主位线耦接以提供选取偏压电压，及响应控制信号以为所选取了一存储单元的该阶层对应的该主位线选择一偏压电压。

14.根据权利要求13所述的集成电路装置，其中与一给定该主位线耦接的一组区域位线包括在该阵列中超过一阶层的区域位线。

15.根据权利要求13所述的集成电路装置，其中该存储阵列中具有N个阶层L(z)，且阵列耦接至该多条主位线中的某一主位线的区域位线，被设置成该阶层L(z)的对应于这些主位线的每一主位线的一组区域位线的阶层指针的统计结果等于一常数，阶层指标z为

1到N。

16.根据权利要求15所述的集成电路装置，其中该存储阵列中在该多个存储单元阶层中的一阶层包括一接触垫与一对应主位线之上的一连接器连接，及切换器选择性地连接该接触垫与该对应区域位线。

17.根据权利要求13所述的集成电路装置，其中该主位线经由各自的钳位晶体管与一组数据线中对应的数据线耦接，该数据线与对应的感测电路耦接，且其中该偏压电路于存储阵列中一选取存储单元的读取操作时是对时序信号进行响应，且包括一预充电电路与该数据线连接，及一偏压电压源以施加一偏压电压至与该选取存储单元相关的该钳位晶体管的一控制终端。

18.根据权利要求17所述的集成电路装置，其中该存储阵列是一与非门阵列，其包括多个具有各自的接地选择晶体管、串行选择晶体管、接地选择线、串行选择线、字线的与非门串行，以及包括与该存储阵列及该偏压电路耦接的一控制电路，以进行于一选取与非门串行所选取存储单元的读取操作，而导致以下序列：于一第一时间区间T0时，充电与选取与非门串行耦接的字线至一目标电平以进行读取，且在该接地选择晶体管关闭、串行选择晶体管开启的情况下经由该预充电电路将该主位线放电至一低参考电压；

于一第二时间区间T1时，将该数据线预充电至一读取参考电压且施加一个与该所选取存储单元相关的一第一钳位电压至该钳位晶体管，其中所选取与非门串行上的该数据线及主位线被预充电至与所选取存储单元相关的电平；

于一第三时间区间T2时，关闭该钳位晶体管且将该预充电电路自该数据线上解除连接，开启该接地选择晶体管而施加一读取偏压电压至一源极线；

于一第四时间区间T3时，施加一高于该第一钳位电压的一个与该所选取存储单元相关的第二钳位电压至该钳位晶体管，且感测该数据线上的该电平以指示储存于该所选取存储单元中的一数据值。

19.根据权利要求17所述的集成电路装置，其中该偏压电路包含一升压电路与该数据线耦接，其响应于该读取操作时的时序信号，以电容性地提升该数据线上的一电压将其增加一升压值。

20.根据权利要求18所述的集成电路装置，其中该偏压电路包含一升压电路与该数据线耦接，其响应于该读取操作时的时序信号，以电容性地提升该数据线上的一电压将其增加一升压值，且一升压电压源与该升压电路耦接以设定与该所选取存储单元相关的该升压值，且其中该序列包括于该第四时间区间T3内或之前，于感测该数据线前施加一升压电压以将该数据线升压。

说明书

一种集成电路装置

技术领域

[0001] 本发明的技术是关于高密度存储装置，特别是关于存储装置中具有多阶层存储单元以提供三维存储器阵列安排的集成电路装置。

背景技术

[0002] 当集成电路中的装置的阈值尺寸缩减至通常存储单元技术的极限时，设计者则转而寻求存储单元的多重叠层平面技术以达成更高的储存密度，以及每一个位较低的成本。举例而言，薄膜晶体管技术已经应用在电荷捕捉存储器之中，可参阅如赖等人的论文″A multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory″，IEEE Int′l Electron Device Meeting，2006年12月11～13日；及Jung等人的论文″Three Dimensionally Stack NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS structure for Beyond 30nm Node ″，IEEE Int′ l Electron Device Meeting，2006年12月11～13日。

[0003] 此外，交会点阵列技术也已经应用在反熔丝存储器之中，可参阅如Johnson等人的论文″512-Mb PROM with a Three Dimensional Array of Diode/Anti-fuse Memory Cells″，IEEE J.of Solid-state Circuits，vol.38，no.11，2003年11月。在Johnson等人所描述的设计中，多层字线及位线被使用，其具有存储元件于交会点。此存储元件包含p+多晶硅阳极与字线连接，及n+多晶硅阴极与位线连接，而阴极与阳极之间由反熔丝材料分隔。

[0004] 在一个三维阵列中，不同阶层中的结构电气特性可以导致编程、擦除、及电荷储存的动态不同，包括在不同阶层间该些存储单元与存储状态对应的阈值电压的变动。因此，为了达成在每一层中具有相同的阈值电压存储单元读写质量的最佳化，编程及擦除过程在某些程度上必须适应目标存储单元不同层间的变异。这些变异也会导致存储单元的承受力问题以及产生其它的复杂问题。

[0005] 在一个三维阵列中，例如是主位线的存取线，被安排成用来存取此阵列的不同阶层，必须使得其例如是电容或是电感的特性能够随着所耦接的电路因为不同层间的变异的不同而跟着变动。举例而言，主位线通常是延伸至用来读取及写入存储单元的感测电路。在不同层间的垂直连接器及其它的不同特性会导致在主位线间的电容值产生变动。这些电容值的差异会影响于读取、编程、或擦除操作时的主位线电压，且会影响规范的需求，例如是于编程与擦除状态间较大的读取区间。

[0006] 因此需要提供一种三维集成电路存储器结构，其包以减少因为不同层间的差异所造成的复杂问题。

发明内容

[0007] 有鉴于此，本发明的主要目的在于提高一种集成电路装置，以通过在所选取位线中施加不同的偏压条件来补偿存储单元之间阈值电压的变动。

[0008] 此处的补偿技术可以使用于包括三维阵列的存储器架构中，以及没有包括三维阵列的存储器架构中，以提供管理导致阈值电压变动的动态存储单元特性。

[0009] 在一三维阵列中，此处描述与所在阶层相关的读取操作其可以通过在此阵列中每一阶层的区域位线中施加不同的读取偏压条件来补偿存储单元阶层之间阈值电压的变动。

[0010] 此处也描述在一三维阵列中连接存储单元不同阶层间的例如是主位线的存取线的技术，其可以提供在主位线之间的电容差异极小化。

附图说明

[0011] 图1显示根据本发明一实施例的集成电路的简化示意图，其中集成电路包括三维与非门闪存阵列，其是具有可以如此处所描述的操作的多阶层存储单元。

[0012] 图2显示图1中的三维与非门快闪存储结构的一部分示意图。

[0013] 图3显示一个三维与非门闪存阵列一部分的范例剖面示意图。

[0014] 图4显示一个范例，其中构成存储单元通道区域的长条半导体材料在较低阶层的厚度大于在较高阶层的厚度。

[0015] 图5显示一个四阶层编程存储单元的范例阈值电压分布。

[0016] 图6是此处所描述的执行一阶层相关读取操作的一操作系列的流程图。

[0017] 图7是一个合适用来执行一阶层相关读取操作于一所选取存储单元的电路示意图。

[0018] 图8是显示图7中所示的电路执行一阶层相关读取操作于一所选取存储单元的范例时序图。

[0019] 图9显示连接主位线到具有多个阶层存储单元的多个立方体的一范例布局示意图。

[0020] 图10、11、12和13则显示图9结构中每一个立方体的垂直连接器的剖面图。

[0021] 图14显示根据本发明一实施例的集成电路的简化示意图，其中集成电路包括三维与非门闪存阵列，其系具有每一条主位线均与存储单元的多个阶层耦接。

[0022] 图15为显示主位线与一译码架构中的页面缓冲器的连接方块示意图。

[0023] 图16显示一个三维与非门闪存阵列一部分的范例剖面示意图，其具有每一条主位线与存储单元的多个阶层耦接。

[0024] 图17显示一个具有图16中所示组态的存储单元的主位线与多个阶层立方体连接的范例布局示意图。

[0025] 【主要元件符号说明】

[0026] 175、1475：集成电路

[0027] 160、1460：三维与非门闪存阵列

[0028] 161、1461：列译码器

[0029] 162、1462：字线

[0030] 158、1458：行译码器

[0031] 163、1463：平面译码器

[0032] 164、1464：位线

[0033] 165、167、1465、1467：总线

[0034] 166、1466：感测放大器/数据输入结构

[0035] 174、1474：其它电路

[0036] 169：编程、擦除及阶层相关读取操作的状态机构

[0037] 168、1468：偏压调整供应电压

[0038] 171、1471：数据输入线

[0039] 172、1472：数据输出线

[0040] 200、202、204：垂直连接器

[0041] 210、212、214：串行选择晶体管

[0042] 220、222、224：存储单元

[0043] 230、232、234：接触垫

[0044] 240、242、244：延伸线

[0045] 260：区块选择晶体管

[0046] 300、302、304：垂直连接器

[0047] 310：绝缘层

[0048] 312、313、314：长条半导体材料

[0049] 325-1、325-2：导线(字线)

[0050] 329：串行选择栅极结构

[0051] 330、332、334：接触垫

[0052] 340、342、344：延伸线

[0053] 350：串行选择晶体管

[0054] 351：区块选择晶体管

[0055] 365：接触栓塞

[0056] 370：共同源极线CSL

[0057] 380：存储单元

[0058] 700：所选取存储单元

[0059] 702、704：存储单元

[0060] 706：区块选择晶体管

[0061] 708：共同源极线CSL

[0062] 710：区域位线BL

[0063] 712：串行选择晶体管

[0064] 714：接触垫及

[0065] 716：垂直连接器

[0066] 718：串行选择线SSL

[0067] 720：主位线

[0068] 730、740：感测放大器电路

[0069] 1459：串行选择线

[0070] 1460：具有主位线与多个阶层耦接的三维与非门闪存阵列

[0071] 1469：状态机构

[0072] 1500、1502、1504、1506：电压切换器

[0073] 1511～1518：页面缓冲器

[0074] 1602、1603、1604、1605：延伸线

[0075] 1619：串行选择线SSL栅极结构

[0076] 1625-1、...、1625-n-1、1625-n：字线

[0077] 1626、1627：栅极选择线GSL

[0078] 1628：源极线

[0079] 1652、1653、1654、1655：延伸线

具体实施方式

[0080] 此处所描述的技术是通过在所选取位线中施加不同的偏压条件来补偿存储单元之间阈值电压的变动。

[0081] 此处的补偿技术可以使用于包括三维阵列的存储器架构中，以及没有包括三维阵列的存储器架构中，以提供管理导致阈值电压变动的动态存储单元特性。

[0082] 此处所描述的集成电路装置包括一存储单元阵列及偏压电路。此偏压电路通过在所选取位线中施加不同的偏压条件来补偿存储单元之间阈值电压的变动。

[0083] 在一三维阵列中，此处描述与所在阶层相关的读取操作其可以通过在此阵列中每一阶层的区域位线中施加不同的读取偏压条件来补偿存储单元阶层之间阈值电压的变动。此与所在阶层相关的读取操作其可以不需要施加不同的字线电压或是不需要搭配在此阵列架构中的字线电压变动而达成。

[0084] 此处所描述的集成电路装置包括一存储单元阵列，其包括多阶层的存储单元。此多阶层的存储单元包括区域位线及与区域位线耦接的存储单元。主位线与此阵列中对应的区域位线群组耦接。此集成电路装置还包括译码电路以选取多阶层中的存储单元，包括多个阶层、多个列以及多个行的译码器。此集成电路装置更包括与主位线耦接的偏压电路，以提供所选取的偏压电压。此偏压电路是响应控制主位线的选取偏压电压的控制信号，其与所选取存储单元的阶层对应，在此范例中为在一给定列及一给定行中所对应的所选取阶层。

[0085] 此处也描述在一三维阵列中连接存储单元不同阶层间的主位线技术，其可以提供在主位线之间的电容差异极小化。在本发明的一目的，连接不同阶层之间的连接器被安排于主位线上，使得连接至每一条主位线上对于阶层间的阶层指标的统计方程式是等于一常数。

[0086] 此处所描述的集成电路装置包括多个立方体。在此多个立方体中的立方体包含多个阶层L(z)。多个阶层中的阶层L(z)包括各自的二维存储单元阵列，其具有多条字线及多条区域位线与此阵列中对应的存储单元耦接。集成电路装置还包括多条主位线。多条主位线中的主位线包括多个连接器。多个连接器中的连接器与给定的主位线耦接，而此主位线则与多个立方体中的对应区域位线耦接。在此处所描述的实施例中，此给定的主位线中，一个立方体中的对应区域位线是在与另一个立方体中的对应区域位线不同的阶层L(z)上。通过主位线将沿着线上的不同立方体的不同阶层耦接在一起，可以调整此主位线上的电容值。此外，使用此设计准则至分享存储单元不同立方体的一组主位线，可以使此组中的每一条体位线上的电容几乎相等。偏压电路与多条主位线耦接，其是根据所选取存储单元的阶层L(z)，来补偿与所选取存储单元的存储状态对应的阈值电压的变动。

[0087] 本发明以下的实施例描述是搭配图式1到17进行说明。

[0088] 图1显示根据本发明一实施例的集成电路的简化示意图。其中集成电路175包括三维与非门闪存阵列160，其是具有可以如此处所描述的操作的多阶层存储单元。一列译码器161与沿着存储阵列160列方向安排的多条字线162耦接。行译码器158与多条串行选择线159耦接以选择存储器阵列160中的行进行读取、擦除及编程存储单元的操作。平面译码器163经由主位线159与此存储器阵列的多个阶层耦接。主位线159与此存储器阵列160安排于不同阶层中沿着行方向排列的多条区域位线(未示)耦接。地址是由总线165提供给行译码器158、列译码器161及平面译码器163。方块166中的感测放大器与数据输入结构在此范例中经由数据总线167与平面译码器163耦接。数据由集成电路175上的输入/输出端口提供给数据输入线171，或者由集成电路175其它内部/外部的数据源，输入至方块166中的数据输入结构。在此例示实施例中，其它电路174被包含于集成电路
175之内，例如泛用目的处理器或特殊目的应用电路，或是模块组合以提供由与非门闪存阵列所支持的系统单芯片功能。数据由方块166中的感测放大器，经由数据输出线172，提供至集成电路175，或提供至集成电路175内部/外部的其它数据终端。

[0089] 在本实施例中所使用的控制器是使用了状态机构169，并控制了由电压供应源或是方块168产生或提供的偏压调整供应电压的应用，以进行此处所描述的许多操作。这些操作可以包括擦除、编程及阵列160中每一阶层具有不同读取条件的阶层相关的读取操作。该控制器可利用特殊目的逻辑电路而应用，如熟习该项技艺者所熟知。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器是由特殊目的逻辑电路与通用目的处理器组合而成。

[0090] 为了清楚的目的，此名词″编程″是用来表示一个增加存储单元阈值电压的操作。储存于已编程存储单元中的数据可由逻辑″0″或逻辑″1″代表。此名词″擦除″是用来表示一个减少存储单元阈值电压的操作。储存于已擦除存储单元中的数据可以由编程状态的反相代表，例如逻辑″1″或逻辑″0″。此外，多阶存储单元可以被成市编程至许多不同的临界电平，且根据设计所需被擦除至一个单一的最高或最低临界电平。此外，此名词″写入″是用来表示一个改变存储单元阈值电压的操作，可以是用来表示编程或擦除。

[0091] 图2显示图1中的三维与非门快闪存储结构160的一部分示意图。在此范例图中显示三个存储单元阶层，其是一立方体存储单元的代表图，此立方体存储单元可以包括许多阶层。

[0092] 多条字线WLn-1、WLn和WLn+1平行地于一第一方向上延伸。这些字线与列译码器161电性耦接，且这些字线与存储单元的栅极连接，而这些存储单元串联安排成为与非门串行。字线WLn是代表性的字线。如图2中所示，字线是在每一层平面中与其下的存储单元的栅极垂直连接。

[0093] 多条区域位线沿着行方向上排列以构成存储单元阵列160不同阶层中的与非门串行。如图2中所示，阵列160包括在第三阶层上的区域位线BL31，在第二阶层上的区域位线BL21，及在第一阶层上的区域位线BL11。存储单元具有介电电荷捕捉结构于对应的字线与区域位线之间。在此例示中，为了简化起见，每一个与非门串行中仅显示三个存储单元。举例而言，由第三阶层上的区域位线BL31所构成的与非门串行包含存储单元220、222、224。在一典型的应用中，一与非门串行可以包含16、32或更多个存储单元。

[0094] 包括SLLn-1、SLLn、SLLn+1的多条串行选择线与行译码器158电性耦接，且这些串行选择线与串行选择晶体管的栅极连接，其安排于这些存储单元与非门串行的第一端。如图2中所示，每一条串行选择线是在每一层平面中与串行选择晶体管的栅极垂直连接。举例而言，串行选择线SLLn+1分别在三个阶层平面中与串行选择晶体管210、212、214的栅极连接。

[0095] 在一特定阶层中的区域位线选择性地通过对应的选择晶体管而与一特定阶层中的延伸线耦接。举例而言，在第三阶层中的区域位线选择性地通过此阶层中的选择晶体管而与延伸线240耦接。类似地，在第二阶层中的区域位线选择性地与延伸线242耦接，而在第一阶层中的区域位线选择性地与延伸线244耦接。

[0096] 每一阶层中的延伸线包括一对应的接触垫，其与和对应的主位线耦接的垂直连接器连接。举例而言，在第三阶层中的延伸线240经由接触垫230及垂直连接器200而与主位线GBLn-1耦接。在第二阶层中的延伸线242经由接触垫232及垂直连接器202而与主位线GBLn耦接。在第一阶层中的延伸线244与主位线GBLn+1耦接。

[0097] 主位线GBLn-1、GBLn和GBLn+1与阵列中160额外的区块(未示)耦接且延伸至平面译码器163及感测放大器，其安排为一页面缓冲架构以允许较宽、平行读取与写入操作。在此方式下可以建立三维译码网络，其中一被选取存储单元使用一条字线、一条位线及一串行选择线SSL进行存取。

[0098] 区块选择晶体管安排于这些存储单元与非门串行的第二端。举例而言，区块选择晶体管260安排于由存储单元220、222、224构成的与非门串行的第二端。接地选择线GSL与区块选择晶体管的栅极连接。接地选择线GSL与列译码器161电性耦接以于此处所描述的操作时接收偏压电压。

[0099] 区块选择晶体管是用来选择性地将此区块中的与非门串行的第二端与共同源极线CSL上的一参考电压耦接。此共同源极线CSL与列译码器161电性耦接以于此处所描述的操作时接收偏压电压。在此处所描述的某些操作时，此共同源极线CSL被偏压至一个较此与非门串行相对侧的位线上更高的参考电压，而不是像传统的″源极″角色般接地或是靠近地电位。

[0100] 图3显示一个三维与非门闪存阵列一部分的范例剖面示意图。在图3中，是将填充材料省略以更清楚地显示构成此三维存储器阵列的字线及位线。

[0101] 此存储器阵列形成位于底层半导体或是其它结构(未示)上方的一绝缘层310之上。此存储器阵列包括多条作为字线WL1、WL2的导线325-1、325-2，且安排与列译码器连接。一硅化物层形成于导线325-1、325-2的上表面之上。

[0102] 此导线325-1、325-2在不同阶层中是顺形地形成于作为区域位线的长条半导体材料之上。举例而言，长条半导体材料312在第三阶层中作为区域位线，长条半导体材料313在第二阶层中作为区域位线，而长条半导体材料314在第一阶层中作为区域位线。

[0103] 此长条半导体材料可以是p型半导体材料。而导线325-1、325-2可以使用相同或不同的半导体材料，或是其它的导电字线材料。举例而言，长条半导体材料可以是p型多晶硅，或是p型外延单晶硅，而导线325-1、325-2可以使用相对浓掺杂的p+多晶硅。

[0104] 替代地，长条半导体材料可以是n型半导体材料。而导线325-1、325-2可以使用相同或不同导电型态的半导体材料。此n型半导体材料安排导致埋藏-通道空乏型态的电荷捕捉存储单元。举例而言，长条半导体材料可以是n型多晶硅，或是n型外延单晶硅，而导线325-1、325-2可以使用相对浓掺杂的p+多晶硅。典型n型长条半导体材料的掺杂浓18 3 17 3 19 3
度约为10 /cm，可使用实施例的范围大约在10 /cm 到10 /cm 之间。使用n型长条半导体材料对于无结的实施例是较佳的选择，因为可以改善沿着与非门串行的导电率及因此允许更高的读取电流。

[0105] 此存储单元具有电荷储存结构介于导线325-1、325-2与作为区域位线的长条半导体材料之间。举例而言，存储单元380在第三阶层中形成于导线325-1与作为区域位线312的长条半导体材料之间。在此例示中，为了简化起见，此与非门串行仅显示两个存储单元。在所描述的实施例中，每一个存储单元是双重栅极场效晶体管，其具有主动电荷储存区域于对应的长条半导体材料与导线325-1、325-2之间接口的两侧。

[0106] 在此范例中，电荷储存结构包括一隧穿层、一电荷捕捉层及一阻挡层。在一实施例中，隧穿层是氧化硅(O)、电荷捕捉层是氮化硅(N)而阻挡层是氧化硅(O)。替代地，存储单元也可以包含其它电荷捕捉结构，包括像是氮氧化硅(SixOyNz)、高含硅量的氮化物、高含硅量的氧化物，包括内嵌纳米粒子的捕捉层等等。

[0107] 在一实施例中，可以使用能隙工程(BE)的SONOS电荷储存结构所取代，其包括介电隧穿层97，且层次间在0V偏压时具有倒U型价带。在一实施例中，此多层隧穿层包括第一层称为空穴隧穿层，第二层称为能带补偿层及第三层称为隔离层。在此实施例中，空穴隧穿层97包括二氧化硅层形成于长条半导体材料的侧表面，其可利用如现场蒸汽产生(in-situ steam generation，ISSG)的方法形成，并选择性地利用沉积后一氧化氮退火或于沉积过程中加入一氧化氮的方式来进行氮化。第一层中的二氧化硅的厚度小于20埃，且最好是小于15埃，在一代表性实施例中为10或12埃。

[0108] 串行选择线SLLn、SLLn+1与串行选择晶体管的栅极连接，其安排于这些存储单元与非门串行的第一端。这些串行选择晶体管是形成于对应与非门串行的长条半导体材料与一多阶串行选择栅极结构之间。举例而言，串行选择晶体管350是形成于长条半导体材料312与串行选择栅极结构329之间。此串行选择栅极结构329经由接触栓塞365与串行选择线SLLn耦接。

[0109] 长条半导体材料经由延伸线而与相同平面中的其它长条半导体材料选择性地耦接。举例而言，在第三阶层中长条半导体材料经由延伸线340而与另一长条半导体材料选择性地耦接。类似地，在第二阶层中长条半导体材料经由延伸线342而与另一长条半导体材料选择性地耦接，在第一阶层中长条半导体材料经由延伸线344而与另一长条半导体材料选择性地耦接。

[0110] 在第三阶层中的延伸线340经由接触垫330及垂直连接器300而与主位线GBLn-1耦接。在第二阶层中的延伸线342经由接触垫332及垂直连接器302而与主位线GBLn耦接。在第一阶层中的延伸线344经由接触垫334及垂直连接器304而与主位线GBLn+1耦接。

[0111] 主位线GBLn-1、GBLn和GBLn+1与阵列中160额外的区块(未示)耦接且延伸至平面译码器163及感测放大器。

[0112] 区块选择晶体管安排于这些存储单元与非门串行的第二端。举例而言，区块选择晶体管351安排于由长条半导体材料312构成的与非门串行的第二端。作为接地选择线GSL的栅极结构349与区块选择晶体管的栅极连接。

[0113] 区块选择晶体管是用来选择性地将此区块中的与非门串行的第二端与共同源极线CSL 370上的一参考电压耦接。此共同源极线CSL 370与字线平行地延伸。

[0114] 图3所示的结构可以利用2011年1月31日申请的美国专利案13/108110的技术来制造，在此引用为参考数据。

[0115] 于操作时，每一个存储单元根据其阈值电压储存一数据值。读取或写入一存储单元可以通过施加合适的电压至其字线、位线、串行选择线、接地选择线、及共同源极线而达成。

[0116] 在存储单元的一编程操作时，施加合适的电压以诱发电子隧穿进入所选取存储单元的电荷储存层。此编程操作增加所选取存储单元的阈值电压。所选取存储单元可以通过例如富勒-诺德汉(FN)电子隧穿来进行编程。

[0117] 在存储单元的一擦除操作时，施加合适的电压以诱发空穴隧穿进入所选取存储单元的电荷储存层或是诱发电子隧穿离开电荷储存层。此擦除操作降低所选取存储单元的阈值电压。

[0118] 在此存储单元的读取操作时，施加一个合适的电压使得通过所选取存储单元的电流可以被感测。数据值可以根据于读取操作时通过所选取存储单元的电流而被决定。此读取电压可以选取使得一擦除的存储单元于读取操作时被开启(例如导通电流)，而一编程的存储单元于读取操作时保持关闭(例如不导通电流)。

[0119] 在一三维阵列中，阶层之间的差异可以导致动态电荷储存的不同，且造成不同阶层间存储单元所对应的存储状态的变动。图4显示一个范例，其中构成存储单元通道区域的长条半导体材料在较低阶层的厚度(自一侧至另一侧)大于在较高阶层的厚度。如此通道厚度的不同是因为形成此装置所使用的刻蚀工艺造成的。

[0120] 假如在存储单元的每一层均使用相同的编程及擦除操作，这些阶层间例如厚度及其它条件的不同会导致在不同层中的存储单元间阈值电压的一个较宽分布工作电场的差异。图5显示一个四阶层编程存储单元的范例阈值电压分布。在图5所示的范例中，在第四阶层的编程存储单元具有一阈值电压分布500其通常高于在第一阶层的编程存储单元的阈值电压分布510。

[0121] 因此，为了达成每一阶层存储单元的一特定存储状态的相同阈值电压工作电场，编程及擦除过程必须随着所选取存储单元的阶层做某种程度的调整。这些调整会导致存储单元的承受力问题以及产生其它的复杂问题。图5显示一个四阶层编程存储单元的范例。在图5所示的范例中，在第四阶层的编程存储单元具有一阈值电压分布500其通常高于在第一阶层的编程存储单元的阈值电压分布510。

[0122] 此外，假如使用相同的读取操作于每一层中，在不同阶层间存储单元的阈值电压变动会减少介于编程与擦除状态间的读取边界。较窄的读取边界则需要更复杂的电路控制，且会导致较慢的读取过程。

[0123] 一种技术可以达成较宽的读取边界，其是施加较小的字线电压以读取及验证较低阶层的存储单元，而施加较大的字线电压以读取及验证较高阶层的存储单元。如此方案由图5所显示，其中有四条不同的线标示为读取电压Vread及四条不同的线标示为编程验证电压Vpv。然而，因为字线是根据图2与图3中的阵列组态于每一阶层中与存储单元耦接，根据选取存储单元所在的阶层施加不同的字线电压会造成无法同时读取每一层中的存储单元。

[0124] 此处所描述的阶层相关的读取操作可以通过在阵列160每一阶层中的位线施加不同的读取偏压条件来补偿阈值电压的变动，使得在不同阶层读取操作时位线上的电流即使是在不同阶层存储单元的阈值电压变动的情况下仍保持在一个较紧密的分布内。如此，此处所描述的技术可以维持在每一阶层中介于编程与擦除状态间的读取边界，而不需要不同的字线读取电压。

[0125] 图6是此处所描述的执行一阶层相关读取操作的一操作系列的流程图。

[0126] 在步骤610时，接收一特定地址的读取命令。

[0127] 在步骤620时，此特定地址由译码电路译码以辨识其实体位置，包括此阶层及与此地址相关的所选取存储单元。此译码电路响应此地址而产生指示所选取存储单元的阶层的控制信号。

[0128] 在步骤630时，此译码电路响应此控制信号而对所选取存储单元的位线进行预充电至与此所选取存储单元阶层相关的一电压电平。

[0129] 在步骤640时，在所选取存储单元进行此读取操作以决定所储存的数据值。在步骤650时，数据则自页面缓冲器输出。

[0130] 图7是一个合适用来执行一阶层相关读取操作于一所选取存储单元700的电路示意图。

[0131] 所选取存储单元700是在此阵列一特定阶层中由区域位线BL 710所形成的与非门串行的一部分。此与非门串行也包括存储单元702和存储单元704。串行选择晶体管712先与区域位线BL 710耦接后再经由接触垫714及垂直连接器716而与主位线720耦接。此串行选择晶体管712的栅极则是与串行选择线SSL 718耦接。

[0132] 区块选择晶体管706选择性地将此区块中的与非门串行的第二端与共同源极线CSL 708耦接。

[0133] 主位线720经由平面译码器而与此主位线720的一页面缓冲器中的感测放大器电路730耦接。由电压源及控制逻辑(图式中由方块750～754代表)所提供的信号BLCLAMP、VBOOST、BLPWR、BLPRECHG及PBEN用来控制读取操作的时序及表现，其包括一预充区间及一感测区间，会于以下搭配图8加以详细说明。一存储单元位置译码器760根据所选取存储单元在此阵列中一特定阶层或其它区段或区块中的位置，被用来提供存储单元位置信息以产生以下所描述的VBOOST信号和BLCLAMP信号。在某些实施例中，此存储单元位置译码器760与一三维阵列中的平面译码器是相同的电路。

[0134] 制压晶体管M1与主位线720及数据线DLIB耦接。信号BLCLAMP与制压晶体管M1的栅极连接。

[0135] 预充晶体管M2具有第一终端与数据线DLIB连接，第二终端与信号BLPWR连接，与门极与信号BLPRECHG耦接。

[0136] 信号VBOOST经由电容器C1而与数据线DLIB耦接。

[0137] 致能晶体管M3连接于数据线DLIB与栓锁为基的感测放大器电路740之间。控制信号PBEN与致能晶体管M3的栅极连接。

[0138] 图8是显示图7中所示的电路执行一阶层相关读取操作于一所选取存储单元700的范例时序图。

[0139] 当初始化一读取操作时，控制信号BLCLAMP、VBOOST、BLPWR、BLPRECHG及PBEN被施加以控制此读取操作的时序。

[0140] 当时间区间T0时，字线WL0和WL2与未选取存储单元702和704的栅极耦接，且被充电至一电压值VPASSR足以开启未选取存储单元702和704。字线WL1与选取存储单元700的栅极耦接以充电至VREAD。VREAD足以开启在擦除状态的选取存储单元700，但是不足以开启在编程状态的选取存储单元700。如所示的实施例，此电压值VREAD大致对每一阶层中的存储单元均相等，串行选择线718被充电至一高电平以开启串行选择晶体管712。接地选择线GSL被设置于至一低电平以关闭接地选择晶体管706。

[0141] 所选取区域位线710通过设定可控制电压BLCLAMP和时序信号BLPRECHG至高电平及BLPWR至地而经由M1及M2放电至地。共同源极线CSL被充电至高电平以对未选取区域位线充电。未选取区域位线经由器各自的偏压电路被充电至共同源极线CSL的电平。

[0142] 当时间区间T1时，信号BLPWR充电至一个例如是2.3V的中间电压，以经由M2将数据线DLIB充电。信号BLCLAMP根据所选取存储单元700的阶层被偏压至电压值VBLCLAMP1。如同图中由四条线代表所代表的VBLCLAMP1时序值，对每一个阵列阶层使用不同的偏压电平以提供判断不同阶层的考虑条件之用。换句换说，在阵列中不同阶层的位线被预充电至不同的电压电平。在此方式下，不同的预充电位线电平可以补偿阈值电压在此阶层中存储单元之间的差异。此预充电位线电平BL是由时间区间T1内介于VBLCLAMP1与晶体管M1阈值电压之间的差值来给定。

[0143] 当时间区间T2时，信号BLCLAMP和BLPRECHG设定为低电平以关闭M1及M2，因此将所选取位线710及数据线DLIB浮接。接地选择线GSL被充电至高电平以开启区块选择晶体管706，因此将与非门串行的第二端与共同源极线CSL 708(保持在高电平)耦接。如同图中由四条线代表所代表的位线BL时序值一般，此所选取位线710会根据流经所选取存储单元700的电流来充电，这四条线分别代表高临界HVT(因为电流被阻挡而是平的)及低临界LVT电压(因为电流自CSL流至DILB而增加)存储状态。于时间区间T2的某段区间中，会根据所选取存储单元700的阶层通过对信号VBOOST施加不同的电压电平将数据线DLIB升压至一个较高的电压。如此可以在时间区间T3时提供数据线DLIB一个较大的电压摆动，如同图中由四条线代表所代表的VBOOST及数据线DLIB时序值一般。

[0144] 当时间区间T3的某段区间时，控制信号BLCLAMP被偏压至电压值VBLCLAMP2。VBLCLAMP2也会根据所选取位线710的阶层来决定，如同图中由四条线代表所代表的VBLCLAMP时序值一般。此VBLCLAMP2的电压值大于在时间区间T1时所施加的VBLCLAMP1电压值。举例而言，在一给定选取存储单元中，VBLCLAMP2可以较VBLCLAMP1大于约0.2V。

[0145] 假如于时间区间T2之后，所选取位线710被充电至一个电压为小于VBLCLAMP2减去M1的阈值电压，则当施加VBLCLAMP2时M1被开启。如此会将所选取位线710与数据线DLIB耦合，且将两者之间的电压等化，如同图8中的DILB轨迹所示。或者是，假如于时间区间T2之后，所选取位线710被充电至一个电压为大于VBLCLAMP2减去M1的阈值电压，则M1被关闭。如此会保持数据线DLIB的电平。

[0146] 于稳定数据线DLIB上的电压电平后，信号VBOOST被设定为低电平以提供数据线DLIB一个合适的电平供感测放大器的栓锁设定。此感测放大器可以在时间区间T3即将结束时或之前根据数据线DLIB上的电压感测数据。

[0147] 于时间区间T4，所有的信号回到其初始值。

[0148] 因此，此处所描述的一种集成电路，其中该存储阵列包括多条位线经由各自的钳位晶体管与一组数据线中对应的数据线耦接，该些数据线与对应的感测电路耦接，且其中该偏压电路于存储阵列中一选取存储单元的读取操作时是对时序信号进行响应，且包括一预充电电路与该数据线连接，及一偏压电压源以施加一偏压电压至与该选取存储单元相关的该钳位晶体管的一控制终端。

[0149] 在此范例中的存储阵列包含一与非门阵列，其包括多个具有各自的接地选择晶体管、串行选择晶体管、接地选择线、串行选择线、字线的与非门串行，以及包括与该存储阵列及该偏压电路耦接的一控制电路，以进行于一选取与非门串行所选取存储单元的读取操作，而导致以下序列：

[0150] 于一第一时间区间T0时，充电与选取与非门串行耦接的字线至一目标电平以进行读取，且在该接地选择晶体管关闭、串行选择晶体管开启的情况下经由该预充电电路将该位线放电至一低参考电压；

[0151] 于一第二时间区间T1时，将该数据线预充电至一读取参考电压且施加一个与该所选取存储单元相关的一第一钳位电压至该钳位晶体管，其中所选取与非门串行上的该数据线及位线被预充电至与所选取存储单元相关的电平；

[0152] 于一第三时间区间T2时，关闭该钳位晶体管且将该预充电电路自该数据线上解除连接，开启该接地选择晶体管而施加一读取偏压电压至该源极线；

[0153] 于一第四时间区间T3时，施加一高于该第一钳位电压的一个与该所选取存储单元相关的第二钳位电压至该钳位晶体管，且感测该数据线上的该电平以指示储存于该所选取存储单元中的一数据值。

[0154] 在此处所描述的一实施例中，该偏压电路包含一升压电路与该数据线耦接，其响应于该读取操作时的时序信号，以电容性地提升该数据线上的一电压将其增加一升压值，且一升压电压源与该升压电路耦接以设定与该所选取存储单元相关的该升压值，且其中该序列包括于该第四时间区间T3内或之前，于感测该数据线前施加一升压电压以将该数据线升压。

[0155] 此处所描述的读取操作可以使用于包括三维阵列的存储器架构中，以及没有包括三维阵列的存储器架构中，可以在不需要施加不同的字线电压或是搭配在此阵列中的存储单元间施加变动的字线电压情况下，以提供管理导致阈值电压变动的动态存储单元特性。

[0156] 如同之前所描述过的，在一三维存储阵列中，此主位线在存储阵列不同阶层中经由接触垫及垂直连接器而与区域位线耦接。

[0157] 各个不同阶层中接触垫及垂直连接器间的差异，以及阶层间的其它差异导致主位线间的整体电容值的差异。举例而言，请重新参阅图3，接触垫330及第三阶层的垂直连接器300的电容值就与接触垫332及第二阶层的垂直连接器302不相同。这些差异会导致主位线间的整体电容值的变动，其又会减少速度及电压和电流大小的读取区间，且会影响读取时的其它阵列特性。

[0158] 图9显示连接主位线GBL1至GBL8到具有多个阶层存储单元的多个立方体的一范例布局示意图。而图10、11、12和13则显示每一个立方体的垂直连接器的剖面图。

[0159] 每一个立方体包含多个阶层，每一个包括各自的二维存储单元阵列。每一个二维存储单元阵列包括多条字线及多条区域位线与阵列中对应的存储单元耦接。此二维存储单元阵列可以举例而言使用上述的与非门组态来实施。替代地，也可以使用其它的阵列组态。

[0160] 立方体的大小及数目可以随着实施例而变动。在某些实施例中，每一个立方体的大小可以举例而言为2千字节(2KB)，4千字节(4KB)，8千字节(8KB)或是一万六千字节(16KB)。

[0161] 主位线GBL1至GBL8在此立方体的各个不同阶层中经由垂直连接器而与区域位线(未示)耦接。在此例示中，为了简化起见每一个立方体包括四层。与上方主位线耦接的垂直连接器的阶层是由阶层指标1、2、3或4来表示。举例而言，主位线GBL1在存储单元立方体Cube N-1的第一阶层经由阶层1连接器而与区域位线耦接，在存储单元立方体Cube N的第二阶层经由阶层2连接器而与区域位线耦接，在存储单元立方体Cube N+1的第三阶层经由阶层3连接器而与区域位线耦接，在存储单元立方体CubeN+2的第四阶层经由阶层4连接器而与区域位线耦接。

[0162] 在此范例中每一个立方体的垂直连接器是放置在标示为″区域位线的阶梯连接器结构″的位置上，其可以使用类似于图3所示的方式将每一阶层中的接触垫以阶梯状安排。

[0163] 将由在阵列中将主位线GBL1至GBL8的每一条耦接至不同的阶层，可以使得在主位线GBL1至GBL8间的电容差异变得较小。

[0164] 在此例示实施例中，连接器的安排是对应于主位线GBL1至GBL8的区域位线的阶层指针的总合是等于一个常数的。替代地，连接器的安排是可以为其它的统计方程式，例如是阶层指针的平均是等于一个常数的。通常而言，连接器的安排是选择主位线间的电容变动是适用于某一个特定应用的。

[0165] 在此情况下，主位线GBL1至GBL8间的电容变动于选定限制下可以是较小的或是易于控制的。其则可以提供在编程与擦除状态间的一个较大读取区间。

[0166] 图14显示根据本发明一实施例的集成电路的简化示意图。其中集成电路1475包括三维与非门闪存阵列1460，其是具有每一条主位线均与存储单元的多个阶层耦接。一列译码器1461与沿着存储阵列1460列方向安排的多条字线1462耦接。行译码器1458与多条串行选择线1459耦接以选择存储器阵列1460中的行进行读取、擦除及编程存储单元的操作。平面译码器1463经由主位线1459与此存储器阵列的多个阶层耦接。主位线1459与此存储器阵列1460安排于不同阶层中沿着行方向排列的多条区域位线(未示)耦接。地址是由总线1465提供给行译码器1458、列译码器1461及平面译码器1463。方块1466中的感测放大器与数据输入结构在此范例中经由数据总线1467与平面译码器1463耦接。数据由集成电路1475上的输入/输出端口提供给数据输入线1471，或者由集成电路1475其它内部/外部的数据源，输入至方块1466中的数据输入结构。在此例示实施例中，其它电路1474被包含于集成电路1475之内，例如泛用目的处理器或特殊目的应用电路，或是模块组合以提供由与非门闪存阵列所支持的系统单芯片功能。数据由方块1466中的感测放大器，经由数据输出线1472，提供至集成电路1475，或提供至集成电路1475内部/外部的其它数据终端。

[0167] 在本实施例中所使用的控制器是使用了状态机构1469，提供控制信号以控制由电压供应源或是方块1468产生或提供的偏压调整供应电压的应用，以进行此处所描述的许多操作。这些操作可以包括擦除、编程及阵列1460中每一阶层具有不同读取条件的阶层相关的读取操作。该控制器可利用特殊目的逻辑电路而应用，如熟习该项技艺者所熟知。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器是由特殊目的逻辑电路与通用目的处理器组合而成。

[0168] 图15为显示主位线GBL1至GBL8与一解码架构中的页面缓冲器1511～1518的连接方块示意图。此页面缓冲器1511～1518可以包括举例而言类似于图7中的电路。在包括偏压电路以对存储单元位置偏压来补偿位线偏压的实施例中，此页面缓冲器包含一钳位晶体管、一升压晶体管、一栓锁及对位线电源的充电电路。

[0169] 切换电路与该多条主位线耦接，以根据与该所选取存储单元的该阶层L(z)施加一偏压电压至一选取主位线上。在此范例中的切换电路包括平面译码器1463及电压切换开关1500、1502、1504、1506。在此范例中，当对一地址初始化一读取操作时，此平面译码器1463译码此地址以辨识与此地址相关的所选取存储单元实体位置，包括其所在立方体及阶层。此平面译码器1463是响应地址而产生指示所选取存储单元的所在立方体及阶层的控制信号CNTRL。

[0170] 电压切换器1500、1502、1504、1506分别接收方块1468中的电压供应源产生或提供的不同电压信号Vsource1、Vsource2、Vsource3、Vsource4。电压切换器1500、1502、1504、1506是响应控制信号CNTRL以输出电压信号Vsource1、Vsource2、Vsource3、Vsource4之一作为上述的与阶层相关的控制信号VBLCLAMP。此阶层相关的控制信号VBLCLAMP提供至与主位线GBL1至GBL8耦接的页面缓冲电路中的制压晶体管(未示)。如同以上所描述的，此阶层相关的控制信号VBLCLAMP于之前描述的阶层相关读取操作时会对所选取存储单元的主位线及区域位线进行预充电。

[0171] 在图15中，每一个页面缓冲器1511～1518与不同的主位线耦接，允许较宽及平行地读取操作。

[0172] 在此例示的范例中，主位线GBL1至GBL8在每一个区块的相同阶层中与不同组的位线连接。因此，此电压切换器1500的输出同时提供至与主位线GBL1耦接的页面缓冲器1(1511)及与主位线GBL5耦接的页面缓冲器5(1515)。

[0173] 图16显示一个三维与非门闪存阵列一部分的范例剖面示意图，其具有每一条主位线与存储单元的多个阶层耦接。在此例示范例中，仅显示四个阶层的存储单元，其是一个可以包括多个阶层的存储单元立方体的代表。

[0174] 绝缘材料自图中省略以显示此结构更多的细节。举例而言，将此山脊形状叠层介于长条半导体材料间的绝缘层省略，以及介于长条半导体材料山脊形状叠层间的绝缘层省略。

[0175] 此多层阵列形成于一绝缘层之上，且包括多条导线1625-1、...、1625-n-1、1625-n，是作为字线WLn、WLn-1...、WL1且顺形地形成于作为区域位线的山脊状长条半导体材料之上。在相同阶层中的长条半导体材料通过具有安排成阶梯状的接触垫的延伸线电性耦接在一起。

[0176] 此处所示的字线其是由主结构的后至前标示为1到N，适用于偶数的存储页面。对于奇数的存储页面，其字线则是由主结构的后至前标示为N到1。

[0177] 如图中所示，在立方体第一侧的延伸线1602、1603、1604、1605电性连接至不同的主位线GBL1至GBL4。类似地，延伸线1652、1653、1654、1655电性连接至不同的主位线GBL1至GBL4。

[0178] 任何给定的长条半导体材料叠层与延伸线1602、1603、1604、1605或延伸线1652、1653、1654、1655耦接。长条半导体材料叠层具有两种相反的排列-位线端至源极线端或是源极线端至位线端之一。

[0179] 长条半导体材料叠层通过延伸线1652、1653、1654、1655终结于一侧，并通过串行选择线SSL栅极结构1619、栅极选择线GSL 1626、字线1625-1、...、1625-n-1、1625-n、栅极选择线GSL 1627最后由源极线1628终结于另一侧。这些长条半导体材料叠层并不与延伸线1602、1603、1604、1605连接。

[0180] 长条半导体材料叠层通过延伸线1602、1603、1604、1605终结于一侧，并通过串行选择线SSL栅极结构1609、栅极选择线GSL 1627、字线1625-N、...、1625-1、栅极选择线GSL 1626最后由源极线(与所示的相对)终结于另一侧。这些长条半导体材料叠层并不与延伸线1652、1653、1654、1655连接。

[0181] 电荷储存结构将字线1625-1到1625-n与长条半导体材料分隔。栅极(或接地)选择线GSL 1626和1627类似于字线顺形地形成于长条半导体材料叠层山脊之上。

[0182] 主位线GBL1至GBL4在金属层M1、M2和M3处形成。在此例示中，虽然与图中的其它部分不同，每一条主位线GBL1至GBL4与存储单元立方体的两个不同阶层耦接。举例而言，在此例示中，主位线GBL1与延伸线1605耦接，其与作为区域位线的一组长条半导体材料在第四阶层连接，且与延伸线1652耦接，其与作为区域位线的一组长条半导体材料在第一阶层。以下会在图17中更详细地描述。

[0183] 图17显示一个具有图16中所示组态的存储单元的主位线与多个阶层立方体连接的范例布局示意图。

[0184] 主位线GBL1至GBL8在此立方体的不同阶层中经由垂直连接器而与区域位线(未示)连接。在此例示图示中，为了简化起见立方体仅显示四个阶层。与上方主位线耦接的垂直连接器的阶层是由阶层指标1、2、3或4来表示。

[0185] 举例而言，主位线GBL1在存储单元立方体Cube M的第一阶层经由阶层1连接器而与区域位线耦接，在存储单元立方体Cube M的第二阶层经由阶层2连接器而与区域位线耦接，在存储单元立方体Cube M+1的第三阶层经由阶层3连接器而与区域位线耦接。

[0186] 在此范例中每一个立方体的垂直连接器是放置在标示为″区域位线的阶梯连接器结构″的位置上，其可以使用类似于图17所示的方式将每一阶层中的接触垫以阶梯状安排。

[0187] 在图16和图17的范例中，主位线GBL1至GBL8是在第三金属层被图案化，而串行选择线SSL1至SSL8是在第一及第二金属层被图案化。此串行选择线与串行选择晶体管，经由与此底层串行平行的第一金属区段以及字线平行的第二金属区段，在此立方体的两端交错地耦接。在此图标中，此立方体与字线平行的区段标示为SSL1至SSL8。金属层间的垂直连接器是放置在标示为″X’″的位置上。在此范例中，字线WLx及每一个立方体顶部和底部的单数和双数的接地选择线GSL1和GSL2，是一个例如是多晶硅层的图案化导体层于第一金属层之下。

[0188] 本发明的较佳实施例与范例详细揭露如上，但应了解为上述范例仅作为范例，非用以限制专利的范围。就熟知技艺之人而言，自可轻易依据随附权利要求范围对相关技术进行修改与组合。