非易失性半导体存储装置

摘要

本发明涉及非易失性半导体存储装置。在写入时，执行对第一存储器基元的第一写入操作；以及执行向与所述第一存储器基元邻近的第二存储器基元提供第一阈值电压分布的第二写入操作。所述第一阈值电压分布是正阈值电压分布当中的最低阈值电压分布。验证是否已在所述第一存储器基元中获得所希望的阈值电压分布(第一写入验证操作)，而且，验证是否已在所述第二存储器基元中获得所述第一阈值电压分布或电压水平大于所述第一阈值电压分布的阈值电压分布(第二写入验证操作)。控制器电路输出所述第一写入验证操作和所述第二写入验证操作的结果。

权利要求

1.一种非易失性半导体存储装置，包括：

存储器基元阵列，其中包括多个存储器基元，每个存储器基元包括用于存储电荷的电荷存储薄膜并被配置为能够根据所存储的电荷量保留多种类型阈值电压分布，所述电荷存储薄膜在所述存储器基元之间连续而不会分割；以及被配置为控制施加于所述多个存储器基元的电压的控制电路，所述控制电路被配置为向所述存储器基元提供至少部分地为负从而擦除所述存储器基元的保留数据的阈值电压分布，以及为所述存储器基元提供多种类型正阈值电压分布，从而将多种类型数据写入所述存储器基元，所述控制电路被配置为在所述存储器基元的写入操作中，执行：用于为写入对象第一存储器基元提供多种类型正阈值电压分布的第一写入操作；

用于验证是否已在所述第一存储器基元中获得所述多种类型正阈值电压分布的第一写入验证操作；

用于为与所述第一存储器基元邻近的第二存储器基元提供第一阈值电压分布的第二写入操作；所述第一阈值电压分布是所述多种类型正阈值电压分布当中的最低阈值电压分布；以及用于验证是否已在所述第二存储器基元中获得所述第一阈值电压分布或电压水平大于所述第一阈值电压分布的阈值电压分布的第二写入验证操作，以及输出所述第一写入验证操作和所述第二写入验证操作的结果。

2.如权利要求1中所述的非易失性半导体存储装置，其中所述控制电路被配置为

在相互邻近的多个第一存储器基元上连续地执行所述第一写入操作和所述第一写入验证操作，以及在与所述多个第一存储器基元邻近的第二存储器基元上执行所述第二写入操作和所述第二写入验证操作。

3.如权利要求2中所述的非易失性半导体存储装置，其中所述第二写入操作和所述第二写入验证操作在所述第一存储器基元中被省略。

4.如权利要求1中所述的非易失性半导体存储装置，其中所述控制电路被配置为能够，在每次选择所述多个第一存储器基元中的一个存储器基元并在其上执行所述第一写入操作和所述第一写入验证操作时，分别在所述第一写入操作和所述第一写入验证操作之前或之后执行所述第二写入验证操作。

5.如权利要求1中所述的非易失性半导体存储装置，其中每个存储器基元被配置为能够存储多位数据，

所述多位数据作为多个数据页被提供给所述控制电路，以及所述控制电路被配置为

针对所述多个数据页中的页，以页为基础在所述写入对象第一存储器基元上连续地执行所述第一写入操作和所述第一写入验证操作，以及在所述第一写入操作和所述第一写入验证操作之前和之后在所述第二存储基元上执行所述第二写入操作和所述第二写入验证操作。

6.如权利要求2中所述的非易失性半导体存储装置，其中每个存储器基元被配置为能够存储多位数据，

所述多位数据作为多个数据页被提供给所述控制电路，以及所述控制电路被配置为

针对所述多个数据页中的一页，在所述写入对象第一存储器基元上执行所述第一写入操作和所述第一写入验证操作，以及在与用于针对一个数据页执行每个第一写入操作和第一写入验证操作的所述第一存储器基元邻近的所述第二存储器基元上执行所述第二写入操作和所述第二写入验证操作。

7.如权利要求2中所述的非易失性半导体存储装置，其中每个存储器基元被配置为能够存储多位数据，

所述多位数据作为多个数据页被提供给所述控制电路，以及所述控制电路被配置为

针对所述多个数据页中的一页，在所述写入对象第一存储器基元上执行所述第一写入操作和所述第一写入验证操作，以及在所述第一存储器基元上针对第一数据页执行所述第一写入操作和所述第一写入验证操时，在执行所述第一写入操作和所述第一写入验证操作之前，执行用于所述第二存储器基元的所述第二写入操作和所述第二写入验证操作，以及在所述第一存储器基元上针对与所述第一数据页不同的第二数据页执行所述第一写入操作和所述第一写入验证操作时，在执行所述第一写入操作和所述第一写入验证操作之前，省略用于所述第二存储器基元的所述第二写入操作和所述第二写入验证操作。

8.如权利要求1中所述的非易失性半导体存储装置，其中所述控制电路在所述第一写入验证操作的判定结果和所述第二写入验证操作的判定结果均为正时，判定所述第一存储器基元中的写入操作已完成，并且通知该事实。

9.如权利要求1中所述的非易失性半导体存储装置，进一步包括：用于保留所述第一写入验证操作的结果的第一数据寄存器；以及用于保留所述第二写入验证操作的结果的第二数据寄存器。

10.如权利要求9中所述的非易失性半导体存储装置，其中所述控制电路在所述第一数据寄存器和所述第二数据寄存器中保留的数据均为第一数据时，判定所述第一存储器基元的写入已完成。

11.一种非易失性半导体存储装置，包括：

被配置为存储器串设置的存储器基元阵列，其中每个存储器串包括多个在堆叠方向对齐并且相互串联的存储器基元，每个存储器基元包括用于存储电荷的电荷存储薄膜并被配置为能够根据所存储的电荷量保留多种类型阈值电压分布，所述电荷存储薄膜在所述存储器基元之间连续而不会分割；以及被配置为控制施加于所述多个存储器基元的电压的控制电路，所述控制电路被配置为向所述存储器基元提供至少部分地为负从而擦除所述存储器基元的保留数据的阈值电压分布，以及为所述存储器基元提供多种类型正阈值电压分布，从而将多种类型数据写入所述存储器基元，所述控制电路被配置为在所述存储器基元的写入操作中，执行：用于为所述存储器串中的写入对象第一存储器基元提供多种类型正阈值电压分布的第一写入操作；

用于验证是否已在所述第一存储器基元中获得所述多种类型正阈值电压分布的第一写入验证操作；

用于为与所述存储器串中所述第一存储器基元邻近的第二存储器基元提供第一阈值电压分布的第二写入操作，所述第一阈值电压分布是所述多种类型正阈值电压分布当中的最低阈值电压分布；以及用于验证是否已在所述第二存储器基元中获得所述第一阈值电压分布或电压水平大于所述第一阈值电压分布的阈值电压分布的第二写入验证操作，以及输出所述第一写入验证操作和所述第二写入验证操作的结果。

12.如权利要求11中所述的非易失性半导体存储装置，其中所述控制电路被配置为

在所述存储器串中相互邻近的多个第一存储器基元上连续地执行所述第一写入操作和所述第一写入验证操作，以及在所述存储器串中与所述多个第一存储器基元邻近的第二存储器基元上执行所述第二写入操作和所述第二写入验证操作。

13.如权利要求12中所述的非易失性半导体存储装置，其中每个存储器基元被配置为能够存储多位数据，

所述多位数据作为多个数据页被提供给所述控制电路，以及所述控制电路被配置为

针对所述多个数据页中的一页，在所述写入对象第一存储器基元上执行所述第一写入操作和所述第一写入验证操作，以及在与用于针对一个数据页执行每个第一写入操作和第一写入验证操作的所述第一存储器基元邻近的所述第二存储器基元上执行所述第二写入操作和所述第二写入验证操作。

14.如权利要求11中所述的非易失性半导体存储装置，其中所述控制电路被配置为能够，在每次选择所述多个第一存储器基元中的一个存储器基元并在其上执行所述第一写入操作和所述第一写入验证操作时，分别在所述第一写入操作和所述第一写入验证操作之前或之后执行所述第二写入验证操作。

15.如权利要求11中所述的非易失性半导体存储装置，其中所述控制电路在所述第一写入验证操作的判定结果和所述第二写入验证操作的判定结果均为正时，判定所述第一存储器基元中的写入操作已完成，并且通知该事实。

16.一种用于在非易失性半导体存储装置中执行写入的方法，所述非易失性半导体存储装置包括存储器基元阵列，所述存储器基元阵列包括多个存储器基元，其中每个存储器基元包括用于存储电荷的电荷存储薄膜并被配置为能够根据所存储的电荷量保留多种类型阈值电压分布，所述电荷存储薄膜在所述存储器基元之间连续而不会分割，以及其中所述每个存储器基元被配置为具有至少部分地为负从而保留擦除状态的阈值电压分布，并且具有多种类型正阈值电压分布，从而被写入多种类型数据，所述方法包括：执行用于向所述写入对象第一存储器基元提供多种类型正阈值电压分布的第一写入操作；

执行用于验证是否已在所述第一存储器基元中获得所述多种类型正阈值电压分布的第一写入验证操作；

执行用于为与所述第一存储器基元邻近的第二存储器基元提供第一阈值电压分布的第二写入操作，所述第一阈值电压分布是所述多种类型正阈值电压分布当中的最低阈值电压分布；

执行用于验证是否已在所述第二存储器基元中获得所述第一阈值电压分布或电压水平大于所述第一阈值电压分布的阈值电压分布的第二写入验证操作，以及输出所述第一写入验证操作和所述第二写入验证操作的结果。

17.如权利要求16中所述的用于在非易失性半导体存储装置中执行写入的方法，其中所述第一写入操作和所述第一写入验证操作连续地在相互邻近的所述多个第一存储器基元上执行，以及所述第二写入操作和所述第二写入验证操作在与所述多个第一存储器基元邻近的第二存储器基元上执行。

18.如权利要求16中所述的用于在非易失性半导体存储装置中执行写入的方法，其中在每次选择所述多个第一存储器基元中的一个存储器基元并在其上执行所述第一写入操作和所述第一写入验证操作时，分别在所述第一写入操作和所述第一写入验证操作之前或之后执行所述第二写入验证操作。

19.如权利要求17中所述的用于在非易失性半导体存储装置中执行写入的方法，进一步包括：提供作为多个数据页存储在一个存储器基元中的多位数据，针对所述多个数据页中的一页，在所述写入对象第一存储器基元上执行所述第一写入操作和所述第一写入验证操作，以及在与用于针对一个数据页执行每个第一写入操作和第一写入验证操作的所述第一存储器基元邻近的所述第二存储器基元上执行所述第二写入操作和所述第二写入验证操作。

说明书

非易失性半导体存储装置

[0001] 相关申请的交叉引用

[0002] 本申请基于并主张2011年2月1日提交的编号为2011-20174的先前日本专利申请中的优先利益，该申请的全部内容在此引入作为参考。

技术领域

[0003] 在此描述的实施例涉及一种非易失性半导体存储装置。

背景技术

[0004] 近年来，提出了几种具有三维设置的存储器基元的非易失性半导体存储装置(堆叠类型非易失性半导体存储装置)，以提高存储器的集成度。

发明内容

[0005] 下面描述的实施例中的非易失性半导体存储装置包括：包括多个存储器基元的存储器基元阵列；以及用于控制施加于所述多个存储器基元的电压的控制电路。

[0006] 在此所述的每个存储器基元包括用于存储电荷的电荷存储薄膜，并被配置为能够根据所存储的电荷量保留多种类型阈值电压分布。此外，所述控制电路被配置为通过向所述存储器基元施加电压为所述存储器基元提供至少部分为负的阈值电压分布以便在所述电荷存储薄膜中存储空穴并从而擦除所述存储器基元的保留数据，以及通过向所述存储器基元施加电压为所述存储器基元提供多种类型正阈值电压分布以便在所述电荷存储薄膜中存储电子并从而将多种类型数据写入所述存储器基元。

[0007] 此外，所述控制电路被配置为在所述存储器基元的写入操作中，执行：用于为写入对象第一存储器基元提供多种类型正阈值电压分布的第一写入操作；用于验证是否已在所述第一存储器基元中获得所述多种类型正阈值电压分布的第一写入验证操作；用于为与所述第一存储器基元邻近的第二存储器基元提供第一阈值电压分布的第二写入操作，所述第一阈值电压分布是所述多种类型正阈值电压分布当中的最低阈值电压分布；以及用于验证是否已在所述第二存储器基元中获得所述第一阈值电压分布或电压水平大于所述第一阈值电压分布的阈值电压分布的第二写入验证操作，以及输出所述第一写入验证操作和所述第二写入验证操作的结果。

附图说明

[0008] 图1描述了根据第一实施例的非易失性半导体存储装置的整体配置。

[0009] 图2是图1中所示存储器基元阵列11的一部分的示意性透视图。

[0010] 图3是存储器基元阵列11的等效电路图。

[0011] 图4描述了用于实现图3中所示电路配置的存储器基元阵列11的堆叠结构。

[0012] 图5是图4的一部分的放大图。

[0013] 图6是解释用于在一个存储器基元MC中存储两位数据的写入系统(每基元系统两位)的过程的一个实例的示意图。

[0014] 图7是解释每基元两位写入系统的过程的另一个实例的示意图。

[0015] 图8解释了使邻近写入目标存储器基元MC(n)的存储器基元MC(n+1)和MC(n-1)保留阈值电压分布E时的问题。

[0016] 图9是解释本实施例的操作的示意图。

[0017] 图10是示出第一实施例中的写入操作的过程的时序图。

[0018] 图11是示出第二实施例中的写入操作的过程的时序图。

[0019] 图12是示出第三实施例中的写入操作的过程的时序图。

[0020] 图13是示出第四实施例中的写入操作的过程的时序图。

[0021] 图14是示出第五实施例中的写入操作的过程的时序图。

[0022] 图15是示出第六实施例中的写入操作的过程的时序图。

[0023] 图16是示出在第七实施例中的非易失性半导体存储装置中采用的状态寄存器的结构的电路图。

[0024] 图17是示出第七实施例中的写入操作的过程的时序图。

具体实施方式

[0025] 下面参考附图描述根据本发明的非易失性半导体存储装置的实施例。

[0026] [第一实施例]

[0027] [配置]

[0028] 首先，参考图1描述根据第一实施例的非易失性半导体存储装置的整体配置。图1是根据本发明的第一实施例的非易失性半导体存储装置的方块图。

[0029] 如图1所示，根据第一实施例的非易失性半导体存储装置包括存储器基元阵列11、行解码器12、数据电路/页面缓冲器13、列解码器14、控制电路15、输入/输出电路16、地址命令寄存器17、内部电压产生电路18、核心驱动器(core driver)19和状态寄存器。

[0030] 如图2所示，存储器基元阵列11包括多个沿着列方向延伸的位线BL、多个与所述位线BL相交的沿着行方向延伸的源极线CELSRC，以及其中串联多个电可重写存储器基元MTr的存储器串MS。尽管本实施例被描述为在存储器基元芯片中具有两个存储器基元阵列11，但本实施例中描述的技术并不限于两个存储器基元阵列11的情况，并且还可以应用于其中存储器芯片中仅存在一个存储器基元阵列11(面)的装置，或者其中存储器芯片中存在三个或更多存储器基元阵列11的装置。

[0031] 如图2所示，存储器基元阵列11被配置为具有在三维矩阵中设置的电存储数据的存储器基元MTr。即，该存储器基元MTr除了沿着堆叠方向在矩阵中设置，还沿着与堆叠方向垂直的水平方向在矩阵中设置。沿着堆叠方向对准的多个存储器基元MTr串联以配置存储器串MS。需要指出，在此示出的是其中一个存储器基元阵列被分为多个面，即，面0和面2的实例。

[0032] 漏极侧选择晶体管SDTr和源极侧选择晶体管SSTr连接到所述存储器串MS的两端，所述晶体管在选择时被设置为导通状态。此存储器串MS被设置为将堆叠方向作为长方向。所述漏极侧选择晶体管SDTr具有连接到所述位线BL的一端。所述源极侧选择晶体管SSTr具有连接到所述源极线CELSRC的一端。

[0033] 如图1所示，行解码器12对从地址命令寄存器17输入的块地址信号等进行解码，此外，接收从核心驱动器19输出的字线控制信号或选择栅极控制信号，以控制存储器基元阵列11。

[0034] 在读取操作期间，数据电路/页面缓冲器13从存储器基元阵列11中读取数据并将数据临时保留在页面缓冲器中。此外，在写入操作期间，将写入数据从外部芯片加载到所述页面缓冲器之后，数据电路/页面缓冲器13通过与所述页面缓冲器和数据电路协作将数据写入选定的存储器基元。

[0035] 在本实施例中，数据电路/页面缓冲器13包括三个高速缓冲存储器C0-C2，用于保留三个可以写入数据或验证读取数据的页面。

[0036] 列解码器14对从地址命令寄存器17输入的列地址信号进行解码以执行数据的输入/输出控制。控制电路15从地址命令寄存器17接收用于执行读取/写入/擦除操作的信号，并根据特定序列控制产生核心操作中所需的各种电压的内部电压产生电路18，此外还控制执行所述字线或位线控制的核心驱动器19。输入/输出电路16执行命令地址数据的输入/输出控制。状态寄存器包括临时保留的功能，除了就绪/繁忙(ready/busy)信号(R/B)之外还临时保留状态信号，所述状态信号指示各种操作的进度状态以及将这些信号输出到外部的进度状态。

[0037] 接下来，参考图3描述存储器基元阵列11的电路配置。图3是沿存储器基元阵列11的列方向的横截面形成的存储器基元MTr、所述漏极侧选择晶体管SDTr、所述源极侧选择晶体管SSTr和存储器基元阵列11的外围电路的等效电路图。

[0038] 如图3所示，存储器基元阵列11包括多个位线BL和多个存储器块MB。所述位线BL以沿列方向跨多个存储器块MB并具有沿行方向的特定间距(pitch)的带的形式延伸。该存储器块MB沿着列方向重复提供并具有特定间距。

[0039] 如图3所示，所述存储器块MB包括多个沿着行方向以及与行方向垂直的列方向在矩阵中设置的存储器单元MU。一个位线BL具有多个共同与其连接的存储器单元MU。

[0040] 该存储器单元MU包括所述存储器串MS、所述源极侧选择晶体管SSTr和所述漏极侧选择晶体管SDTr。沿着列方向形成相邻的存储器单元MU，其配置沿着列方向相互对称。所述存储器单元MU沿着行方向和列方向在矩阵中设置。沿着行方向在一个直线中设置的多个存储器单元MU配置一个子块SB。

[0041] 该存储器串MS由串联的存储器基元MTr0-MTr15以及背栅极晶体管BTr配置。存储器基元MTr0-MTr7沿着堆叠方向串联。存储器基元MTr8-MTr15也类似地沿着堆叠方向串联。存储器基元MTr0-MTr15通过在电荷存储膜中存储电荷来存储信息。

[0042] 该背栅极晶体管BTr被连接在最低层中的存储器基元MTr7和存储器基元MTr8之间。因此，存储器基元MTr0-MTr15和所述背栅极晶体管BTr在沿着列方向的横截面中以U形连接。该源极侧选择晶体管SSTr将其漏极连接到所述存储器串MS的一端(存储器基元MTr0的源极)。所述漏极侧选择晶体管SDTr将其源极连接到所述存储器串MS的另一端(存储器基元MTr15的漏极)。

[0043] 一个存储器块MB内的所述存储器单元MU中的存储器基元MTr0的栅极共同连接到字线WL0。类似地，一个存储器块MB内的存储器单元MU中的存储器基元MTr1-MTr15的各自栅极共同连接到对应的字线WL1-WL15。此外，沿着行方向和列方向在矩阵中设置的背栅极晶体管BTr的栅极共同连接到背栅极线BG。

[0044] 在存储器单元MU中，沿着行方向呈直线设置的漏极侧选择晶体管SDTr的栅极分别共同连接到沿着行方向延伸的漏极侧选择栅极线SGD。此外，沿着列方向呈直线设置的漏极侧选择晶体管SDTr的漏极共同连接到位线BL。

[0045] 在存储器单元MU中，沿着行方向呈直线设置的源极侧选择晶体管SSTr的栅极分别共同连接到沿着行方向延伸的源极侧选择栅极线SGS。此外，在沿着列方向的一对邻近存储器单元MU中，沿着行方向呈直线设置的所述源极侧选择晶体管SSTr的源极共同连接到沿着行方向延伸的源极线CELSRC。

[0046] 接下来，参考图4描述用于实现图3中所示电路配置的存储器基元阵列11的堆叠结构。图4是根据第一实施例的存储器基元阵列11的剖面图，图5是图4的一部分的放大图。

[0047] 如图4所示，存储器基元阵列11包括基底20，以及从较低层按顺序包括背栅极层30、存储器基元层40、选择晶体管层50和布线层60。背栅极层30用作背栅极晶体管BTr。
存储器基元层40用作存储器基元MTr0-MTr15。选择晶体管层50用作漏极侧选择晶体管SDTr和源极侧选择晶体管SSTr。布线层60用作源极线CELSRC和位线BL。

[0048] 如图4所示，背栅极层30包括在基底20上通过绝缘层21形成的背栅极导电层31。背栅极导电层31用作背栅极线BG和背栅极晶体管BTr的栅极。背栅极导电层31以沿着行方向和列方向延伸的板形状形成。背栅极导电层31被形成为覆盖U形半导体层45(将在后面描述)的连接部分45B的下表面和侧表面。背栅极导电层31由多晶硅(多晶Si)配置。

[0049] 此外，如图4所示，背栅极层30包括为了挖出背栅极导电层31而形成的背栅极沟槽32。背栅极沟槽32被形成为开口，其沿着行方向具有短方向向和沿着列方向具有长方向。背栅极沟槽32沿着行方向和列方向以特定间隔在矩阵中形成。

[0050] 如图4所示，存储器基元层40包括沿着堆叠方向通过绝缘层42形成的字线导电层41a-41h。字线导电层41a-41h用作字线WL0-WL15和存储器基元MTr0-MTr15的控制栅极。字线导电层41a-41h根据存储器块MB划分并沿着行方向以彼此相对的一对梳齿形状形成。在相同层中以梳齿形状形成的每个字线导电层连接到单独的接触。

[0051] 需要指出，字线导电层41a-41h还可以以单个存储器单元为基础而连接到单独的接触，以使字线WL能够以存储器单元MU为基础单独驱动。

[0052] 字线导电层41a-41h包括以在沿着行方向延伸并具有沿着列方向的特定间距的带的形式而形成的一部分。字线导电层41a-41h由多晶硅(多晶Si)或多晶化(polycide)配置。

[0053] 此外，如图4所示，存储器基元层40包括穿过字线导电层41a-41h和绝缘层42形成的存储器孔43。存储器孔43被形成为与每个背栅极沟槽32的沿着列方向的两端邻近区域的位置对齐。存储器孔43沿着行方向和列方向在矩阵中形成。

[0054] 此外，如图4所示，上述背栅极晶体管层30和存储器基元层40包括存储器栅极绝缘层44和U形半导体层45。U形半导体层45用作存储器基元MTr0-MTr15和背栅极晶体管BTr的本体。

[0055] 如图4所示，存储器栅极绝缘层44连续地在存储器孔43的侧表面和背栅极沟槽32的内表面(侧表面和下表面)上形成。如图5所示，存储器栅极绝缘层44包括块绝缘层44a、电荷存储层44b和隧道绝缘层44c。块绝缘层44a沿着存储器孔43侧表面和背栅极沟槽32内表面形成，并且块绝缘层44a被形成为与字线导电层41a-41h和背栅极导电层
31相接触。块绝缘层44a由二氧化硅(SiO2)配置。电荷存储层44b在块绝缘层44a上形成。电荷存储层44b存储电荷并用于保留存储器基元MTr0-MTr15的数据。电荷存储层44b由氮化硅(SiN)配置。隧道绝缘层44c在电荷存储层44b上形成。隧道绝缘层44c由二氧化硅(SiO2)配置。

[0056] 如图4所示，U形半导体层45以U形状形成(从行方向看)。如图5所示，U形半导体层45被形成为与隧道绝缘层44c相接触并填充背栅极沟槽32和存储器孔43。U形半导体层45包括沿着与基底20垂直的方向(从行方向看)延伸的一对柱状部分45A，并且连接部分45B被形成为连接此对柱状部分45A的下端。U形半导体层45由多晶硅(多晶Si)配置。

[0057] 换句话表达上述存储器基元层40的配置，隧道绝缘层44c围绕柱状部分45A的侧表面形成。电荷存储层44b围绕隧道绝缘层44c的侧表面形成。块绝缘层44a围绕电荷存储层44b的侧表面形成。字线导电层41a-41h围绕块绝缘层44a的侧表面形成。需要指出，电荷存储层44b不仅在字线导电层41a-41h的侧表面上形成，而且还在这些字线导电层41a-41h之间的层间绝缘薄膜的侧表面上形成，即，电荷存储层44b在柱状部分45A的侧表面上连续地沿着上下方向形成。

[0058] 如图4所示，选择晶体管层50包括漏极侧导电层51以及与漏极侧导电层51在相同层中形成的源极侧导电层52。漏极侧导电层51用作漏极侧选择栅极线SGD和漏极侧选择晶体管SDTr的栅极电极。源极侧导电层52用作源极侧选择栅极线SGS和源极侧选择晶体管SSTr的栅极电极。

[0059] 漏极侧导电层51和源极侧导电层52以具有沿列方向的特定间距的沿行方向的带的形式延伸。每次沿着列方向交替提供两个漏极侧导电层51和源极侧导电层52。漏极侧导电层51和源极侧导电层52由多晶硅(多晶Si)配置。

[0060] 此外，如图4所示，选择晶体管层50包括漏极侧孔53和源极侧孔54。漏极侧孔53穿过漏极侧导电层51形成。源极侧孔54穿过源极侧导电层52形成。漏极侧孔53和源极侧孔54在与存储器孔43对齐的位置中形成。

[0061] 此外，如图4所示，选择晶体管层50包括漏极侧栅极绝缘层55、源极侧栅极绝缘层56、漏极侧柱状半导体层57和源极侧柱状半导体层58。漏极侧柱状半导体层57用作所述漏极侧选择晶体管SDTr的本体。源极侧柱状半导体层58用作所述源极侧选择晶体管SSTr的本体。

[0062] 漏极侧栅极绝缘层55在漏极侧孔53的侧表面上形成。源极侧栅极绝缘层56在源极侧孔54的侧表面上形成。漏极侧栅极绝缘层55和源极侧栅极绝缘层56由二氧化硅(SiO2)配置。

[0063] 漏极侧柱状半导体层57以沿着堆叠方向延伸、与漏极侧栅极绝缘层55相接触的柱形状形成，以便填充漏极侧孔53。源极侧柱状半导体层58以沿着堆叠方向延伸、与源极栅极绝缘层56相接触的柱形状形成，以便填充源极侧孔54。漏极侧柱状半导体层57和源极侧柱状半导体层58由多晶硅(多晶Si)配置。

[0064] 换句话表达上述选择晶体管层50的配置，漏极侧栅极绝缘层55围绕漏极侧柱状半导体层57的侧表面形成。漏极侧导电层51围绕漏极侧栅极绝缘层55的侧表面形成。源极侧栅极绝缘层56围绕源极侧柱状半导体层58的侧表面形成。源极侧导电层52围绕源极侧栅极绝缘层56的侧表面形成。

[0065] 如图4所示，布线层60包括第一布线层61、第二布线层62和插销层63。第一布线层61用作所述源极线CELSRC。第二布线层62用作所述位线BL。

[0066] 如图4所示，第一布线层61被形成为共同与两个邻近源极侧柱状半导体层58的上表面相接触。第一布线层61以具有沿列方向的特定间距的沿行方向的带的形式延伸。第一布线层61由诸如钨(W)的金属配置。

[0067] 如图4所示，第二布线层62通过插销层63连接到漏极侧柱状半导体层57的上表面。第二布线层62以具有沿行方向的特定间距的沿列方向的带的形式延伸。第二布线层62由诸如铜(Cu)的金属配置，插销层63由诸如钨(W)的金属配置。

[0068] [数据写入方法]

[0069] 接下来，参考图6描述此非易失性半导体存储装置中的数据写入方法。为了方便解释，描述一个实例，其中执行数据写入之前，在能够保留两位数据的存储器基元(每基元系统两位)上执行擦除操作。

[0070] 需要指出，下面描述的实施例还可以应用于在一个存储器基元中保留三位或多位数据的多位的情况，并且下面描述的实施例还可以应用于在一个存储器基元中保留一位数据的情况。

[0071] 当执行数据写入之前在存储器基元MC上执行擦除操作时，存储器基元的阈值电压分布变成图6中所示的阈值电压分布E。在此设置阈值电压分布E以便至少下限侧的一部分是负电压值。需要指出，采用负电压作为擦除验证电压允许阈值电压分布E的上限也被配置为负值。

[0072] 通过根据要写入存储器基元的两位数据，为存储器基元MC提供图6中所示四个阈值电压分布EP、A、B和C(EP

[0073] 在图6的实例中，当下位页数据和上位页数据均为“1”时，为所述存储器基元MC提供阈值电压分布EP。此外，当下位页数据和上位页数据分别为“1”和“0”时，为所述存储器基元MC提供阈值电压分布A。当下位页数据和上位页数据均为“0”时，为所述存储器基元MC提供阈值电压分布B。当下位页数据和上位页数据分别为“0”和“1”时，为所述存储器基元MC提供阈值电压分布C。需要指出，这仅仅是一个实例，不言而喻，将数据分配给所述阈值电压分布并不限于图6中所示。

[0074] 在图6中的此写入方法中，单独提供下位页数据和上位页数据，并单独执行基于下位页数据的写入(下位页写入)和基于上位页数据的写入(上位页写入)。

[0075] 此外，在图6中的此写入方法中，在一个存储器基元MC(n)上执行下位页写入和上位页写入(第一写入操作)之前，执行将存储器基元MC(n)的阈值电压分布从阈值电压分布E增加到阈值电压分布EP的写入操作(EP分布写入(第二写入操作))。阈值电压分布EP是分配有与在擦除之后的阈值电压分布E相同的数据“11”的分布，并且是四个阈值电压分布当中具有最小(最低)电压水平的分布。需要指出，在与对其已执行一般写入操作(下位页数据写入、上位页数据写入或两者)的存储器基元(例如MC(n))邻近的存储器基元(例如MCn+1)上执行EP分布写入。

[0076] 此外，需要将指示沿着特定字线WL的EP分布写入执行是否已完成的数据存储在所述存储器基元阵列中。控制电路15可以将指示该事实的EP标志数据存储在所述存储器基元阵列的一部分中，例如存储在沿着一个字线WL的一个存储器基元MC中。

[0077] 完成此EP分布写入(图6中的(1))之后，执行下位页写入(2)和上位页写入(3)。

[0078] 如图6所示，在EP分布写入之后，在具有阈值电压分布EP的存储器基元MC上执行下位页写入(2)。如果下位页数据为“1”，则相关存储器基元的阈值电压分布EP保持不变，如果下位页数据为“0”，则执行提供中间分布LM的写入操作和写入验证操作。换言之，中间分布LM是对应于下位页数据“0”的阈值电压分布。

[0079] 需要指出，在所述写入操作和写入验证操作中施加于每个存储器基元的电压类似于按照常规施加的电压，因此这些电压的详细信息将省略。中间分布LM例如是大约在那些阈值电压分布A和B之间的电压范围内的阈值电压分布，并且在执行上位页写入之后不会保留在所述存储器基元MC中。

[0080] 根据从外部为页面缓冲器13中的高速缓冲存储器C0或C1提供的上位页数据，以及根据传输到高速缓冲存储器C2的下位页数据来执行所述上位页写入。对于图6中的系统，如果下位页数据和上位页数据均为“1”，则相关存储器基元MC在阈值电压分布EP中保持不变。另一方面，如果下位页数据和上位页数据分别为“1”和“0”，则在相关存储器基元MC上执行写入操作以将其阈值电压分布从阈值电压分布EP更改为阈值电压分布A。

[0081] 此外，当下位页数据和上位页数据均为“0”时，存储器基元MC已经通过下位页写入而具有中间分布LM，因此执行进一步的写入操作以将其阈值电压分布从中间分布LM更改为阈值电压分布B。

[0082] 另一方面，当下位页数据和上位页数据分别为“0”和“1”时，，存储器基元MC已经通过下位页写入而具有中间分布LM，因此执行进一步的写入操作以将其阈值电压分布从中间分布LM更改为阈值电压分布C。

[0083] 需要指出，在已执行这种写入操作之后的存储器基元MC(n)的读取操作中，以类似于常规的方式，向一个存储器串中的选定存储器基元MC的控制栅极施加读取电压AR(在阈值电压分布EP的上限和阈值电压分布A的下限之间)、BR(在阈值电压分布A的上限和阈值电压分布B的下限之间)和CR(在阈值电压分布B的上限和阈值电压分布C的下限之间)。另一方面，向未选定的存储器基元MC的控制栅极施加大于阈值电压分布CR的上限的读取通过电压。

[0084] 在已完成下位页数据写入和上位页数据写入以及已获得阈值电压分布EP、A、B和C的状态下，可以通过使用电压BR的一次读取操作执行下位页数据读取。另一方面，在仅已完成下位页数据写入而尚未完成上位页数据写入以使所述存储器基元MC具有阈值电压分布LM或EP的状态下，使用两个电压AR和BR的两次读取操作成为必需的操作，以执行下位页数据读取。需要指出，LM标志数据可以例如存储在所述存储器基元阵列的一部分中，以指示此类下位页数据的写入操作(中间分布LM的写入操作)的执行是否已完成。可以适当地在数据的写入操作和读取操作中引用此LM标志数据。

[0085] 在图6所示的此写入方法中，中间分布LM的写入操作在下位页数据写入中执行。最后，中间分布LM不作为指示数据的分布而保留，因此与其他阈值电压分布EP、A、B和C的分布宽度相比，中间分布LM的分布宽度更广阔。因此，与直接写入阈值电压分布EP、A、B和C时相比，可以减少下位页数据写入所需的时间并可以缩短整体写入操作所需的时间。

[0086] [另一种数据写入方法]

[0087] 接下来，参考图7描述此非易失性半导体存储装置中的另一种数据写入方法。与图6类似，此图7也描述一个实例，其中执行数据写入之前，在能够保留两位数据的存储器基元(每基元系统两位)上执行擦除操作。当执行擦除操作时，该存储器基元的阈值电压分布变成至少一部分为负的阈值电压分布E，如图7所示。但在此写入方法中，直接执行提供最终阈值电压分布EP、A、B和C的写入操作，而不执行提供中间分布LM的写入操作(如图6所示)。

[0088] 同样，在图7中的写入操作中，在一个存储器基元MC(n)上执行下位页写入(2)和上位页写入(3)之前，执行EP分布写入(1)。在EP分布写入(1)之后执行的下位页写入(2)中，根据下位页数据，为具有阈值电压分布EP(或E)的存储器基元MC提供阈值电压分布A。具体地说，如果下位页数据为“1”，则相关存储器基元MC的阈值电压分布EP(或E)保持不变，如果为“0”，则执行提供阈值电压分布A的写入操作和写入验证操作。

[0089] 根据从外部为页面缓冲器13中的高速缓冲存储器C0或C1提供的上位页数据，以及根据传输到高速缓冲存储器C2的下位页数据来执行上位页写入(3)。对于图7中的系统，如果下位页数据和上位页数据均为“1”，则相关存储器基元MC在阈值电压分布EP(或E)中保持不变。另一方面，如果下位页数据和上位页数据分别为“1”和“0”，则在相关存储器基元MC上执行写入操作以将其阈值电压分布从阈值电压分布EP(或E)更改为阈值电压分布C。

[0090] 此外，当下位页数据和上位页数据均为“0”时，相关存储器基元MC已经通过下位页写入而具有阈值电压分布A，因此执行进一步的写入操作以将其阈值电压分布从阈值电压分布A更改为阈值电压分布B。

[0091] 另一方面，当下位页数据和上位页数据分别为“0”和“1”时，相关存储器基元MC已经通过下位页写入而具有阈值电压分布A，因此其阈值电压分布在阈值电压分布A处保持不变。

[0092] 到此结束了对每基元两位写入系统的两个实例的描述。但不言而喻，可以采用不同于上述这两个系统的系统。

[0093] 因此，在本实施例中，无论采用图6中的写入系统、图7中的写入系统还是某些其他写入系统，都在一般数据写入操作之前，执行将阈值电压分布从擦除操作之后的阈值电压分布E更改为阈值电压分布EP的EP分布写入操作。此EP分布写入操作至少在与执行一般写入操作的存储器基元MC(n)邻近的存储器基元MC(n+1)上执行。将参考图8描述这样做的原因。

[0094] 通常，对NAND类型闪速存储器的写入操作从靠近源极线CELSRC一侧的存储器基元MC1开始，其后沿着与源极线CELSRC距离增加的方向进行。如图8中所示，假设此时例如在沿着字线WL6的存储器基元MC6上执行提供阈值电压分布EP、A、B和C之一的写入操作，同时将邻近的存储器基元MC5和MC7保持在至少部分为负的阈值电压分布E中，而不执行写入操作。

[0095] 此时，在存储器基元MC6的电荷存储薄膜44b中捕获电子，而在存储器基元MC5和MC7中捕获空穴。如果在非易失性半导体存储装置的结构中，一个存储器串MS中的电荷存储薄膜44b即使在存储器基元MC(在层间绝缘薄膜42的一侧部分处)之间也是连续的而不会分割，则会存在数据写入操作之后经过长时间时空穴和电子迁移导致空穴和电子复合的风险，从而使保留在所述存储器基元中的数据发生更改。因此，对于与其中已完成某种数据写入的存储器基元MC(n)邻近的至少一个存储器基元MC(n+1)，不希望此类存储器基元MC(n+1)保持不变地保留阈值电压分布E而不执行写入操作。

[0096] 因此，在本实施例中，如图9所示，当写入对象存储器基元MC6执行写入操作以便为其提供阈值电压分布EP、A、B或C或中间分布LM时，与此存储器基元MC6邻近的存储器基元MC5和MC7也执行EP分布写入操作以将其阈值电压分布从E更改为EP，从而不会在阈值电压分布E中保持不变，不考虑要写入这些存储器基元MC5和MC7的数据类型(即使此数据为“11”)。执行此EP分布写入操作导致将少量电子(e)存储在存储器基元MC(n-1)和MC(n+1)的电荷存储薄膜44b以代替空穴(h)。因此，在存储器基元MC5-MC7的电荷存储薄膜中捕获电子(e)。这控制了由于空穴和电子复合而导致数据更改的风险。

[0097] 附带地，在存储器基元MC(n)上执行写入操作时，将执行验证是否已获得所需阈值电压分布的写入验证操作。即，对存储器基元MC(n)的写入操作通常例如由以下类型的过程执行。

[0098] (1)向存储器基元MC(n)的控制栅极施加作为脉冲电压的特定编程电压Vpgm(例如，大约20V)，而通过位线BL和漏极侧选择晶体管SDTr为存储器基元MC(n)的沟道提供0V(写入脉冲施加操作)。这导致将电子存储在存储器基元MC(n)的电荷存储薄膜中，并且存储器基元MC(n)的阈值电压将增加。

[0099] (2)为存储器基元MC(n)的控制栅极提供大于读取电压AR、BR和CR(参考图6)的验证电压AV、BV和CV，而为存储器串MS中的存储器基元MC提供读取脉冲电压Vread以便验证电流是否在存储器串MS中流过(写入验证操作)。如果电流流过，则这指示存储器基元MC(n)的阈值电压已实现所希望的阈值电压分布。如果电流没有流过，则重新执行(1)中的写入脉冲施加操作。

[0100] 因此，在常规非易失性半导体存储装置中，当使用写入验证操作来验证是否已为写入目标存储器基元MC(n)提供所希望的阈值电压分布，并得到正结果时，判定存储器基元MC(n)上的所希望的写入操作已完成。

[0101] 相反，在本实施例中，不仅执行写入目标存储器基元MC(n)上的写入验证操作(第一写入验证操作)，而且还执行验证是否已为与存储器基元MC(n)邻近的存储器基元MC(n+1)和MC(n-1)提供阈值电压分布EP或更高电压分布的写入验证操作(第二写入验证操作)。然后，仅当对所述第一写入验证操作和所述第二写入验证操作做出正判定时，才判定存储器基元MC(n)上的写入操作已完成。这是因为，如图8所示，即使在存储器基元MC(n)中提供对应于写入数据的阈值电压分布EP、A、B或C的写入操作已完成，则只要在与存储器基元MC(n)邻近的存储器基元MC(n-1)和MC(n+1)中保留擦除操作之后的阈值电压分布E(至少部分为负的分布)，便会存在经过长时间之后数据发生更改的风险。

[0102] 接下来，参考图10中的时序图描述本实施例中的写入操作的详细信息。图10示出了一个实例，其中沿着字线WL(n)形成的存储器基元MC(n)是写入对象，与这些存储器基元MC(n)邻近的存储器基元MC(n-1)和MC(n+1)执行EP分布写入操作及其写入验证操作(EP分布写入验证操作)。在此的写入操作按字线WL增加的顺序执行写入，即，按字线WL0、WL1、WL2……的顺序。图10示出了到输入/输出电路16的输入/输出信号(I/O)以及指示是否可以执行数据输入/输出等的就绪/繁忙信号(R/B)。

[0103] 此外，状态寄存器18包括三个数据寄存器SR0、SR1和SR2。提供这三个数据寄存器SR0、SR1和SR2以便临时保留沿着字线WL(n)的存储器基元MC(n)中的写入验证操作的结果，并临时保留与这些存储器基元MC(n)邻近的存储器基元MC(n-1)和MC(n+1)中的EP分布写入验证操作的结果。

[0104] 当对沿着字线WL(n)的存储器基元MC(n)执行写入时，首先，在时间t1，将提供给存储器基元MC(n)的用于写入操作的地址数据、写入数据和命令输入到输入/输出电路16，并进一步输入到数据电路/页面缓冲器13。

[0105] 然后，在时间t2(R/B变为就绪时)，对沿着与字线WL(n)邻近的字线WL(n-1)形成的存储器基元MC(n-1)执行EP分布写入验证操作。如果判定存储器基元MC(n-1)不具有阈值电压分布EP但具有低于阈值电压分布EP的阈值电压分布(例如，阈值电压分布E)，则对字线WL(n-1)执行EP分布写入操作。

[0106] 另一方面，如果通过EP分布写入验证操作判定存储器基元MC(n-1)已经具有阈值电压分布EP，则将指示存储器基元MC(n-1)中的EP分布写入操作已完成的状态信号S[WL(n-1)(EP)]存储在数据寄存器SR0中。

[0107] 接下来，在例如时间t3开始沿着字线WL(n)的存储器基元MC(n)上的写入操作，从而将在时间t1下载到页面缓冲器13的写入数据写入到存储器基元MC(n)。

[0108] 如果通过字线WL(n)上的写入验证操作判定沿着字线WL(n)的存储器基元MC(n)上的写入操作已完成，则将指示该事实的状态信号S[WL(n)]存储在数据寄存器SR中。

[0109] 接下来，在时间t4，开始沿着字线WL(n+1)的存储器基元MC(n+1)上的EP分布写入验证操作(EPverify)。如果判定还没有为存储器基元MC(n+1)提供阈值电压分布EP，则对存储器基元MC(n+1)执行EP分布写入操作。如果通过后续EP分布写入验证操作判定已经为存储器基元MC(n+1)提供阈值电压分布EP，则将指示该事实的状态信号S[WL(n+1)(EP)]提供给数据寄存器SR2。

[0110] 然后，在时间t5，执行对保留在状态寄存器中的状态信号的读取。即，将保留在状态寄存器内的三个数据寄存器SR0-SR2中的三个状态信号S[WL(n-1)(EP)]、S[WL(n)]和S[WL(n+1)(EP)]输出(通知)给附图中未示出的控制器。如果所有这些信号均为“1”，则通过未示出的控制器判定对沿着字线WL(n)的存储器基元MC(n)的写入操作已完成。将判定结果作为PASS(通过)标志存储在例如所述控制器中。

[0111] 因此，为了判定沿着单一字线WL(n)的存储器基元MC(n)的写入操作已完成，本实施例需要的条件是除了完成所述存储器基元MC(n)的写入验证操作，还完成沿着邻近字线WL(n-1)和WL(n+1)的存储器基元MC(n-1)和MC(n+1)上的EP分布写入操作。这可避免图8中所示的数据更改问题，并且提高保留在存储器基元中的数据的可靠性。

[0112] 需要指出，在图10中，在执行沿着字线WL(n)的存储器基元MC(n)上的写入操作之后，执行沿着与字线WL(n)邻近的字线WL(n+1)的存储器基元MC(n+1)上的EP分布写入操作和EP分布写入验证操作。但是，即使此顺序颠倒，也可以显示类似的优点。

[0113] [第二实施例]】

[0114] 接下来，参考图11描述根据第二实施例的非易失性半导体存储装置。整体配置与图1-5中所示的类似。但是，如图11所示，该实例中的写入操作的过程不同于第一实施例。需要指出，省略了类似于图10中的主题描述。

[0115] 在该第二实施例中，连续地执行具有沿着三个字线WL(n)、WL(n+1)和WL(n+2)形成的作为写入对象的存储器基元MC(n)、MC(n+1)和MC(n+2)的写入操作。因此，在沿着与字线WL(n)(该字线是需要连续写入的字线WL(n)-WL(n+2)中的第一个需要写入的字线)邻近的字线WL(n-1)的存储器基元MC(n-1)上执行EP分布写入验证操作(在需要时执行进一步的EP分布写入操作)。被写入沿着字线WL(n-1)的存储器基元MC(n-1)的阈值电压分布EP防止存储器基元MC(n)-MC(n+2)中的数据发生更改。

[0116] 此外，还在沿着与字线WL(n+2)(该字线是需要写入的最后一个字线)邻近的字线WL(n+3)的存储器基元MC(n+3)上执行EP分布写入操作和EP分布写入验证操作。根据邻近字线WL(n-1)和WL(n+3)中的EP分布写入操作是否已完成来执行有关连续被写入的字线WL(n)-WL(n+2)的写入操作是否已完成的判定。下面参考图11详细地描述本实施例中的写入操作。

[0117] 当在沿着字线WL(n)-WL(n+2)的存储器基元MC(n)-WL(n+2)上连续地执行写入操作时，首先，在时间t1，将存储器基元MC(n)(字线WL(n))的用于写入操作的地址数据、写入数据和命令输入到输入/输出电路16(WL(n)数据IN)。

[0118] 然后，在时间t2，在沿着与字线WL(n)邻近的字线WL(n-1)形成的存储器基元MC(n-1)上执行EP分布写入验证操作，与第一实施例中类似。在存储器基元MC(n)上执行写入操作之前，在与存储器基元MC(n)邻近的存储器基元MC(n-1)上执行EP分布写入验证操作。因此，如果判定存储器基元MC(n-1)的阈值电压分布低于阈值电压分布EP(例如，阈值电压分布E)，则在字线WL(n-1)上执行EP分布写入操作。

[0119] 另一方面，如果判定存储器基元MC(n-1)已经具有阈值电压分布EP，则将指示存储器基元MC(n-1)中的EP分布写入操作已完成的状态信号S[WL(n-1)(EP)]存储在数据寄存器SR0中。

[0120] 接下来，在时间t3，执行对状态寄存器的读取并将上述状态信号S[WL(n-1)(EP)]输出到附图中未示出的外部控制器。所述外部控制器将该状态信号S[WL(n-1)(EP)]存储在特定位置。

[0121] 与此同时，在时间t3，除了在沿着字线WL(n)形成的存储器基元MC(n)上执行写入验证操作以外，还开始写入操作(编程)。

[0122] 然后，与字线WL(n)上的写入操作并行，在时间t4，将沿着下一字线WL(n+1)形成的存储器基元MC(n+1)的用于写入操作的地址、写入数据和命令输入到输入/输出电路16(WL(n+1)数据IN)。在时间t5，当完成该写入数据的输入时，就绪/繁忙信号R/B变为“L”(低)

[0123] 如果写入验证操作在例如时间t6判定沿着字线WL(n)的存储器基元MC(n)上的写入操作已完成，则将指示该事实的状态信号S[WL(n)]存储在数据寄存器SR1中。这样导致存储器基元MC(n)上的写入操作在时间t6完成。然后，根据在时间t4下载的写入数据在沿着字线WL(n+1)的存储器基元MC(n+1)上执行写入操作(写入脉冲施加操作和写入验证操作)。

[0124] 接下来，在时间t7，当就绪/繁忙信号R/B返回到“H”(高)时，产生状态寄存器(WL(n)的状态读取)的读取命令，借此从状态寄存器读取上述状态信号S[WL(n)]并将该信号提供给外部控制器。

[0125] 接下来，将沿着字线WL(n+2)的存储器基元MC(n+2)的用于写入操作的地址、写入数据和命令输入到输入/输出电路16(WL(n+2)数据IN)。现在，存储器基元MC(n+2)上的写入操作的命令与存储器基元MC(n)和MC(n+1)上的写入操作的命令的区别在于，不会连续地执行指示到存储器基元MC(n+3)的数据写入的数据。

[0126] 接下来，就绪/繁忙信号R/B返回到“L”，但是重复执行字线WL(n+1)上的写入操作，直到写入验证操作检测到所述写入已完成。当写入验证操作在例如时间t9检测到沿着字线WL(n+1)的存储器基元MC(n+1)的写入操作已完成，则在时间t9或在稍后的时间以连续的方式开始沿着字线WL(n+2)的存储器基元MC(n+2)的写入操作。当写入验证操作在例如时间t10检测到沿着字线WL(n+2)的存储器基元MC(n+2)的写入操作已完成，则所有连续写入的写入操作已完成。

[0127] 但是，接下来，在t10或在稍后的时间，开始沿着字线WL(n+3)的存储器基元MC(n+3)的EP分布写入操作和EP分布写入验证操作以防止存储器基元MC(n+2)中的数据发生更改。如果该EP分布写入验证操作检测到已完成将阈值电压分布EP写入存储器基元MC(n+3)，则指示该事实的状态信号S[WL(n+3)(EP)]＝“1”被存储在状态寄存器SR2中。状态寄存器中的三个数据寄存器SR0-SR2内保留的三个状态信号S[WL(n+1)(EP)]、S[WL(n+2)]和S[WL(n+3)(EP)]被输出到附图中未示出的控制器。如果所有这些状态信号为“1”，则未示出的控制器判定沿着字线WL(n)的存储器基元MC(n)的写入操作已完成。所述判定的结果例如作为PASS标志存储在所述控制器中。

[0128] 因此，为了判定存储器基元MC(n)-MC(n+2)的写入操作已完成，本实施例除了需要完成所述存储器基元MC(n)-MC(n+2)的写入验证操作，还需要完成沿着邻近字线WL(n-1)和WL(n+3)的存储器基元MC(n-1)和MC(n+3)上的EP分布写入操作。这样可避免图8所示的数据更改问题类型，并且可以提高存储器基元中保留数据的可靠性。而且，在该实例中，在存储器基元MC(n)-MC(n+2)上执行连续写入。因此，在存储器基元MC(n+1)和MC(n+2)上的写入操作中，可以省略源极线CELSRC侧上的存储器基元MC(n+1)和MC(n+2)旁边的存储器基元MC(n)和MC(n+1)上的EP分布写入操作。因此，可以按比例缩短写入操作所需的时间。

[0129] [第三实施例]

[0130] 接下来，参考图12描述根据第三实施例的非易失性半导体存储装置。整体配置与图1-5中所示的类似。但是，本实施例还采用选择沿着三个字线WL(n)、WL(n+1)和WL(n+2)形成的存储器基元MC(n)、MC(n+1)和MC(n+2)作为写入对象，并且对这些存储器基元执行连续写入的写入方案，类似于第二实施例。而且，本实施例还与第二实施例的类似之处在于在沿着与字线WL(n)和WL(n+2)邻近的字线WL(n-1)和ML(n+3)的存储器基元MC(n-1)和MC(n+3)上执行EP分布写入操作和EP分布写入验证操作。此外，本实施例还与第二实施例的类似之处在于根据邻近字线WL(n-1)和WL(n+3)中的EP分布写入操作是否已完成来执行有关连续被写入的字线WL(n)-WL(n+2)的写入操作是否已完成的判定。

[0131] 下面参考图12描述本实施例中的写入操作。与第二实施例的不同之处在于，在每个字线WL(n)中开始写入操作(编程)之前，还会在字线WL(n)紧前面的选定字线WL(n-1)中执行EP分布写入验证操作，然后，在所述字线WL(n)中的写入操作已完成之后，还会在字线WL(n)紧后面的选定字线WL(n+1)中逐点执行EP分布写入操作和EP分布写入验证操作。

[0132] 也就是说，在时间t3开始沿着字线WL(n)的存储器基元MC(n)的写入操作之前，在时间t2，在沿着字线WL(n-1)的存储器基元MC(n-1)上执行EP分布写入操作和EP分布写入验证操作。当在时间t6完成存储器基元MC(n)的写入操作时，在沿着字线WL(n)紧后面的选定字线WL(n+1)的存储器基元MC(n+1)上执行EP分布写入操作和EP分布写入验证操作(EP验证/Pro)。

[0133] 此外，在沿着字线WL(n+1)的存储器基元MC(n+1)的写入操作开始之前，在时间t7，在沿着字线WL(n)的存储器基元MC(n)上执行EP分布写入操作和EP分布写入验证操作。而且，当在t9完成存储器基元MC(n+1)的写入操作时，在沿着字线WL(n+1)紧后面的选定字线WL(n+2)的存储器基元MC(n+2)上执行EP分布写入操作和EP分布写入验证操作(EPVerify/Pro)。还以类似的方式在字线WL(n+2)中执行操作。

[0134] 根据本实施例，只要每个字线WL(n)中的写入操作完成，都始终会执行与字线WL(n)邻近的字线WL(n+1)上的EP分布写入操作和EP分布写入验证操作。本实施例使得根据字线的写入条件都是统一的，因此甚至可以进一步提高存储器基元中保留数据的可靠性。

[0135] [第四实施例]

[0136] 接下来，参考图13描述根据第四实施例的非易失性半导体存储装置。整体配置与图1-5中所示的类似。本实施例采用选择沿着三个字线WL(n)、WL(n+1)和WL(n+2)形成的存储器基元MC(n)、MC(n+1)和MC(n+2)作为写入对象，并且对这些存储器基元执行连续写入的写入方案，类似于第二实施例。

[0137] 本实施例被描述为采用每基元两位的写入方案，其中一个存储器基元中存储两位数据。此外，本实施例采用提供被分为一个下位页数据位和一个上位页数据位的两位数据，并且所述下位页数据写入(下位)和所述上位页数据写入(上位)按顺序执行的形式。因此，在本实施例中，连续地执行下面的(1)-(5)：

[0138] (1)字线WL(n)的下位页数据写入；

[0139] (2)字线WL(n)的上位页数据写入；

[0140] (3)字线WL(n+1)的下位页数据写入；

[0141] (4)字线WL(n+1)的上位页数据写入；以及

[0142] (5)字线WL(n+2)的下位页数据写入。

[0143] 在这些(1)-(5)之前和之后，在与字线WL(n)-WL(n+2)邻近的字线WL(n-1)和WL(n+3)中执行EP分布写入操作和EP分布写入验证操作。在其他方面，本实施例类似于第一实施例。本实施例使得沿着字线的每页的写入条件都是统一的，因此甚至可以进一步提高存储器基元中保留的数据的可靠性。

[0144] [第五实施例]

[0145] 接下来，参考图14描述根据第五实施例的非易失性半导体存储装置。整体配置与图1-5中所示的类似。本实施例选择沿着三个字线WL(n)、WL(n+1)和WL(n+2)形成的存储器基元MC(n)、MC(n+1)和MC(n+2)作为写入对象，对这些存储器基元执行连续写入，并且采用每基元两位的写入方案，类似于第三实施例。但是，本实施例被配置为，在每个字线WL(n)中开始下位页数据写入或上位页数据写入的写入操作(编程)之前，还在字线WL(n)的紧前面的选定字线WL(n-1)中执行EP分布写入验证操作，然后，在所述字线WL(n)中的下位页数据写入或上位页数据写入已完成之后，还会在字线WL(n)紧后面的选定字线WL(n+1)中逐点执行EP分布写入操作和EP分布写入验证操作，类似于第三实施例。本实施例使得沿着字线的每页的写入条件都是统一的，因此甚至可以进一步提高存储器基元中保留数据的可靠性。

[0146] [第六实施例]

[0147] 接下来，参考图15描述根据第六实施例的非易失性半导体存储装置。整体配置与图1-5中所示的类似。本实施例几乎与第五实施例完全相同。第五实施例与本实施例的不同之处在于：在第五实施例中，在每个字线WL中执行下位页数据写入或上位页数据写入之前，逐点执行独立的EP分布写入验证操作和EP分布写入操作(在图14中的时间t3、t7、t11、t14和t18上执行的EP验证/Pro)，在本实施例中，省略每个字线(时间t7和t14)中上位页写入执行之前的EP分布写入验证操作。这是因为，在存储器基元MC(n)的上位页写入之前执行的存储器基元MC(n)的下位页写入阶段，与存储器基元MC(n)邻近的存储器基元MC(n-1)的EP分布写入验证操作的执行已完成。因此无需再次验证。通过这种方式省略操作可以获得将要显示的与上述实施例的优点类似的优点，并且缩短写入操作所需的时间，从而提高性能。

[0148] [第七实施例]

[0149] 接下来，参考图16和17描述根据第七实施例的非易失性半导体存储装置。整体配置与图1-5中所示的类似。图16示出第七实施例中状态寄存器的特定结构。图17是示出本实施例中的写入操作的过程的时序图。

[0150] 本实施例与上面描述的实施例的不同之处在于具有如图16所示配置的状态寄存器，因此被配置为能够在存储器芯片内部(以存储器芯片内部执行的方式)判定沿着每个字线WL(n)的存储器基元MC(n)上的写入操作是否完成(而非通过外部控制器)。

[0151] 本实施例中状态寄存器的结构参考图16进行描述。该状态寄存器包括五个数据寄存器SR0’-SR4’。数据寄存器SR0’是用于保留与比当前被提供写入数据并执行写入操作的存储器基元更早执行写入操作的存储器基元相关的状态信号的寄存器。数据寄存器SR1’是用于保留与当前被提供写入数据并执行写入操作的存储器基元相关的状态信号的寄存器。数据寄存器SR2’是用于保留与比当前被提供写入数据并执行写入操作的存储器基元更晚执行写入操作的存储器基元相关的状态信号的寄存器。提供数据寄存器SR3’和SR4’来保留数据寄存器SR0’-SR2’中保留数据的逻辑操作结果。

[0152] 提供AND门LC1作为用于执行数据寄存器SR0’-SR2’中保留数据的逻辑AND操作的电路。AND门LC1的输出信号被提供给选择电路SL0和SL1。

[0153] 选择电路SL0被配置为能够选择性地输出AND门LC1的输出信号、数据寄存器SR3’的保留数据或数据寄存器SR4’的保留数据之一。而且，选择电路SL1被配置为能够选择性地输出AND门LC1的输出信号或数据寄存器SR4’的保留数据之一。

[0154] 本实施例的写入操作参考图17进行描述。本实施例选择沿着三个字线WL(n)、WL(n+1)和WL(n+2)形成的存储器基元MC(n)、MC(n+1)作为写入对象，对这些存储器基元执行连续写入，并且采用每基元两位的写入方案，类似于第三实施例。

[0155] 具体来说，首先，在时间t1，将用于沿着字线WL(n)的存储器基元MC(n)的地址、要写入的下位页数据和命令提供给输入/输出电路16(WL(n)(L)数据IN)。然后，在时间t2，就绪/繁忙信号R/B变为“L”，并且尽管它处于“L”，但是在沿着字线WL(n-1)的存储器基元MC(n-1)上执行EP分布写入验证操作和EP分布写入操作。如果通过EP分布写入验证操作的结果判定存储器基元MC(n-1)中的EP分布写入操作已完成，则将指示该事实的状态信号S[WL(n-1)(EP)]＝”1”存储在状态寄存器的数据寄存器SR0’中。

[0156] 然后，就绪/繁忙信号R/B返回到“H”，并且开始沿着字线WL(n)的存储器基元MC(n)的下位页数据写入。与存储器基元MC(n)的该下位页数据写入的处理并行地，在时间t4或稍后的时间将用于存储器基元MC(n)的地址、要写入的上位页数据(U)和写入命令输入到输入/输出电路16(WL(n)(U)DataIN)。

[0157] 在时间t5，当上位页数据(U)的输入完成时，就绪/繁忙信号R/B再次返回到“L”。接下来，当例如在时间t6检测到存储器基元MC(n)(字线WL(n))上的下位页写入操作已完成时，将指示该事实的状态信号S[WL(n)(L)]存储在数据寄存器SR1’中。

[0158] 当存储器基元MC(n)的下位页数据写入在时间t6完成时，接下来依次执行沿着与字线WL(n)邻近的字线WL(n+1)形成的存储器基元MC(n+1)上的EP分布写入操作和EP分布写入验证操作。结果，如果判定已完成将阈值电压分布EP写入存储器基元MC(n+1)，则将指示该事实的状态信号S[WL(n+1)(EP)]存储在数据寄存器SR2’中。

[0159] 通过这种方式，当数据寄存器SR0’-SR2’中存储的状态信号S[WL(n-1)(EP)]、S[WL(n)(L)]和S[WL(n+1)(EP)]全部变为“1”时，作为AND门LC1的输出信号的状态信号S[WLn(L)’]变为“1”并被输出。然后，选择电路SL0的选择信号SEL0从例如时间t7变为“00”，借此状态信号S[WLn(L)’]保留在数据寄存器SR3’中。结果，状态信号S[WL(n)(L)’]变为“1”，指示存储器基元MC(n)(字线WL(n))的下位页数据写入已完成。

[0160] 需要指出，在时间t8，产生状态寄存器的读取命令，从而导致该状态信号S[WLn(L)’]被输出到外部控制器(未示出)。

[0161] 接下来，在时间t7开始沿着字线WL(n)的存储器基元MC(n)的上位页数据写入的处理。在时间t7，在开始沿着字线WL(n)的存储器基元MC(n)上的写入操作之前，在沿着字线WL(n-1)的存储器基元MC(n-1)上执行EP分布写入验证操作和EP分布写入操作。如果通过该EP分布写入验证操作判定将阈值电压分布EP写入存储器基元MC(n-1)的操作已完成，则将指示该事实的状态信号S[WL(n-1)(EP)]＝“1”存储在数据寄存器SR0’中。

[0162] 当存储器基元MC(n-1)上的EP分布写入验证操作完成时，开始沿着字线WL(n)的存储器基元MC(n)的上位页数据写入。然后，与存储器基元MC(n)的该上位页数据写入的处理并行地，在时间t8将指示从状态寄存器读取上述状态信号S[WL(n)(L)’]的命令输入到输入/输出电路16。状态寄存器接收该命令并将状态信号S[WL(n)(L)’]输出到未示出的外部控制器。

[0163] 然后，将要写入存储器基元MC(n+1)的下位页数据(L)输入到输入/输出电路16。就绪/繁忙信号R/B在时间t9再次返回到“L”。

[0164] 接下来，当在例如时间t10检测到存储器基元MC(n)(字线WL(n))上的上位页写入操作已完成，则将指示该事实的状态信号S[WL(n)(U)]存储在数据寄存器SR1’中。

[0165] 当存储器基元MC(n)(字线WL(n))的上位页数据写入在时间t10上完成时，依次执行沿着与字线WL(n)邻近的字线WL(n+1)形成的存储器基元MC(n+1)上的EP分布写入操作和EP分布写入验证操作。结果，如果判定已完成将阈值电压分布EP写入存储器基元MC(n+1)，则将指示该事实的状态信号S[WL(n+1)(EP)]存储在数据寄存器SR2’中。

[0166] 通过这种方式，当数据寄存器SR0’-SR2’中存储的状态信号S[WL(n-1)(EP)]、S[WL(n)(U)]和S[WL(n+1)(EP)]全部变为“1”时，作为AND门LC1的输出信号的状态信号S[WLn(U)’]变为“1”并被输出。然后，选择电路SL0的选择信号SEL0从例如时间t12变为“00”，借此状态信号S[WLn(U)’]保留在数据寄存器SR3’中。结果，状态信号S[WL(n)(U)’]变为“1”，指示存储器基元MC(n)(字线WL(n))的上位页数据写入已完成。

[0167] 需要指出，在时间t12，产生状态寄存器的读取命令，从而导致该状态信号S[WLn(U)’]被输出到外部控制器(未示出)。

[0168] 接下来，在时间t11开始沿着字线WL(n+1)的存储器基元MC(n+1)的下位页数据写入的处理。在时间t11，在开始沿着字线WL(n+1)的存储器基元MC(n+1)上的下位页写入操作之前，在沿着与字线WL(n+1)邻近的字线WL(n)的存储器基元MC(n)上执行EP分布写入验证操作和EP分布写入操作。如果通过该EP分布写入验证操作判定将阈值电压分布EP写入存储器基元MC(n)的操作已完成，则将指示该事实的状态信号S[WL(n)(EP)]＝“1”存储在数据寄存器SR0’中。

[0169] 当存储器基元MC(n)上的EP分布写入验证操作完成时，开始沿着字线WL(n+1)的存储器基元MC(n+1)的下位页数据写入。然后，与存储器基元MC(n+1)的该下位页数据写入的处理并行地，在时间t12将指示从状态寄存器读取上述状态信号S[WL(n)(U)’]的命令输入到输入/输出电路16。状态寄存器接收该命令并将状态信号S[WL(n)(U)’]输出到未示出的外部控制器。

[0170] 接下来，将要写入存储器基元MC(n+1)的上位页数据(U)输入到输入/输出电路16。然后，就绪/繁忙信号R/B返回到“L”。

[0171] 接下来，当在例如时间t13检测到存储器基元MC(n+1)(字线WL(n+1))上的下位页写入操作已完成，则将指示该事实的状态信号S[WL(n+1)(L)]存储在数据寄存器SR1’中。

[0172] 当存储器基元MC(n+1)(字线WL(n+1))的下位页数据写入在时间t13完成时，执行沿着与字线WL(n+1)邻近的字线WL(n+2)形成的存储器基元MC(n+2)上的EP分布写入操作和EP分布写入验证操作。结果，如果判定已完成将阈值电压分布EP写入存储器基元MC(n+2)，则将指示该事实的状态信号S[WL(n+2)(EP)]存储在数据寄存器SR2’中。

[0173] 通过这种方式，当数据寄存器SR0’-SR2’中存储的状态信号S[WL(n)(EP)]、S[WL(n+1)(L)]和S[WL(n+2)(EP)]全部变为“1”时，状态信号S[WL(n+1)(L)’]像上面那样变为“1”，指示存储器基元MC(n+1)(字线WL(n+1))的下位页数据写入已完成。

[0174] 在时间t15，产生状态寄存器的读取命令，从而导致该状态信号S[WLn+1(L)’]被输出到外部控制器(未示出)。

[0175] 接下来，在时间t14开始沿着字线WL(n+1)的存储器基元MC(n+1)的上位页数据写入的处理。在时间t14，在开始沿着字线WL(n+1)的存储器基元MC(n+1)上的上位页写入操作之前，在沿着与字线WL(n+1)邻近的字线WL(n)的存储器基元MC(n)上执行EP分布写入验证操作和EP分布写入操作。如果通过该EP分布写入验证操作判定将阈值电压分布EP写入存储器基元MC(n)的操作已完成，则将指示该事实的状态信号S[WL(n)(EP)]＝“1”存储在数据寄存器SR0’中。

[0176] 当存储器基元MC(n)上的EP分布写入验证操作完成时，开始沿着字线WL(n+1)的存储器基元MC(n+1)的上位页数据写入。然后，与存储器基元MC(n+1)的该上位页数据写入的处理并行地，在时间t15将指示从状态寄存器读取上述状态信号S[WL(n)(U)’]的命令输入到输入/输出电路16。状态寄存器接收该命令并将状态信号S[WL(n)(U)’]输出到未示出的外部控制器。

[0177] 接下来，将要写入存储器基元MC(n+2)的下位页数据(U)输入到输入/输出电路16。然后，就绪/繁忙信号R/B再次返回到“L”。

[0178] 此外，当在例如时间t17检测到存储器基元MC(n+1)(字线WL(n+1))上的上位页写入操作已完成，则将指示该事实的状态信号S[WL(n+1)(U)]存储在数据寄存器SR1’中。

[0179] 当存储器基元MC(n+1)(字线WL(n+1))的上位页数据写入在时间t17完成时，依次执行沿着与字线WL(n+1)邻近的字线WL(n+2)形成的存储器基元MC(n+2)上的EP分布写入操作和EP分布写入验证操作。结果，如果判定已完成将阈值电压分布EP写入存储器基元MC(n+2)，则将指示该事实的状态信号S[WL(n+2)(EP)]存储在数据寄存器SR2’中。

[0180] 通过这种方式，当数据寄存器SR0’-SR2’中存储的状态信号S[WL(n)(EP)]、S[WL(n+1)(U)]和S[WL(n+2)(EP)]全部变为“1”时，状态信号S[WL(n+1)(U)’]像上面那样变为“1”，指示存储器基元MC(n+1)(字线WL(n+1))的上位页数据写入已完成。

[0181] 在时间t20，产生状态寄存器的读取命令，从而导致该状态信号S[WLn+1(U)’]被输出到外部控制器(未示出)。

[0182] 接下来，在时间t18开始沿着字线WL(n+2)的存储器基元MC(n+2)的下位页数据写入的处理。在时间t18，在开始沿着字线WL(n+2)的存储器基元MC(n+2)上的下位页写入操作之前，在沿着与字线WL(n+2)邻近的字线WL(n+1)的存储器基元MC(n+1)上执行EP分布写入验证操作和EP分布写入操作。如果通过该EP分布写入验证操作判定将阈值电压分布EP写入存储器基元MC(n+1)的操作已完成，则将指示该事实的状态信号S[WL(n+1)(EP)]＝“1”存储在数据寄存器SR0’中。

[0183] 当存储器基元MC(n+1)上的EP分布写入验证操作完成时，开始沿着字线WL(n+2)的存储器基元MC(n+2)的下位页数据写入。

[0184] 此外，当在例如时间t19检测到存储器基元MC(n+2)(字线WL(n+2))上的下位页写入操作已完成，则将指示该事实的状态信号S[WL(n+2)(L)]存储在数据寄存器SR1’中。

[0185] 接下来，在时间t19，执行沿着字线WL(n+3)形成的存储器基元MC(n+3)上的EP分布写入操作和EP分布写入验证操作。如果通过EP分布写入验证操作判定沿着字线WL(n+3)形成的存储器基元MC(n+3)上的EP分布写入操作已完成，则将状态信号S[WL(n+3)(EP)]存储在数据寄存器SR2’中。

[0186] 当存储器基元MC(n+2)(字线WL(n+2))的下位页数据写入在时间t19完成时，执行沿着与字线WL(n+2)邻近的字线WL(n+3)形成的存储器基元MC(n+3)上的EP分布写入操作和EP分布写入验证操作。结果，如果判定已完成将阈值电压分布EP写入存储器基元MC(n+3)，则将指示该事实的状态信号S[WL(n+3)(EP)]存储在数据寄存器SR2’中。

[0187] 通过这种方式，当数据寄存器SR0’-SR2’中存储的状态信号S[WL(n+1)(EP)]、S[WL(n+2)(L)]和S[WL(n+3)(EP)]全部变为“1”时，状态信号S[WL(n+2)(L)’]像上面那样变为“1”，指示存储器基元MC(n+2)(字线WL(n+2))的下位页数据写入已完成。

[0188] 在未示出的时序，产生状态寄存器的读取命令，从而导致该状态信号S[WL(n+2)(L)’]被输出到外部控制器(未示出)。

[0189] 如上所述，当被输出到外部控制器(未示出)的状态信号S[WL(n)(L)’]、S[WL(n)(U)’]、S[WL(n+1)(L)’]、S[WL(n+1)(U)’]和S[WL(n+2)(L)’]全部为“1”时，判定沿着字线WL(n)-WL(n+2)的存储器基元MC(n)-MC(n+2)上的写入操作已完成。

[0190] 通过这种方式，本实施例允许存储器芯片内部地(以存储器芯片内部执行的方式)判定沿着字线WL(n)形成的存储器基元MC(n)上的写入操作是否在完成或未被进行而不依赖外部控制器。

[0191] 尽管描述了本发明的特定实施例，但是这些实施例仅出于举例的目的给出，并非旨在限制发明的范围。实际上，在此描述的新颖方法和系统可以通过各种其他形式实现；此外，可以在不偏离本发明的精神的情况下，对在此描述的方法和系统的形式做出各种省略、替换和更改。所附权利要求及其等同物旨在涵盖此类位于本发明的范围和精神之内的形式或修改。

[0192] 例如，在上述实施例中，在执行每基元两位写入方案的情况下描述操作实例。但是很明显，类似的操作实例还可以应用于在一个存储器基元中保留三位数据或多位数据的多位的情况。而且，上述实施例还可以应用于在一个存储器基元中保留一位数据的情况。