SOI(绝缘体上硅)结构的半导体装置及其制造方法

摘要

提供了使用SOI基片(100)的SOI结构的半导体装置。通过将Ar离子注入进作为活性层(3)的硅基片内，形成晶格畸变层(4)。结果，所述晶格畸变层(4)能够充当吸附点。以晶格畸变层(4)内的拉应力大于等于11MPa并小于等于27MPa的方式，调节Ar离子的用量。因此，能够防止晶格畸变层在作为吸附点时发生漏电流。

权利要求

1.一种SOI结构的半导体装置，包括：SOI基片(100)，其包括由单晶硅制成的硅基片(1)、由单晶硅制成的第一导电型活性层(3)和位于所述硅基片(1)和活性层(3)之间的埋入绝缘层(2)；和第二导电型层(5,8,9)，其形成在所述活性层(3)的表面部分内，与所述活性层(3)一起构成PN结，其中所述活性层(3)的硅晶格发生变形以形成作为吸附点的晶格畸变层(4)，当通过阴极射线发光技术分析晶格畸变层(4)时，波长λ为1535nm的发光强度的峰值被限定为D1线峰值强度，波长λ为1130nm的发光强度的峰值被限定为T0线峰值强度，并且D1线峰值强度与T0线峰值强度的比小于等于1/3。

2.如权利要求1所述的SOI结构的半导体装置，其中活性层(3)的厚度被限定为X[μm]，埋入绝缘层(2)的厚度被限定为Y[μm]，并且晶格畸变层(4)内的内应力满足下述公式：内应力[MPa]≥│-0.78X+22.8Y-18.5│。

3.如权利要求1所述的SOI结构的半导体装置，其中活性层(3)的厚度被限定为X[μm]，埋入绝缘层(2)的厚度被限定为Y[μm]，晶格畸变层(4)内的内应力满足下述公式：内应力[MPa]≤│-0.78X+22.8Y-34.5│。

4.如权利要求1所述的SOI结构的半导体装置，其中，活性层(3)的厚度是5μm，

埋入绝缘层(2)的厚度是0.5μm，并且晶格畸变层(4)内的内应力大于等于11MPa。

5.如权利要求1所述的SOI结构的半导体装置，其中活性层(3)的厚度是5μm，

埋入绝缘层(2)的厚度是0.5μm，并且晶格畸变层(4)内的内应力小于等于27MPa。

6.如权利要求1所述的SOI结构的半导体装置，其中当通过阴极射线发光技术分析晶格畸变层(4)时，波长λ为1279nm的发光强度的峰值被限定为G中心线峰值强度，波长λ为1130nm的发光强度的峰值被限定为T0线峰值强度，并且G中心线峰值强度与T0线峰值强度的比小于等于5/7。

7.如权利要求1所述的SOI结构的半导体装置，其中晶格畸变层(4)内晶体缺陷的平均直径小于等于15nm。

8.如权利要求1所述的SOI结构的半导体装置，其中晶格畸变层(4)内晶体缺陷的平均直径大于0nm并小于等于15nm。

9.如权利要求1所述的SOI结构的半导体装置，其中所述第二导电型层(5)位于活性层(3)的元件形成区域内，和除了晶格畸变层(4)外，硼发生扩散的杂质扩散区域(40)形成在活性层(3)内的非元件形成区域内。

10.如权利要求9所述的SOI结构的半导体装置，其中所述第二导电型层(5)是p型，杂质扩散区域(40)的p型杂质浓度大于所述第二导电型层(5)的p型杂质浓度。

11.如权利要求9所述的SOI结构的半导体装置，其中

18 -3

杂质扩散区域(40)的硼杂质浓度大于等于1×10 cm 。

12.如权利要求1-11任一个所述的SOI结构的半导体装置的制造方法，所述方法包括：制造所述SOI基片(100)，其中所述活性层(3)的硅晶格发生变形以形成作为吸附点的晶格畸变层(4)；

利用所述SOI基片(100)形成第二导电型层(5,8,9)；

在活性层(3)的表面上形成栅氧化膜(10)；

在形成栅氧化膜(10)之前进行牺牲性氧化，其中进行牺牲性氧化包括通过热氧化形成氧化膜并且通过使用稀释的HF来去除由热氧化形成的氧化膜。

说明书

SOI(绝缘体上硅)结构的半导体装置及其制造方法

[0001] 本申请是根据2008年10月20日提交的发明名称为“SOI(绝缘体上硅)结构的半导体装置及其制造方法”的专利申请200880112534.6(PCT/JP2008/002964)提出的分案申请。

[0002] 相关申请的交叉引用

[0003] 本申请基于2007年10月22日提交的日本专利申请No.2007-273813和2008年10月8日提交的日本专利申请No.2008-261781，并通过参考将这些申请引入。

技术领域

[0004] 本发明涉及一种通过使用SOI基片形成的SOI结构的半导体装置，所述SOI基片具有借助二氧化硅膜而布置在作为支撑基片的硅基片表面上的SOI层(活性层)，并涉及一种制造所述装置的方法。

背景技术

[0005] 例如，日本专利No.3484961，日本专利申请No.H2-260428和日本专利No.2908150作为传统技术公开了在SOI结构或者SOI结构的半导体装置内用于吸附(gettering)重金属杂质的技术，重金属杂质是由于基片或者工艺导致。

[0006] 日本专利No.3484961公开了使用多晶硅薄膜来吸附。具体地，多晶硅薄膜形成在用作支撑基片的硅基片表面上。此外，在另一硅基片的表面上形成氧化膜，该氧化膜用作活性层，而且H离子被注入该另一基片。然后，在硅基片被粘合在一起后，在注入H离子的部分除去另一基片。因此，形成具有多晶硅薄膜的SOI基片，所述薄膜位于被埋的氧化膜和支撑基片之间。在具有多晶硅薄膜的SOI结构中，多晶硅薄膜被用于吸附杂质。

[0007] 在日本专利申请No.H2-260428中，吸附活性层内的重金属杂质是通过在活性层和掩藏的氧化膜之间形成的多晶硅薄膜实现的。在日本专利No.2908150中，注入的Si或15 2
P离子为1×10 /cm或以上的区域形成在活性层内的掩藏氧化膜附近，而且活性层内的重金属杂质的吸附是通过前述区域执行的。

[0008] 然而，在日本专利No.3484961中公开的方法对重金属杂质没有任何效果，比如对于进入氧化膜的扩散率比较低的Fe或Ni，因为杂质进入支撑基片的扩散被掩藏的氧化膜阻挡，于是杂质被捕捉在活性层内。

[0009] 此外，按照日本专利申请No.H2-260428和日本专利No.2908150中公开的方法，多晶硅薄膜或Si离子注入区域被用于吸附杂质。因此，当活性层内的PN结的耗尽层延伸到吸附区域时，由于多晶硅薄膜的晶粒边界或者Si离子注入导致的许多点缺陷引起的缺陷，15 2 +
会发生漏电。如果注入有1×10 /cm或更多P离子的区域被使用，因为n 型的离子注入区域，那么耗尽层将延伸较短的距离。然而，装置的特征会改变。

发明内容

[0010] 鉴于上述情况，本发明的目的是提供一种用于有效执行吸附杂质、减少漏电、和防止装置特征发生变化的SOI结构的半导体装置。本发明的目的是提供一种制造所述SOI结构的半导体装置的方法。

[0011] 为了实现上述目的，按照本发明，SOI结构的半导体装置包括SOI基片(100)，SOI基片具有单晶硅的硅基片(1)、为单晶硅的第一导电型活性层(3)和在硅基片(1)与活性层(3)之间的埋入绝缘层(2)。第二导电型层(5，8，9)位于活性层(3)的表面部分，与活性层(3)一起构成PN结。活性层(3)的硅晶格发生变形，形成作为吸附点的晶格畸变层(4)。

[0012] 由此，通过采用所述SOI基片(100)形成SOI结构的半导体装置，而且晶格畸变层(4)形成在所述活性层(3)内。因此，晶格畸变层(4)能够有效地充当吸附点。

[0013] 比如，当活性层(3)的厚度限定为X[μm]、埋入绝缘层(2)的厚度被限定为Y[μm]时，晶格畸变层(4)内的内应力的下限要满足下述公式：

[0014] 内应力[MPa]≥|-0.78X+22.8Y-18.5|

[0015] 这样，晶格畸变层(4)能够有效地充当吸附点。

[0016] 优选地，当活性层(3)的厚度限定为X[μm]、埋入绝缘层(2)的厚度被限定为Y[μm]时，晶格畸变层(4)内的内应力的上限要满足下述公式：

[0017] 内应力[MPa]≤|-0.78X+22.8Y-34.5|

[0018] 这样能够防止由于应力引发的缺陷导致的漏电。所述内应力被表达为绝对值，因为拉应力被表达为内应力的负值(-)，压应力被表达为内应力的正值(+)。

[0019] 比如，当活性层(3)的厚度是5μm、埋入绝缘层的厚度是0.5μm时，晶格畸变层(4)内的内应力大于或等于11Mpa。

[0020] 此外，当活性层(3)的厚度是5μm、埋入绝缘层的厚度是0.5μm时，晶格畸变层(4)内的内应力小于或等于27MPa。

[0021] 当通过阴极射线发光技术分析晶格畸变层(4)时，波长λ为1535nm的发光强度的峰值被限定为D1线峰值强度，波长λ为1130nm的发光强度的峰值被限定为T0线峰值强度.。此时，优选地是，D1线峰值强度与T0线峰值强度的比率应小于或等于1/3。比如，当形成晶格畸变层(4)时，通过调节Ar离子的用量，D1线峰值强度与T0线峰值强度的比能够等于1/3。这样，调节在晶格畸变层(4)内产生的应力，从而减少漏电。

[0022] 当通过阴极射线发光技术分析晶格畸变层(4)时，波长λ为1279nm的发光强度的峰值被限定为G中心线峰值强度，波长λ为1130nm的发光强度的峰值被限定为T0线峰值强度.。此时，G中心线峰值强度与T0线峰值强度的比应小于或等于5/7。这样，能够减少漏电流。

[0023] 此外，晶格畸变层(4)内晶体缺陷的平均直径小于等于15nm。这样，能够防止漏电流的发生，因为可以认为，当晶体缺陷的平均直径小于等于15nm时，不会发生转位。优选地，晶格畸变层(4)内晶体缺陷的平均直径应当大于0nm并小于等于15nm。

[0024] 此外，在第二导电型井层(5)形成在活性层(3)的装置形成区域内的情况下，优选的是，硼发生扩散的杂质扩散区域(40)形成在活性层(3)内除了晶格畸变层(4)外的非装置形成区域。这样，能够吸附那些有可能在硼扩散区域内被隔离的金属杂质。因此，即使当晶格畸变层不能吸附所有的Fe杂质时，杂质扩散区域40能够防止Fe在p型井层(5)内聚集。因此，井层(5)的栅氧化膜的质量得到提高，并且能够减少活性层(3)与井层(5)之间的结漏电流。

[0025] 这样，如果井层(5)是p型，优选地是，杂质扩散区域(40)内p型杂质的浓度应当大于井层(5)内的浓度。这样的话，能够提高那些有可能在硼扩散区域内被隔离的金属杂质的吸附效果。比如，优选的是，杂质扩散区域(40)的硼杂质浓度应当大于等于18 -3
1×10 cm 。

[0026] 此外，上述SOI结构的半导体装置的制造方法包括在形成栅氧化膜之前执行清除氧化物的步骤。在清除氧化物中，通过热氧化形成氧化膜，然后通过使用稀释的HF来去除氧化膜。在LOCOS氧化膜的制作中产生的副产品能够通过实施这样的清除氧化物的步骤被去除。此外，在形成栅氧化膜之前，去除比如Fe这样的有可能在氧化层中被隔离的金属杂质。因此，之后要形成的栅氧化膜(10)的质量得到提高。

[0027] 上述在圆括号内描述的每个元件的符号对应在后面实施例中描述的特定元件。

附图说明

[0028] 从下述参照附图作出的详细描述中，本发明的上述和其它目的、特征和优点将变得很明显。其中：

[0029] 图1是按照本发明第一实施例的SOI结构的半导体装置的截面视图；

[0030] 图2A-2F是用于图1中所示的SOI结构的半导体装置的SOI基片100的制造工艺的截面视图，；

[0031] 图3A-3E是通过使用由图2A-2F所示的工艺制造的SOI基片100来制造图1所示的SOI结构的半导体装置的工艺的截面图；

[0032] 图4是晶格畸变层4内的内应力与注入离子的用量及其类型之间的关系图；

[0033] 图5表示晶格畸变层4的内应力与其吸附能力之间的关系图；

[0034] 图6是晶格畸变层4内的结漏电流与内应力之间的关系图；

[0035] 图7是在活性层3的厚度(SOI厚度)为5μm或15μm的条件下，所述内应力与埋入绝缘层2的厚度(BOX厚度)之间的关系图；

[0036] 图8A是Ar离子用量与PN结的漏电流之间的关系图，图8B-8D是描述Ar离子用量与晶格畸变层4内晶体缺陷的尺寸之间的关系的图；

[0037] 图9A-9E是阴极射线发光的分析结果的图，其被用来测量在改变Ar离子用量时波长λ与发光强度之间的关系；

[0038] 图10是按照本发明第二实施例的SOI结构的半导体装置的截面图；

[0039] 图11是按照本发明第三实施例的SOI结构的半导体装置的截面图；和[0040] 图12是按照本发明第四实施例的SOI结构的半导体装置的截面图。

具体实施方式

[0041] 下面参照附图描述本发明的实施例。在图中，相同的序号表示相同的或者对应部分。

[0042] (第一实施例)

[0043] 下面描述本发明的第一实施例。图1是按照本实施例的SOI结构的半导体装置的截面图。参照该图来描述本实施例的SOI结构的半导体装置。

[0044] 如图1所示形成SOI基片100。由二氧化硅膜制成并且其厚度在0.1μm到几μm的埋入绝缘层2形成在作为支撑基片的单晶硅基片1上。n型活性层3形成在埋入绝缘层2上，该活性层由单晶硅制成并且它的厚度是从1μm到几μm。作为吸附点的晶格畸变层
4形成在活性层3内。晶格畸变层4通过活性层3内硅的晶格畸变形成。后面详细描述晶格畸变层4。

[0045] p型井层(杂质扩散层)5形成在活性层3的表面部分，该井层的导电率与活性层3的导电率不同。所述n型活性层3和p型井层5形成PN结。

[0046] 沟道隔离结构6和LOCOS氧化膜7围绕p型井层5设置，以使所述装置彼此隔离。+ +
n型源极区8和n 型漏极区9以彼此隔开的方式形成在被隔离的p型井层5的表面部分内。

[0047] p型井层5在n+型源极区8和n+型漏极区9之间的表面部分被限定为通道区，栅氧化膜10形成在该通道区上。由掺杂多晶硅制成的栅电极11形成在所述栅氧化膜10上。形成夹层绝缘膜12来覆盖栅电极11和栅氧化膜10。形成接触孔12a来穿透夹层绝缘膜+ +
12和栅氧化膜10。导线13穿过接触孔12a分别被连接到n型源极区8和n 型漏极区9。
形成钝化膜14来覆盖导线13和夹层绝缘膜12。由此，在SOI结构的半导体装置中，在SOI基片100内形成了具有PN结的MOSFET。

[0048] 接着，描述按照本实施例的SOI结构的半导体装置的制造方法。图2A-2F是描述SOI基片100的制造工艺的截面图。图3A-3E是描述使用图2所示的工艺所制造的SOI基片100来制造图1所示的SOI结构的半导体装置的工艺流程截面图。下面，参照这些图，在描述SOI基片100的制造方法后，再描述SOI结构的半导体装置的制造方法。

[0049] 首先，描述SOI基片100的制造方法。

[0050] (图2A所示的工艺)

[0051] 准备用于活性层3的单晶硅基片20，在活性层3处形成一装置。硅基片20的例子包括n型CZ硅基片(掺杂剂：磷)，其晶面取向<100>，其电阻系数从1Ωcm到50Ωcm。

[0052] (图2B所示的工艺)

[0053] 充当吸附点的晶格畸变层4形成在硅基片20内的预定深度处。比如，通过热氧化在硅基片20的表面上形成热氧化膜21，然后应用200Kev或更低(比如100Kev)的电压12 2
执行Ar离子的离子注入。例如，被注入的Ar离子的量等于或者大于5×10 /cm以及小于
14 2 14 2
3×10 /cm(比如，1×10 原子/cm )。

[0054] 由于Ar离子注入引起的损害，在硅晶格内发生畸变，于是形成晶格畸变层4。如图4所示，晶格畸变层4内的内应力根据离子注入的用量以及注入离子的元素类型发生改变。
因此，所述内应力能够在适当地范围内进行调整。具体地，为了避免对在活性层3内形成的装置的特性产生影响，使用在硅内呈电惰性的中性元素用作离子注入。比如，除了Ar外，下述元素的任意一个或者其组合都可以用于离子注入：He，Ne，Kr，Xe，C，O，Si。总之，本实施例的晶格畸变层4意味着硅晶格由于原子的注入而发生变形的区域，比如在硅内呈电惰性的Ar离子。

[0055] (图2C所示的工艺)

[0056] 将硅基片20浸泡在稀释的氢氟酸溶液内，通过蚀刻除去热氧化膜21。

[0057] (图2D所示的工艺)

[0058] 准备用作支撑基片的硅基片1，该硅基片1由单晶硅制成并且它的表面积等于硅基片20的表面积。厚度为0.1μm到5.0μm，优选为0.5μm到3.0μm的氧化膜22通过热氧化形成在硅基片1的表面上。

[0059] (图2E所示的工艺)

[0060] 用SCI清洁液来清理具有晶格畸变层4的硅基片20和具有氧化膜22的硅基片1，然后将两个基片1，20中的一个放置在另一个的顶面上，从而晶格畸变层4侧的硅表面与氧化膜22能够彼此紧密接触。然后，在氧或氮气氛下于900-1200℃对两个基片热处理30到120分钟，于是两个基片通过硅表面和氧化膜22而紧紧地连接在一起。由此，氧化膜22被埋在硅基片1，20之间，形成埋入绝缘层2。

[0061] (图2F所示的工艺)

[0062] 带有晶格畸变层4的硅基片20的表面被抛光和整平，于是硅基片20的厚度为0.5μm到几十μm，优选5-20μm。因此，硅基片20形成为活性层3。由此，SOI基片100制造完成。然后，使用SOI基片100来制造SOI结构的半导体装置。如上所述，按照本实施例，作为支撑基片的硅基片上的氧化膜22构成埋入绝缘层2。可选地，构成活性层3的硅基片20上的热氧化膜21能够形成为埋入绝缘层2。可选地，氧化膜22能够形成在两个硅基片1，20上，连接在一起后共同构成埋入绝缘层2。

[0063] 接着，参照图3A-3E描述制造SOI结构的半导体装置的方法。

[0064] (图3A所示的工艺)

[0065] 形成厚度大约为40nm的热氧化膜31，来覆盖活性层3的表面，而且在热氧化膜31上形成光致抗蚀剂32。使用平版印刷工艺，在光致抗蚀剂32中对应p型井层5的位置形成13 -2
开口。然后，比如使用光致抗蚀剂32作为掩膜，以2×10 cm 的量240Kev的能量有选择地注入硼离子。

[0066] (图3B所示的工艺)

[0067] 在除去光致抗蚀剂32的剩余部分后，在氮气氛下比如以1150℃进行90分钟的热处理。因此，被注入的硼离子发生扩散，由此形成p型井层5。尽管没有在图中画出，如果在SOI基片100中形成CMOS，则以和p型井层5相同的方式形成n型井层。比如，在形成光致抗蚀剂(没有画出)后，在光致抗蚀剂中对应n型井层的位置用平版印刷工艺形成开口。13 -2
然后，比如使用光致抗蚀剂32作为掩膜，以8×10 cm 的量500Kev的能量注入磷离子。然后，在除去光致抗蚀剂的剩余部分后，在氮气氛下比如以1000℃进行30分钟的热处理。因此，磷离子发生扩散，由此形成n型井层5。

[0068] (图3C所示的工艺)

[0069] 通过LP-CVD方法在热氧化膜31上形成厚度大约为150-200nm的Si3N4膜(没有画出)。在Si3N4膜上形成光致抗蚀剂(没有画出)。然后，使用平版印刷工艺在光致抗蚀剂中对应沟道隔离结构6的位置形成开口。然后，使用光致抗蚀剂，通过干式蚀刻有选择地去除Si3N4膜和热氧化膜31。由此，有选择地去除Si3N4膜和热氧化膜31，以将形成装置的区域彼此隔离的方式，将活性层3暴露出来。

[0070] 然后，使用Si3N4膜作为掩膜通过干式蚀刻活性层3，形成沟道6a。然后，由于必要，执行化学干式蚀刻，去除在沟道6a的表面上被蚀刻损害的层。然后，在沟道6a的侧壁和底面上形成厚度约100nm的热氧化膜。接着，形成CVD膜来填充沟道，于是形成沟道隔离结构6。CVD膜的例子包括非掺杂的多晶硅膜、掺杂磷的多晶硅膜、掺杂B的多晶硅膜、氧化膜和氮化物膜。制造CVD膜的例子包括LP-CVD、等离子CVD和常压CVD。

[0071] 然后，通过所谓的LOCOS氧化方法形成LOCOS氧化膜7。具体地，在形成光致抗蚀剂后，通过使用平版印刷工艺在光致抗蚀剂中对应LOCOS氧化膜7的位置形成开口。然后，使用光致抗蚀剂作为掩膜，通过干式蚀刻有选择地去除Si3N4膜，从而将热氧化膜暴露在外。之后，在除去光致抗蚀剂的剩余部分后，使用Si3N4作为掩膜在水蒸气气氛下执行热氧化，比如在1000℃下执行400-500分钟。由此，形成LOCOS氧化膜7。

[0072] 接着，通过磷酸进行蚀刻，去除Si3N4膜，使用稀释的HF来去除热氧化膜。然后，在水蒸气气氛下于850℃执行热氧化，形成预定厚度的栅氧化膜10。在该情况下，可以在形成栅氧化膜10之前进行牺牲性氧化。在牺牲性氧化中，比如在1000℃执行热氧化，形成厚度40nm的氧化层，然后使用稀释的HF来除去氧化层。在形成LOCOS氧化膜7的过程中产生的副产品能够被除去，比如Fe这样的有可能在氧化层中偏析的金属杂质能够在形成栅氧化层之前被除去。因此，之后形成的栅氧化膜10的质量能够得到提高。

[0073] (图3D所示的工艺)

[0074] 在形成掺杂的多晶硅膜后，通过使掺杂的多晶硅膜形成图案，来形成栅电极11。具体地，在掺杂的多晶硅膜上形成光致抗蚀剂后，通过平版印刷工艺局部去除光致抗蚀剂，在对应栅电极的位置保留光致抗蚀剂。然后，使用光致抗蚀剂作为掩膜执行干式蚀刻，有选择地在某一位置保留掺杂的多晶硅膜。由此，形成栅电极11。此外，使用栅电极11作为掩膜，+执行与所述井的导电率不同的杂质的离子注入。然后，在氮气氛下执行热处理，从而形成n+
型源极区8和n型漏极区9。由此，形成N通道MOSFET。

[0075] 尽管图中没有画出，也能够以同样的方式在n型井层内形成P通道MOSFET。

[0076] (图3E所示的工艺)

[0077] 在包括栅电极11的整个基片表面上形成夹层绝缘膜12之后，通过平版印刷工艺在夹层绝缘膜12内形成接触孔12a。然后，在夹层绝缘膜12上形成金属层，并且该金属层+ +被图案化为导线13，所述导线通过接触孔12a电连接栅电极11、n型源极区8和n 型漏极区9。之后，形成钝化膜14，从而完成SOI结构的半导体装置。

[0078] 然后，实施对SOI结构的半导体装置的内应力的评价。具体地，所述半导体装置在厚度方向被劈开，在劈开表面上的内应力通过微拉曼光谱技术进行评价。

[0079] 此外，按照如下方式实施对半导体装置的吸附能力的评价。首先，在图2F所示的工艺中，和制造所述装置的工艺中执行的高温热处理一样的方式，带有晶格畸变层4的SOI12 2
基片100在氮气氛下于1150℃进行350分钟的热处理。然后，Ni以大约5×10 原子/cm的浓度被应用到活性层3的表面并通过在氮气氛下1000℃执行1小时的热处理在内部扩散。

[0080] 然后，活性层3表面上的氧化膜、活性层3、埋入绝缘层(BOX层(埋入氧化层))2和支撑基片的表面层(从与埋入绝缘层2的界面往里约1μm)被逐渐蚀刻，Ni沿着厚度方向的浓度分布通过ICP-MS测量溶液中的Ni浓度进行测量。具体地，表面氧化层和埋入绝缘层2都在一个阶段使用HF溶液进行测量，通过将活性层3分为大约1μm间隔的五个阶段，使用混合酸溶液测量活性层3，在一个阶段内使用混合酸溶液测量支撑基片的表面层。此外，除了在施加Ni之前执行的1150℃下350分钟的氮气氛热处理外，为了观察装置制造工艺中高温热处理对吸附能力的影响，实施同样的评价。结果，在吸附能力上没有任何差异。

[0081] 另外，按照如下方式实施对半导体装置的结漏电流的评价。使n型硅基片1接地。通过给p型井层5施加负电压，在硅基片20和p型井层5之间施加反向电压。在p型井层
5的电压为负40v的条件下，评价漏电流，于是活性层3内的损耗层一定能够延伸到晶格畸变层4。

[0082] 图5是在活性层3的厚度为5μm、埋入绝缘层2的厚度为0.5μm的条件下，晶格畸变层4的吸附能力与内应力之间的关系图。在该图中，纵轴代表Ni捕获比，该捕获比被限定为Ni杂质的总量(Ni在从活性层3的表面氧化膜到作为支撑基片的硅基片1的表面层之间区域内的浓度总量)与晶格畸变层4(在从活性层3位于埋入绝缘层2一侧的表面上往里大约2μm的区域)内Ni的浓度的比。从此图可以看出，当拉应力为11MPa或以上时，能够获得足够的吸附能力。

[0083] 图6是在活性层3的厚度为5μm、埋入绝缘层2的厚度为0.5μm的条件下，晶格畸变层4的结漏电流与内应力之间的关系图。从此图可以看出，当拉应力超出27MPa以上时，漏电流发生。可以认为，所述漏电流是由于存在大拉应力导致的应力所生缺陷引起的。因此，降低拉应力至27MPa或更小，能够防止由于应力所生缺陷导致的漏电流。

[0084] 应当指出，图5，6所示的图是基于活性层的厚度为5μm和埋入绝缘层2的厚度为0.5μm。因此，如果这些厚度发生改变，对于吸附能力的拉应力的下限和用于防止因应力所生缺陷导致的漏电流的拉应力的上限都会改变。图7是在活性层3的厚度(SOI厚度)为
5μm或15μm的条件下，内应力与埋入绝缘层2的厚度(BOX厚度)之间的关系图。内应力的正值(+)代表压应力，内应力的负值(-)代表拉应力。

[0085] 从此图可以看出，即使当保持活性层3的厚度不变的时候，如果改变埋入绝缘层2的厚度，作用在这些部分之间的内应力也会改变。因此，为了减少漏电流和即使在内应力改变时也允许晶格畸变层4充当吸附点，需要通过在考虑这些内应力的情况下来确定对于晶格畸变层4的拉应力的下限。从检查结果看，能够确定的是，当埋入绝缘层2的厚度为0.5μm和1.3μm时，能够画出向下倾斜的图。从这些图，能够通过下述第一公式来限定内应力。在第一公式中，X表示活性层3的厚度(μm)，Y表示埋入绝缘层2的厚度(μm)。

[0086] (第一公式)

[0087] 内应力[MPa]＝-0.78X+22.8Y-18.5

[0088] 因此，通过设定晶格畸变层4内的拉应力的下限等于或者大于由上述公式限定的内应力，就一定能够获得所述吸附能力。即，通过满足下述第二公式，就一定能够获得所述吸附能力。因为以内应力的负值(-)代表拉应力，所以内应力被表达为一个绝对值。

[0089] (第二公式)

[0090] 晶格畸变层4内的拉应力[MPa]≥|-0.78X+22.8Y-18.5|

[0091] 这对晶格畸变层4内的拉应力的上限同样适用。即，通过满足下述第三公式，能够有效地防止漏电流。需要指出，当活性层3的厚度为5μm和埋入绝缘层2的厚度为0.5μm时，在考虑11MPa的下限和27MPa的上限之间的差异的情况下，第三公式从第二公式得来。

[0092] (第三公式)

[0093] 晶格畸变层4内的拉应力[MPa]≤|-0.78X+22.8Y-34.5|

[0094] 此外，下面研究晶体缺陷与PN结内漏电流之间的关系。晶格畸变层4内的晶体缺陷的尺寸通过改变Ar离子的用量来调节，并且研究晶体缺陷的尺寸和PN结漏电流的关系。图8A-8D是描述研究结果的图。图8A是描述Ar离子用量与PN结漏电流之间关系的图。图
8B-8D是描述Ar离子用量与晶格畸变层4的晶体缺陷的尺寸之间关系的图。

[0095] 如图8A所示，当Ar离子用量是零和1×1014cm-2时，PN结的漏电流没有发生。然14 -2 15 -2
而，当Ar离子用量是3×10 cm 和1×10 cm 时，PN结的漏电流发生。如图8B所示，当用
14 -2 14 -2
量是1×10 cm 时，晶体缺陷的平均直径是大约5nm。如图8C所示，当用量是3×10 cm
5c -2
时，晶体缺陷的平均直径是大于15nm。如图8D所示，当用量是1×101 m 时，晶体缺陷的平均直径是大于15nm。如图8C，8D所示，当晶体缺陷的平均直径大于15nm时，转位发生。

[0096] 因此，可以认为，当晶体缺陷的直径小于引起转位的直径比如15nm时，能够防止漏电流的发生。

[0097] 此外，为了研究被注入Ar离子的用量与晶体缺陷之间的详细关系，在改变Ar离子用量的同时通过阴极射线发光(CL)分析来测量波长λ与发光强度之间的关系。该关系见图9A-9E。

[0098] 图9A-9E表示当用量分别是5×1012cm-2，3×1013cm-2，1×1014cm-2和3×1014cm-2时观察到的关系。在图中，D1线(λ＝1535nm)对应由于转位发生发光的波长，TO线对应由于通常的硅原子形成Si-Si键发生发光的波长(λ＝1130nm)，G中心线对应由于硅晶格中没键合的硅原子而发生发光的波长(λ＝1279nm)。

[0099] 如图9A-9E所示，当Ar离子的用量小时，D1线处的发光强度(此后称为“D1线峰14 -2
值强度”)小而且没有达到峰值。然而，当Ar离子的用量增加到3×10 cm 时，D1线峰值强度变大。这意味着由于Ar离子用量的增加，发生转位。换句话说，可以认为，当D1线峰值强度小于给定值时，很难发生转位。因此，需要调节Ar离子的用量来满足这个条件。

[0100] 然而，因为发光强度根据测量条件会改变，不论D1线峰值强度是否影响，仅仅通过考虑D1线峰值强度都不能确定漏电流。因此，要计算在T0线处D1线峰值强度与发光强度的比(此后称为“T0线峰值强度”)，于是D1线峰值可以是一个相对值。按照这样的方法，可以确认的是，当该比等于或者小于1/3时，转位的影响足够小，而减少漏电流。因此，通过以该比等于或者小于1/3的方式调节Ar离子的用量，能够减少漏电流。

[0101] 需要指出，不但由于转位会发生漏电流，而且由于硅晶格内没有键合的硅原子也会发生漏电流。如上所述，G中心线对应由于硅晶格内没有键合的硅原子而发生发光的波长。因此，通过以G中心线峰值强度小于给定值的方式来调节G中心线处的发光强度(此后称为“G中心线峰值强度)，能够进一步减少漏电流。

[0102] 然而，因为G中心线峰值强度根据测量条件不同会发生变化，不论G中心线峰值强度是否影响，仅仅通过考虑G中心线峰值强度都不能确定漏电流。因此，计算G中心线峰值强度与TO线峰值强度的比，于是G中心线峰值可以是一个相对值。按照这样的方法，可以确认的是，当该比等于或者小于5/7时，转位的影响足够小，而减少漏电流。因此，通过以该比等于或者小于5/7的方式调节Ar离子的用量，能够减少漏电流。

[0103] 作为参照，当PN结处的消耗层到达作为吸附点的晶格畸变层4时，测量SOI结构-8 2 -9的半导体装置中的结漏电流。结果，确认所述漏电流小于1×10 A/mm，有时小于3×10 A/
2
mm。

[0104] 如上所述，按照本实施例，是通过将Ar离子注入构成活性层3的硅基片内来形成晶格畸变层4。在这样的方法中，晶格畸变层4作为吸附点。此外，调整Ar离子的用量，从而晶格畸变层4处的拉应力在等于或者大于11MPa和等于或者小于27MPa的范围。因此，当允许晶格畸变层4作为吸附点时，能够减少所述漏电流。

[0105] 使晶格畸变层4内的晶体缺陷的大小不会引发转位。例如，调整Ar离子的用量，晶体缺陷的平均直径为15nm或更小。此外，通过阴极射线发光的方法调整Ar离子的用量，从而D1线峰值强度与TO线峰值强度的比小于等于1/3，更优选地，D1线峰值强度与G中心线峰值强度的比小于等于5/7。

[0106] (第二实施例)

[0107] 下面描述本发明的第二实施例。第一和第二实施例之间的差异在于，除p型井层5外，还形成杂质扩散区域。

[0108] 图10表示按照本实施例的SOI结构的半导体装置的截面图。如图所示，杂质扩散区域40形成在围绕所述装置形成区域的非装置形成区域。像p型井层5，p型杂质被注入并在杂质扩散区域40内扩散。具体地，硼被用作p型杂质来形成杂质扩散区域40。

[0109] 非装置形成区域内的杂质扩散区域40执行比如Fe这样的有可能被偏析进硼扩散区域内的金属杂质的吸附。因此，即使当晶格畸变层4不能吸附所有的Fe杂质时，杂质扩散区域40也能够防止Fe在p型井层5集中。因此，能够提高p型井层5上的栅氧化膜10的质量，并减少结漏电流。

[0110] 在用通常的平版印刷工艺中图案化形成光致抗蚀剂后，通过作为p型杂质的硼的离子注入和热扩散来形成杂质扩散区域40。通过与p型井层5同时形成杂质扩散区域40，能够简化制造工艺。此时，当在图3A所示的工艺中图案化形成光致抗蚀剂时，在对应杂质扩散区域40的位置于光致抗蚀剂中形成开口。然后，使用光致抗蚀剂作为掩模来执行硼离子注入，于是硼离子不但被注入到对应杂质扩散区域40的位置，而且被注入到对应p型井层5的位置。然后，比如在氮气氛下于1150℃实施90分钟的热处理，从而使硼离子发生扩散。这样，杂质扩散区域40就与p型井层5一起形成。

[0111] 可选地，p型井层5和杂质扩散区域40采用不同的工艺。这时，调整硼离子的用量，使杂质扩散区域40的杂质浓度大于p型井层5的杂质浓度。比如，调节硼的用量使硼18 -3
在杂质扩散区域内的杂质浓度为大于等于1×10 cm 。这样的结果是，能够提高那些在硼扩散区域内可能被偏析的金属杂质的吸附效应。

[0112] (第三实施例)

[0113] 下面描述本发明的第三实施例。第一和第三实施例之间的差别在于去除了p型井层5。

[0114] 图11表示按照本实施例的SOI结构的半导体装置的截面图。如图所示，活性层3+ +由p型单晶硅制成。n型源极区8和n 型漏极区9直接形成在活性层3内。这样的结构+ +
中，活性层3与n型源极区8和n 型漏极区9构成PN结。因此，在SOI结构的半导体装置形成带PN结的MOSFET。

[0115] 即使在该结构中，通过形成作为吸附点的晶格畸变层4也能够获得与第一实施例相同的有益效果。

[0116] (第四实施例)

[0117] 下面描述本发明的第四实施例。第一和第四实施例的差别在于，去除了p型井层5，而且使活性层3变薄来提供薄的SOI结构。

[0118] 图12表示按照本实施例的SOI结构半导体装置的截面图。如图所示，活性层3由+ +p型单晶硅制成。沟道隔离结构6为每个装置提高隔离。n型源极区8和n 型漏极区9直+ +
接形成在活性层3内。这样的结构中，活性层3与n型源极区8和n 型漏极区9构成PN结。因此，在SOI结构的半导体装置中形成带PN结的MOSFET。

[0119] 此外，电场缓和层8a比n+型源极区8更靠近通道区域并与n+型源极区8相接触，+ +电场缓和层9a比n型漏极区9更靠近通道区域并与n 型漏极区9相接触。栅极11的侧壁覆盖由比如氧化膜这样的绝缘膜制成的侧壁15。被侧壁15隔离的硅化膜8b，9b和11a+ +
形成在n型源极区8、n 型漏极区9和栅极11的表面上，从而形成硅化物结构。通过硅化+ +
膜8b，9b，n型源极区8和n 型漏极区9与每个导线13电连接。栅极11通过硅化膜11a电连接至图中没有画出的导线。

[0120] 即使在该结构中，通过形成作为吸附点的晶格畸变层4，也能够获得与第一实施例相同的有益效果。

[0121] (其它实施例)

[0122] 按照上述实施例，图2A-2F所示的制作工艺被描述为SOI基片100的制造方法的例子。可选地，SOI基片100能够通过任何传统的方法(比如，在JP2000-332021A中描述的方法)进行制造。

[0123] 按照上述实施例，具有MOSFET的半导体装置被描述为带p型井层5的SOI结构的半导体装置的例子。可选地，SOI结构的半导体装置可以具有除MOSFET之外的装置。比如，SOI结构的半导体装置具有双极晶体管。

[0124] 按照上述实施例，埋入绝缘层2形成有热氧化膜22。可选地，埋入层2形成有除热氧化膜22之外的膜。比如，埋入绝缘层2形成有CVD膜、氮化膜或ONO膜。

[0125] 按照上述实施例，n型被限定为第一导电型，p型被限定为第二导电型。可选地，n型被限定为第二导电型，p型被限定为第一导电型。

[0126] 按照上述实施例，拉应力被描述为晶格畸变层4内存在的内应力的例子。这在晶格畸变层4内存在的内应力是压应力时也是适用的。内应力的上述公式和上下限都可以应用到内应力为压应力的情况。