晶体管的制造方法

摘要

一种晶体管的制造方法，包括：提供衬底，所述衬底上形成有晶体管，所述晶体管包括位于衬底上的栅极，并形成依次覆盖于晶体管和衬底上的应力层、第一氧化层；在所述第一氧化层上形成牺牲层；图形化所述牺牲层，去除覆盖于晶体管栅极上的牺牲层；在保留的牺牲层上、以及去除牺牲层所露出的第一氧化层上形成第二氧化层；进行第一平坦化工艺，去除位于晶体管栅极上的部分氧化层；进行第二平坦化工艺，去除位于晶体管栅极上的剩余氧化层；进行第三平坦化工艺，去除位于晶体管栅极上的应力层；其中，图形化之后，所述保留的牺牲层的上表面与栅极上的应力层的上表面接近，并且牺牲层的下表面与栅极的上表面接近。本发明制造方法可减小獠牙效应。

权利要求

1.一种晶体管的制造方法，其特征在于，包括：提供衬底，所述衬底上形成有晶体管，所述晶体管包括位于衬底上的栅极，并形成依次覆盖于晶体管和衬底上的应力层、第一氧化层；在所述第一氧化层上形成牺牲层；图形化所述牺牲层，去除覆盖于晶体管栅极上的牺牲层；在保留的牺牲层上、以及去除牺牲层所露出的第一氧化层上形成第二氧化层；进行第一平坦化工艺，去除位于晶体管栅极上的部分氧化层；进行第二平坦化工艺，去除位于晶体管栅极上的剩余氧化层；进行第三平坦化工艺，去除位于晶体管栅极上的应力层；其中，图形化之后，所述保留的牺牲层的上表面与栅极上的应力层的上表面接近，并且牺牲层的下表面与栅极的上表面接近。

2.如权利要求1所述的晶体管的制造方法，其特征在于，所述第三平坦化工艺中，对牺牲层和应力层的选择比在0.9～1.1的范围内。

3.如权利要求2所述的晶体管的制造方法，其特征在于，所述牺牲层和应力层的材料相同。

4.如权利要求3所述的晶体管的制造方法，其特征在于，所述牺牲层和应力层均为氮化硅。

5.如权利要求1所述的晶体管的制造方法，其特征在于，第一氧化层的厚度，在栅极高度与应力层厚度差值的0.7～1.3倍范围内。

6.如权利要求5所述的晶体管的制造方法，其特征在于，牺牲层下表面与栅极的上表面齐平，第一氧化层的厚度等于栅极高度与应力层厚度之差。

7.如权利要求1所述的晶体管的制造方法，其特征在于，牺牲层的厚度在栅极与第一氧化层厚度差值的0.7～1.3倍范围内。

8.如权利要求7所述的晶体管的制造方法，其特征在于，牺牲层上表面与应力层的上表面齐平，牺牲层的厚度等于栅极高度与第一氧化层厚度之差。

9.如权利要求1所述的晶体管的制造方法，其特征在于，所述牺牲层覆盖于栅极间距离大于1微米的区域中。

10.如权利要求7所述的晶体管的制造方法，其特征在于，牺牲层的厚度在的范围内。

11.如权利要求1所述的晶体管的制造方法，其特征在于，所述进行第二平坦化工艺的步骤包括：以应力层为停止层。

12.如权利要求1所述的晶体管的制造方法，其特征在于，所述进行第三平坦化工艺的步骤包括：以晶体管的栅极为停止层。

13.如权利要求1～12任意一权利要求所述的晶体管的制造方法，其特征在于，所述第一平坦化工艺、第二平坦化工艺、第三平坦化工艺均为CMP。

说明书

晶体管的制造方法

技术领域

[0001] 本发明涉及半导体制造领域，尤其涉及一种晶体管的制造方法。

背景技术

[0002] 随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸(CD，Critical Dimension)越小。目前，超大规模集成电路中，特征尺寸已经进入到几十到几百纳米的范围。

[0003] 随着半导体器件特征尺寸的进一步减小，采用高K金属栅极的晶体管为主流技术，参考图1～参考图4示出了现有技术晶体管高K金属栅极制造方法一实施例的示意图。

[0004] 首先，请参考图1，在衬底10上形成多个晶体管，所述晶体管包括栅极14，包围所述栅极14的侧墙15，所述栅极14采用多晶硅材料，在所述栅极14和侧墙15，以及晶体管未覆盖的衬底10上依次形成应力层11、第一氧化硅层12和第二氧化硅层13，其中，应力层的材料为氮化硅，第一氧化硅层12通过高深宽比高纵深比填沟(High Aspect Ratio Polymer，HARP)工艺形成，由于通过HARP工艺形成氧化硅具有良好的填充特性，而由于HARP工艺所形成的第一氧化硅层12后续不会经过退火工艺，因此HARP工艺所形成的第一氧化硅层12比较软；所述第二氧化硅层13通过正硅酸乙酯(TEOS)方式形成。

[0005] 请参考图2，通过第一CMP工艺去除体氧化硅(Bulk OX)部分，本实施例中，所述第一CMP工艺去除了部分第二氧化硅层13。

[0006] 继续参考图3，通过第二CMP工艺去除栅极14以及侧墙15上的氧化硅，具体地，所述第二CMP工艺去除了第二氧化硅13和部分第一氧化硅层12，所述第二CMP工艺以应力层11为停止层，经过第二CMP工艺之后，氮化硅应力层11表面的氧化硅层被去除干净。

[0007] 继续参考图4，通过第三CMP工艺去除栅极14上的氮化硅，在第三CMP工艺中，研磨剂(slurry)会在栅极14的周围形成颗粒聚集，而又由于栅极14周围的第一氧化硅层12的材质较软，很容易在第三CMP过程中被磨损，因此在栅极14周围形成了凹陷17，所述凹陷17会影响后续制程，例如：后续会对AL进行CMP工艺，在CMP工艺中，铝材料会残留在凹陷
17中等等。这种在第三CMP工艺中，在栅极14周围形成凹陷的现象在业界被称为“獠牙效应”(FangIssue)。

[0008] 在公开号为CN101393894A的中国专利申请中可以发现更多关于现有的MOS晶体管的制作方法。

[0009] 而如何解决“Fang Issue”成为本领域技术人员亟待解决的问题。

发明内容

[0010] 本发明解决的问题是提供一种晶体管的制造方法，减小“Fang Issue”的影响。为解决上述问题，本发明提供一种晶体管的制造方法，包括：提供衬底，所述衬底上形成有晶体管，所述晶体管包括位于衬底上的栅极，并形成依次覆盖于晶体管和衬底上的应力层、第一氧化层；在所述第一氧化层上形成牺牲层；图形化所述牺牲层，去除覆盖于晶体管栅极上的牺牲层；在保留的牺牲层上、以及去除牺牲层所露出的第一氧化层上形成第二氧化层；进行第一平坦化工艺，去除位于晶体管栅极上的部分氧化层；进行第二平坦化工艺，去除位于晶体管栅极上的剩余氧化层；进行第三平坦化工艺，去除位于晶体管栅极上的应力层；
其中，图形化之后，所述保留的牺牲层的上表面与栅极上的应力层的上表面接近，并且牺牲层的下表面与栅极的上表面接近。

[0011] 所述第三平坦化工艺中，对牺牲层和应力层的选择比在0.9～1.1的范围内。

[0012] 所述牺牲层和应力层的材料相同。

[0013] 所述牺牲层和应力层均为氮化硅。

[0014] 第一氧化层的厚度，在栅极高度与应力层厚度差值的0.7～1.3倍范围内。

[0015] 牺牲层下表面与栅极的上表面齐平，第一氧化层的厚度等于栅极高度与应力层厚度之差。

[0016] 牺牲层的厚度在栅极与第一氧化层厚度差值的0.7～1.3倍范围内。

[0017] 牺牲层上表面与应力层的上表面齐平，牺牲层的厚度等于栅极高度与第一氧化层厚度之差。

[0018] 所述牺牲层覆盖于栅极间距离大于1微米的区域中。

[0019] 牺牲层的厚度在 的范围内。

[0020] 所述进行第二平坦化工艺的步骤包括：以应力层为停止层。

[0021] 所述进行第三平坦化工艺的步骤包括：以晶体管的栅极为停止层。

[0022] 所述第一平坦化工艺、第二平坦化工艺、第三平坦化工艺均为CMP。

[0023] 与现有技术相比，本发明具有以下优点：在第三平坦化工艺中，平坦化表面包括晶体管之间的牺牲层、位于晶体管上的应力层，所述牺牲层可以避免slurry颗粒在栅极周围的聚集；牺牲层和应力层的材料相同(或者选择比较为接近)，不会在栅极104的周围产生凹陷，从而减小了“Fang Issue”，进而提高了所形成的晶体管的性能。

附图说明

[0024] 图1～图4是现有技术的晶体管的制作方法剖面结构示意图；

[0025] 图5是本发明的晶体管制造方法一实施方式的流程示意图；

[0026] 图6～图13是本发明晶体管制造方法一实施例所形成的晶体管的剖面结构示意图。

具体实施方式

[0027] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0028] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

[0029] 如背景技术所描述的，现有技术晶体管的制造方法会在栅极周围形成凹陷，从而造成晶体管性能的下降。针对上述问题，本发明的发明人提出了一种晶体管的制造方法，请参考图5所示的本发明的晶体管制造方法一实施方式的流程示意图。所述方法包括：

[0030] 步骤S1，提供衬底，所述衬底上形成有晶体管，并形成依次覆盖于晶体管和衬底上的应力层、第一氧化层；

[0031] 步骤S2，在所述第一氧化层上形成牺牲层；

[0032] 步骤S3，图形化所述牺牲层，去除覆盖于晶体管栅极上的牺牲层；

[0033] 步骤S4，在保留的牺牲层上、以及去除牺牲层所露出的第一氧化层上形成第二氧化层；

[0034] 步骤S5，进行第一平坦化工艺，去除位于晶体管栅极上的部分氧化层；

[0035] 步骤S6，进行第二平坦化工艺，去除位于晶体管栅极上的剩余氧化层；

[0036] 步骤S7，进行第三平坦化工艺，去除位于晶体管栅极上的应力层以及牺牲层。

[0037] 下面结合具体的实施例对本发明的技术方案进行详细的说明。为了更好地说明本发明的技术方案，请参考图6～图13所示的本发明一个实施例的晶体管制造方法剖面结构示意图。

[0038] 参考图6，执行步骤S1，提供衬底100，所述衬底100可以是单晶硅或硅锗；也可以是绝缘体上硅(Silicon on insulator，SOI)；或者还可以包括其它的材料，例如：砷化镓等III-V族化合物。

[0039] 所述衬底100上形成多个MOS晶体管，本实施例中，所述半导体器件包括MOS晶体管疏松区A和MOS晶体管密集区B，所述MOS晶体管疏松区A中MOS管之间的间距大于1微米，而MOS晶体管密集区B中MOS管之间的间距小于或等于1微米。

[0040] 所述MOS晶体管包括依次位于衬底100上的栅极104，包围所述栅极104上的侧墙105，形成于栅极104两侧衬底100上的源区(漏区)，在衬底100上形成MOS管的使用的材料和工艺与现有技术相同，在此不再赘述。

[0041] 在所述MOS晶体管上依次形成应力层101、第一氧化层102，其中应力层101的材料为氮化硅，第一氧化层102的材料为氧化硅，所述第一氧化层102通过HARP工艺形成，以实现良好的填充特性。

[0042] 需要说明的是，在后续工艺中，会在第一氧化层102上形成牺牲层，为了使所述牺牲层在后续的第三平坦化工艺中可以起到阻挡slurry在栅极104周边聚集的作用，在晶体管之间的牺牲层下表面需和栅极上表面较为接近，而由于所述第一氧化层102的上表面为后续所形成牺牲层的下表面，因此第一氧化层102的厚度决定了牺牲层的位置。

[0043] 具体地，第一氧化层102的厚度需满足以下条件，即，在栅极104高度与应力层101厚度差值的0.7～1.3倍的范围内，从而使填充于各MOS晶体管之间的第一氧化层102的上表面和栅极104的上表面较为接近，进而可以使牺牲层的下表面和栅极104的上表面靠近。

[0044] 较佳地，所述位于栅极104之间的第一氧化层102的上表面和栅极104的上表面齐平，也就是，第一氧化层的厚度等于栅极高度与应力层厚度的差。例如，所述栅极104的高度在 的范围内，应力层的厚度在 的范围内，相应地，所述第一氧化层102的厚度为 的范围内。

[0045] 参考图7，执行步骤S2，在第一氧化层102上覆盖牺牲层103，较佳地，所述牺牲层103的材料和应力层101的材料相同，或者，选择在第三平坦化工艺中对牺牲层103和应力层101的选择比在0.9～1.1的牺牲层材料。本实施例中，所述牺牲层103和应力层101的材料均为氮化硅。

[0046] 需要说明的，如果所述牺牲层103过厚，一方面会造成材料的浪费，另一方面会增加后续去除部分牺牲层103的难度，但是如果所述牺牲层103厚度过小，在后续第三平坦化工一种，不能起到阻挡slurry在栅极104周边聚集的作用。因此，位于栅极104之间的所述牺牲层103的上表面须与位于栅极104上的应力层101的上表面接近，具体地，所述牺牲层103的厚度需满足以下条件：在栅极104与第一氧化层102差的0.7～1.3倍的范围内，优选地，所述牺牲层103的厚度等于栅极104高度和第一氧化层102厚度的差。

[0047] 具体地，所述用作牺牲层103的氮化硅的厚度在 的范围内，可以通过化学气相沉积(Chemical Vapor Deposition，CVD)的方法形成所述氮化硅。

[0048] 需要说明的是，由于MOS晶体管密集区B中晶体管之间距离小于1微米，第一层氧化层102形成以后，密集区B的栅极之间的空隙将会被封口(如图7所示)，牺牲层103的材料无法填充到MOS晶体管密集区B中晶体管之间，因此在MOS晶体管密集区B中，牺牲层103仅覆盖在晶体管的上方，在晶体管之间并不具有牺牲层材料。

[0049] 执行步骤S3，所述图形化所述牺牲层，去除覆盖于晶体管栅极上的牺牲层的步骤包括以下分步骤：

[0050] 在牺牲层上覆盖光刻胶；

[0051] 图形化所述光刻胶，形成光刻胶图形；

[0052] 以所述光刻胶图形为掩模进行蚀刻，去除覆盖于晶体管栅极上的牺牲层。

[0053] 请参考图8，在图形化光刻胶之后形成光刻胶图形106，所述光刻胶图形106覆盖于栅极间大于1微米的空隙区域内，具体地，所述光刻胶图形106覆盖在MOS晶体管疏松区A中晶体管之间的衬底100的上方，由于MOS晶体管密集区B中晶体管之间距离小于1微米，因此光刻胶图形106并未覆盖在MOS晶体管密集区B中。

[0054] 请继续参考图9，以所述光刻胶图形106为掩模，对牺牲层103进行蚀刻，去除牺牲层103位于晶体管栅极上方的部分，而保留位于晶体管栅极104之间的牺牲层103。去除位于晶体管栅极上方的牺牲层103之后，停止在位于晶体管栅极上方的第一氧化层102上。具体地，所述对牺牲层103进行蚀刻的方法包括干刻或湿刻。

[0055] 参考图10，执行步骤S4，在保留的牺牲层103上、去除牺牲层103所露出的晶体管栅极上方的第一氧化层102上形成第二氧化层107，所述第二氧化层107的材料为氧化硅，具体地。通过TEOS形成所述氧化硅。

[0056] 参考图11，执行步骤S5，进行第一平坦化工艺，去除位于晶体管栅极104上的部分第二氧化层107，直至露出晶体管栅极104上的第一氧化层102；所述第一平坦化工艺为CMP，CMP采用的slurry和其他工艺条件与现有技术相同，在此不再赘述。

[0057] 参考图12，执行步骤S6，进行第二平坦化工艺，去除位于晶体管栅极104上的第一氧化层102以及位于牺牲层103上的第二氧化层107；具体地，所述第二平坦化工艺为CMP，所述第二平坦化工艺以应力层101以及晶体管栅极104之间的牺牲层103为停止层，例如，所述第一氧化层102和第二氧化层107的材料为氧化硅，而牺牲层的材料为氮化硅，那么，在所述第二平坦化工艺的CMP过程中，slurry对氧化硅的选择比大于氮化硅。

[0058] 参考图13，执行步骤S7，进行第三平坦化工艺，去除位于晶体管栅极104上的应力层101、以及位于栅极104之间的牺牲层103；具体地，所述第三平坦化工艺为CMP，所述第三平坦化工艺以栅极104为停止层，所述第三平坦化工艺中的slurry对应力层101和牺牲层103的选择比大于栅极。

[0059] 需要说明的是，由于牺牲层103的上表面与应力层101的上表面接近，并且牺牲层103的下表面与栅极104的上表面接近，因此在CMP中，研磨表面包括晶体管之间的牺牲层
103、位于晶体管上的应力层101，这与现有技术中研磨表面包括晶体管之间的第一氧化层和应力层并不相同，所述牺牲层103可以避免slurry颗粒在栅极104周围的聚集，同时，由于牺牲层103和应力层101的材料相同(或者选择比较为接近)，因此不会在栅极104的周围产生凹陷，从而减小了“Fang Issue”，进而提高了所形成的晶体管的性能。

[0060] 本发明晶体管制造方法还包括后续形成高K金属栅极等的步骤，与现有技术相同，在此不再赘述。

[0061] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。