一种CMOS器件及其制作方法

摘要

本发明提供一种CMOS器件及其制作方法，于具有SiO2层的Si衬底中分别形成第一深度的第一凹槽及大于所述第一深度的第二深度的第二凹槽，于所述第一凹槽及第二凹槽内分别形成Ge层、止刻层以及Ⅲ-Ⅴ族半导体层，然后采用选择性腐蚀技术刻蚀上述结构至所述第一凹槽内的Ge层，并使所述Ge层、SiO2层及Ⅲ-Ⅴ族半导体层处于同一平面，最后在所述Ge层上制作PMOS器件，在所述Ⅲ-Ⅴ族半导体层上制作NMOS器件以完成所述CMOS器件的制作。本发明只需在外延后通过选择性腐蚀工艺及抛光工艺即可获得具有Ge层及Ⅲ-Ⅴ族半导体层混合材料沟道的衬底，工艺简单，有利于降低成本；在该衬底上制备CMOS器件，具有较高的工作速度，有利于提高器件的性能。

权利要求

1.一种CMOS器件的制作方法，其特征在于，所述制作方法至少包括步骤：

1）提供一Si衬底，并于所述Si衬底上形成具有第一厚度的SiO2层；

2）刻蚀所述SiO2层及Si衬底，形成至少一个达到第一深度的第一凹槽；并刻蚀所述SiO2层及Si衬底，形成至少一个达到第二深度的第二凹槽，且所述第二深度大于所述第一深度；

3）于所述第一凹槽及第二凹槽内形成Ge层，且使所述第一凹槽内的Ge层的上表面高于所述Si衬底的上表面，所述第二凹槽内的Ge层的上表面低于所述Si衬底的上表面；

4）于所述Ge层表面形成止刻层；

5）于所述止刻层表面形成Ⅲ-Ⅴ族半导体层，且使所述第二凹槽内的Ⅲ-Ⅴ族半导体层的上表面高于所述第一凹槽内的Ge层的上表面；

6）刻蚀上述所得结构的表面直至露出所述第一凹槽内的Ge层，并使所述第一凹槽内的Ge层、SiO2层及第二凹槽内的Ⅲ-Ⅴ族半导体层的上表面处于同一平面；

7）于所述第一凹槽内的Ge层制备PMOS器件，于所述第二凹槽内的Ⅲ-Ⅴ族半导体层制备NMOS器件。

2.根据权利要求1所述的CMOS器件的制作方法，其特征在于：采用选择性外延技术形成所述Ge层、止刻层以及Ⅲ-Ⅴ族半导体层。

3.根据权利要求1所述的CMOS器件的制作方法，其特征在于：所述Ⅲ-Ⅴ族半导体层的材料为GaN、GaP、GaAs、GaSb、AlN、AlP、AlAs、AlSb、InN、InP、InAs、InSb或上述材料的任意组合。

4.根据权利要求3所述的CMOS器件的制作方法，其特征在于：所述止刻层为SixGeyCzSn(1-x-y-z)层、组分不同于所述Ⅲ-Ⅴ族半导体层的第二Ⅲ-Ⅴ族半导体层、B或P掺杂的SiGe层或者B或P掺杂的Ⅲ-Ⅴ族半导体层。

5.根据权利要求1所述的CMOS器件的制作方法，其特征在于：所述步骤6）中，先采用选择性腐蚀技术刻蚀上述所得结构的表面至所述第一凹槽内的止刻层，然后继续刻蚀直至露出所述第一凹槽内的Ge层，并使所述第一凹槽内的Ge层、SiO2层及第二凹槽内的Ⅲ-Ⅴ族半导体层的表面处于同一平面。

6.根据权利要求1所述的CMOS器件的制作方法，其特征在于：所述步骤6）还包括采用机械化学抛光法对所述第一凹槽内的Ge层、SiO2层及第二凹槽内的Ⅲ-Ⅴ族半导体层表面进行抛光的步骤。

7.根据权利要求1所述的CMOS器件的制作方法，其特征在于：所述步骤7）至少包括步骤：

7-1）对所述Ge层进行N型导电类型离子注入形成N阱，对所述第二凹槽内的Ⅲ-Ⅴ族半导体层进行P型导电类型离子注入形成P阱；

7-2）于所述第一凹槽内的Ge层表面及第二凹槽内的Ⅲ-Ⅴ族半导体层表面制作栅区结构；

7-3）对所述第一凹槽内的Ge层进行P型导电类型离子注入以在所述栅区结构两侧形成PMOS管的源区及漏区；

7-4）对所述第二凹槽内的Ⅲ-Ⅴ族半导体层进行N型导电类型离子注入以在所述栅区结构两侧形成NMOS管的源区及漏区；

7-5）制备PMOS管及NMOS管的源电极及漏电极。

8.一种依据权利要求1～7任意一项所述的CMOS器件的制作方法所制作的CMOS器件。

说明书

一种CMOS器件及其制作方法

技术领域

[0001] 本发明属于半导体领域，特别是涉及一种CMOS器件及其制作方法。

背景技术

[0002] 金属氧化物半导体场效应(MOS)晶体管可分为N沟道与P沟道两大类，P沟道硅MOS场效应晶体管在N型硅衬底上有两个P+区，分别叫做源极和漏极，两极之间不通导，栅极上加有足够的负电压(源极接地)时，栅极下的N型硅表面呈现P型反型层，成为连接源极和漏极的沟道。改变栅压可以改变沟道中的电子密度，从而改变沟道的电阻。这种MOS场效应晶体管称为P沟道增强型场效应晶体管。如果N型硅衬底表面不加栅压就已存在P型反型层沟道，加上适当的偏压，可使沟道的电阻增大或减小。这样的MOS场效应晶体管称为P沟道耗尽型场效应晶体管。统称为PMOS晶体管。

[0003] P沟道MOS晶体管的空穴迁移率低，因而在MOS晶体管的几何尺寸和工作电压绝对值相等的情况下，PMOS晶体管的跨导小于N沟道MOS晶体管。此外，P沟道MOS晶体管阈值电压的绝对值一般偏高，要求有较高的工作电压。它的供电电源的电压大小和极性,与双极型晶体管——晶体管逻辑电路不兼容。PMOS因逻辑摆幅大，充电放电过程长，加之器件跨导小，所以工作速度更低，在NMOS电路(见N沟道金属-氧化物—半导体集成电路)出现之后，多数已为NMOS电路所取代。只是,因PMOS电路工艺简单,价格便宜，有些中规模和小规模数字控制电路仍采用PMOS电路技术。

[0004] CMOS由PMOS管和NMOS管共同构成，它的特点是低功耗。由于CMOS中一对MOS组成的门电路在瞬间要么PMOS导通、要么NMOS导通、要么都截至，比线性的三极管（BJT）效率要高得多，因此功耗很低。因此，CMOS在半导体领域有着极为广泛的应用，也是当今半导体器件最重要的基本构件之一。

[0005] 1965年，Gordon Moore做出“芯片上的晶体管数目随着时间指数增长，单位面积上的晶体管每18个月翻一番”的预言。随着场效应管特征尺寸的不断缩小，其器件性能越来越高，工作速度也越来越快，但其特征尺寸已接近Si材料的极限。必须采取新的技术来提高性能(新材料、新结构、新工艺)。其中，引入新的沟道材料是主要革新途径。研究表明Ge具有较高的空穴迁移率、Ⅲ-Ⅴ族半导体材料具有较高的电子迁移率，因此将上述沟道材料与当前半导体Si工艺集成已成为获得高性能CMOS器件的重要技术途径。

[0006] 因此提供一种工艺简单、低成本、高性能的混合材料沟道及CMOS器件的制备方法实属必要。

发明内容

[0007] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种CMOS器件及其制作方法，以提供一种工艺简单、低成本、高性能的混合材料沟道及CMOS器件的制备方法及一种高性能的CMOS器件。

[0008] 为实现上述目的及其他相关目的，本发明提供一种CMOS器件的制作方法，所述制作方法至少包括步骤：1）提供一Si衬底，并于所述Si衬底上形成具有第一厚度的SiO2层；2）刻蚀所述SiO2层及Si衬底，形成至少一个达到第一深度的第一凹槽；并刻蚀所述SiO2层及Si衬底，形成至少一个达到第二深度的第二凹槽，且所述第二深度大于所述第一深度；
3）于所述第一凹槽及第二凹槽内形成Ge层，且使所述第一凹槽内的Ge层的上表面高于所述Si衬底的上表面，所述第二凹槽内的Ge层的上表面低于所述Si衬底的上表面；4）于所述Ge层表面形成止刻层；5）于所述止刻层表面形成Ⅲ-Ⅴ族半导体层，且使所述第二凹槽内的Ⅲ-Ⅴ族半导体层的上表面高于所述第一凹槽内的Ge层的上表面；6）刻蚀上述所得结构的表面直至露出所述第一凹槽内的Ge层，并使所述Ge层、SiO2层及Ⅲ-Ⅴ族半导体层的上表面处于同一平面；7）于所述Ge层制备PMOS器件，于所述Ⅲ-Ⅴ族半导体层制备NMOS器件。

[0009] 在本发明的CMOS器件的制作方法中，采用选择性外延技术形成所述Ge层、止刻层以及Ⅲ-Ⅴ族半导体层。

[0010] 在本发明的CMOS器件的制作方法中，所述Ⅲ-Ⅴ族半导体层的材料为GaN、GaP、GaAs、GaSb、AlN、AlP、AlAs、AlSb、InN、InP、InAs、InSb或上述材料的任意组合。

[0011] 在本发明的CMOS器件的制作方法中，所述止刻层为SixGeyCzSn(1-x-y-z)层、组分不同于所述Ⅲ-Ⅴ族半导体层的第二Ⅲ-Ⅴ族半导体层、B或P掺杂的SiGe层、B或P掺杂的Ⅲ-Ⅴ族半导体层。

[0012] 在本发明的CMOS器件的制作方法中，所述步骤6）中，先采用选择性腐蚀技术刻蚀上述所得结构的表面至所述第一凹槽内的止刻层，然后继续刻蚀直至露出所述第一凹槽内的Ge层，并使所述Ge层、SiO2层及Ⅲ-Ⅴ族半导体层的表面处于同一平面。

[0013] 作为本发明的CMOS器件的制作方法的一个优选方案，所述步骤6）还包括采用机械化学抛光法对所述Ge层、SiO2层及Ⅲ-Ⅴ族半导体层表面进行抛光的步骤。

[0014] 在本发明的CMOS器件的制作方法中，所述步骤7）至少包括步骤：7-1）对所述Ge层进行N型导电类型离子注入形成N阱，对所述Ⅲ-Ⅴ族半导体层进行P型导电类型离子注入形成P阱；7-2）于所述Ge层表面及Ⅲ-Ⅴ族半导体层表面制作栅区结构；7-3）对所述Ge层进行P型导电类型离子注入以在所述栅区结构两侧形成PMOS管的源区及漏区；7-4）对所述Ⅲ-Ⅴ族半导体层进行N型导电类型离子注入以在所述栅区结构两侧形成NMOS管的源区及漏区；7-5）制备PMOS管及NMOS管的源电极及漏电极。

[0015] 本发明还提供一种依据上述任意一项所述的CMOS器件的制作方法所制作的CMOS器件。

[0016] 如上所述，本发明的CMOS器件及其制作方法，具有以下有益效果：于具有SiO2层的Si衬底中分别形成第一深度的第一凹槽及大于所述第一深度的第二深度的第二凹槽，于所述第一凹槽及第二凹槽内分别形成Ge层、止刻层以及Ⅲ-Ⅴ族半导体层，然后采用选择性腐蚀技术刻蚀上述结构至所述第一凹槽内的Ge层，并使所述Ge层、SiO2层及Ⅲ-Ⅴ族半导体层处于同一平面，最后在所述Ge层上制作PMOS器件，在所述Ⅲ-Ⅴ族半导体层上制作NMOS器件以完成所述CMOS器件的制作。本发明只需在外延后通过选择性腐蚀工艺及抛光工艺即可获得具有Ge层及Ⅲ-Ⅴ族半导体层混合材料沟道的衬底，工艺简单，有利于降低成本；在该衬底上制备CMOS器件，具有较高的工作速度，有利于提高器件的性能。

附图说明

[0017] 图1~2显示为本发明的种CMOS器件的制作方法步骤1）所呈现的结构示意图。

[0018] 图3~4显示为本发明的种CMOS器件的制作方法步骤2）所呈现的结构示意图。

[0019] 图5显示为本发明的种CMOS器件的制作方法步骤3）所呈现的结构示意图。

[0020] 图6显示为本发明的种CMOS器件的制作方法步骤4）所呈现的结构示意图。

[0021] 图7显示为本发明的种CMOS器件的制作方法步骤5）所呈现的结构示意图。

[0022] 图8~9显示为本发明的种CMOS器件的制作方法步骤6）所呈现的结构示意图。

[0023] 图10显示为本发明的种CMOS器件的制作方法步骤7）所呈现的结构示意图。

[0024] 图11显示为本发明的种CMOS器件的制作方法步骤7）完成后一个CMOS单元呈现的结构示意图。

[0025] 元件标号说明

[0026] 101 Si衬底

[0027] 102 SiO2层

[0028] 103 第一凹槽

[0029] 104 第二凹槽

[0030] 105 Ge层

[0031] 106 止刻层

[0032] 107 Ⅲ-Ⅴ族半导体层

[0033] 108 NMOS器件

[0034] 109 PMOS器件

具体实施方式

[0035] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0036] 请参阅图1~图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0037] 如图1~11所示，本发明提供一种CMOS器件的制作方法，所述制作方法至少包括步骤：

[0038] 如图1~2所示，首先进行步骤1），提供一Si衬底101，并于所述Si衬底101上形成具有第一厚度的SiO2层102。所述SiO2层102可以通过热氧化方法制备，也可以通过化学气相沉积法等进行制备。在本实施例中，所述SiO2层102通过热氧化方法进行制备。所述第一厚度可根据不同的需求进行选择，其厚度范围为10~9000nm。

[0039] 如图3~4所示，然后进行步骤2），刻蚀所述SiO2层102及Si衬底101，形成至少一个达到第一深度的第一凹槽103；并刻蚀所述SiO2层102及Si衬底101，形成至少一个达到第二深度的第二凹槽104，且所述第二深度大于所述第一深度。

[0040] 在本实施例中，先制作光刻图形，然后对所述SiO2层102及Si衬底101进行刻蚀，形成至少一个达到第一深度的第一凹槽103；然后再次制作光刻图形并刻蚀所述SiO2层102及Si衬底101，形成至少一个达到第二深度的第二凹槽104，且所述第二深度大于所述第一深度。当然，在其它的实施例中，也可以先刻蚀出深度较大的凹槽，然后再刻蚀深度较小的凹槽。

[0041] 如图5所示，接着进行步骤3），于所述第一凹槽103及第二凹槽104内形成Ge层105，且使所述第一凹槽103内的Ge层105的上表面高于所述Si衬底101的上表面，所述第二凹槽104内的Ge层105的上表面低于所述Si衬底101的上表面。

[0042] 在本实施例中，采用化学气相沉积法沉积纯Ge，由于纯Ge在SiO2层102上难以成核生长，而可以在Si表面上可以成核生长，因而外延时，Ge只选择性地在第一凹槽103及第二凹槽104内的Si衬底101表面生长。当然，也可以在沉积Ge的同时通入适量的HCl以降低Ge在SiO2层102上的成核速度及生长速度，以达到更好的外延选择效果。

[0043] 所述第一凹槽103内的Ge层105的上表面高于所述Si衬底101的上表面，所述第二凹槽104内的Ge层105的上表面低于所述Si衬底101的上表面。如图5所示，所述第一凹槽103内的Ge层105的上表面与所述Si衬底101的上表面具有一个正值的高度差h1，且所述Si衬底101的上表面与所述第二凹槽104内的Ge层105的上表面也具有一个正值的高度差h2，其中，h1、h2的具体数值根据实际需求进行确定。

[0044] 如图6所示，接着进行步骤4），于所述Ge层105表面形成止刻层106。在本实施集中，采用选择性外延法形成所述止刻层106。

[0045] 如图7所示，接着进行步骤5），于所述止刻层106表面形成Ⅲ-Ⅴ族半导体层107，且使所述第二凹槽104内的Ⅲ-Ⅴ族半导体层107的上表面高于所述第一凹槽103内的Ge层105的上表面。在本实施例中，采用选择性外延法于所述止刻层106表面形成Ⅲ-Ⅴ族半导体层107。

[0046] 所述Ⅲ-Ⅴ族半导体层107的材料为GaN、GaP、GaAs、GaSb、AlN、AlP、AlAs、AlSb、InN、InP、InAs、InSb或上述材料的任意组合。在本实施例中，所述Ⅲ-Ⅴ族半导体层107的材料为GaAs。所述第二凹槽104内的Ⅲ-Ⅴ族半导体层107的上表面高于所述第一凹槽103内的Ge层105的上表面，如图7所示，所述Ⅲ-Ⅴ族半导体层107的上表面与所述第一凹槽103内的Ge层105的上表面具有一正值的高度差h3。

[0047] 所述止刻层106为SixGeyCzSn(1-x-y-z)层、组分不同于所述Ⅲ-Ⅴ族半导体层107的第二Ⅲ-Ⅴ族半导体层107、B或P掺杂的SiGe层105、B或P掺杂的Ⅲ-Ⅴ族半导体层107。在本实施例中，所述止刻层106为Si0.6Ge0.1C0.2Sn0.1层。

[0048] 如图8~9所示，接着进行步骤6），刻蚀上述所得结构的表面直至露出所述第一凹槽103内的Ge层105，并使所述Ge层105、SiO2层102及Ⅲ-Ⅴ族半导体层107的上表面处于同一平面。

[0049] 在本实施例中，先采用选择性腐蚀技术刻蚀上述所得结构的表面至所述第一凹槽103内的止刻层106，然后继续刻蚀直至露出所述第一凹槽103内的Ge层105，并使所述Ge层105、SiO2层102及Ⅲ-Ⅴ族半导体层107的表面处于同一平面。上述步骤完成后，还包括采用机械化学抛光法对所述Ge层105、SiO2层102及Ⅲ-Ⅴ族半导体层107表面进行抛光的步骤，以使所述Ge层105、SiO2层102及Ⅲ-Ⅴ族半导体层107的表面平整以备后续工艺的进行。本发明只需通过选择性腐蚀和抛光即可获得Ge层105及Ⅲ-Ⅴ族半导体层
107作为器件的沟道，工艺简单，可以大大地节约器件的制作周期及制作成本。

[0050] 如图10~11所示，最后进行步骤7），于所述Ge层105制备PMOS器件109，于所述Ⅲ-Ⅴ族半导体层107制备NMOS器件108。

[0051] 在本实施例中，所述步骤7）至少包括步骤：

[0052] 7-1）对所述Ge层105进行N型导电类型离子注入形成N阱，对所述Ⅲ-Ⅴ族半导体层107进行P型导电类型离子注入形成P阱；

[0053] 7-2）于所述Ge层105表面及Ⅲ-Ⅴ族半导体层107表面制作栅区结构；在本实施例中，所述栅区结构包括结合于Ge层105或Ⅲ-Ⅴ族半导体层107的栅氧层、结合于所述栅氧层的多晶硅栅，以及制作于所述栅氧层及多晶硅栅侧壁的保护侧墙结构。

[0054] 7-3）对所述Ge层105进行P型导电类型离子注入以在所述栅区结构两侧形成PMOS管的源区及漏区；在本实施例中，制作掩膜版遮挡住Ⅲ-Ⅴ族半导体层107区域，然后采用自对准工艺对所述Ge层105进行P型导电类型离子注入以在所述栅区结构两侧形成PMOS管的源区及漏区。

[0055] 7-4）对所述Ⅲ-Ⅴ族半导体层107进行N型导电类型离子注入以在所述栅区结构两层形成NMOS管的源区及漏区；在本实施例中，制作掩膜版遮挡住Ge层105区域，然后采用自对准工艺对所述Ⅲ-Ⅴ族半导体层107进行N型导电类型离子注入以在所述栅区结构两侧形成NMOS管的源区及漏区。

[0056] 7-5）制备PMOS管及NMOS管的源电极及漏电极，已完成所述CMOS器件的制作。

[0057] 请参阅图10及图11，本发明还提供一种依据上述CMOS器件的制作方法所制作的CMOS器件，所述CMOS器件至少包括于Ⅲ-Ⅴ族半导体层107制作的NMOS管以及在Ge层105制作的PMOS管，其结构如图10所示，其局部放大的结构如图11所示。由于Ⅲ-Ⅴ族半导体的电子迁移速率较高，而Ge的空穴迁移率较高，本发明在Ⅲ-Ⅴ族半导体层107制作的NMOS管以及在Ge层105制作的PMOS管，因而本发明的CMOS器件具有较快的工作速度。

[0058] 综上所述，本发明的CMOS器件及其制作方法，于具有SiO2层102的Si衬底101中分别形成第一深度的第一凹槽103及大于所述第一深度的第二深度的第二凹槽104，于所述第一凹槽103及第二凹槽104内分别形成Ge层105、止刻层106以及Ⅲ-Ⅴ族半导体层107，然后采用选择性腐蚀技术刻蚀上述结构至所述第一凹槽103内的Ge层105，并使所述Ge层105、SiO2层102及Ⅲ-Ⅴ族半导体层107处于同一平面，最后在所述Ge层105上制作PMOS器件109，在所述Ⅲ-Ⅴ族半导体层107上制作NMOS器件108以完成所述CMOS器件的制作。本发明只需在外延后通过选择性腐蚀工艺及抛光工艺即可获得具有Ge层105及Ⅲ-Ⅴ族半导体层107混合材料沟道的衬底，工艺简单，有利于降低成本；在该衬底上制备CMOS器件，具有较高的工作速度，有利于提高器件的性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0059] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。