一种用于电机转速测量的高精度自适应装置

摘要

本发明公开了一种用于电机转速测量的高精度自适应装置，至少包括晶振、编码器信号调理电路、FPGA芯片和微处理器电路；FPGA芯片至少包括复位脉冲Z周期测量电路、自适应速度测量电路和寄存器组。复位脉冲Z周期测量电路由延迟电路、时钟分频器、计数器和时间数字转换器组成，实现高精度的电机转速测量；自适应速度测量电路由周期预估电路、自适应周期阀门生成电路、自适应周期测量电路和求补电路组成，实现自适应的电机转速测量。采用本发明能消除编码器机械误差对电机转速测量精度造成的影响，使得转速测量精度不受限于计数时钟，而且能根据电机的不同转速自适应改变测量周期，减少电机低转速的测量响应时间，提高中高转速的测量精度。

权利要求

1.一种用于电机转速测量的高精度自适应装置，适用于安装有增量式光电编码器的电机，至少包括晶振(3)、编码器信号调理电路(4)、FPGA芯片(5)和微处理器电路(6)，其特征在于，所述的FPGA芯片(5)至少包括：复位脉冲Z周期测量电路(7)、自适应速度测量电路(8)和寄存器组(9)，这些电路是由硬件描述语言Verilog HDL编程实现；

所述的编码器信号调理电路(4)的输入端与增量式光电编码器(2)的A，B，Z信号相连，经编码器信号调理电路(4)的信号Z与复位脉冲Z周期测量电路(7)相连，经编码器信号调理电路(4)的信号A与自适应速度测量电路(8)相连；所述的晶振(3)分别与复位脉冲Z周期测量电路(7)、自适应速度测量电路(8)相连；所述的寄存器组(9)分别与复位脉冲Z周期测量电路(7)、自适应速度测量电路(8)和微处理器电路(6)相连；

所述的复位脉冲Z周期测量电路(7)由延迟电路(710)、第一时钟分频器(720)、第一计数器(730)和第一时间数字转换器(740)组成；经编码器信号调理电路(4)的信号Z分别与延迟电路(710)的输入端delay_in、第一计数器(730)的锁存端latch和第一时间数字转换器(740)的输入端in相连，第一时钟分频器(720)的输入端clk_in与晶振(3)的输出端clock相连，第一时钟分频器(720)的输出端clock1分别与第一计数器(730)的时钟端clk1和第一时间数字转换器(740)的使能端 相连，第一计数器(730)的复位端reset与延迟电路(710)的输出端delay_out相连，第一计数器(730)的数据输出端q[15..0]与第一寄存器(910)的数据输入端din[15..0]连接，第一时间数字转换器(740)的数据输出端q[15..0]与第二寄存器(920)的数据输入端din[15..0]相连；

所述的复位脉冲Z周期测量电路(7)和自适应速度测量电路(8)并行实现对电机转速的测量。

2.如权利要求1所述的用于电机转速测量的高精度自适应装置，其特征在于，所述的寄存器组(9)由第一寄存器(910)、第二寄存器(920)、第三寄存器(930)、第四寄存器(940)、第五寄存器(950)和第六寄存器(960)组成。

3.如权利要求1所述的用于电机转速测量的高精度自适应装置，其特征在于，所述的自适应速度测量电路(8)由周期预估电路(810)、自适应周期阀门生成电路(820)、自适应周期测量电路(830)和求补电路(840)组成；所述的周期预估电路(810)由第二时钟分频器(811)和第二计数器(812)组成；所述的自适应周期阀门生成电路(820)由译码电路(821)、第三计数器(822)、下降沿检测电路(823)和上升沿检测电路(824)组成；所述的自适应周期测量电路(830)由第三时钟分频器(831)、第四计数器(832)、第二时间数字转换器(833)和第三时间数字转换器(834)组成；

第二时钟分频器(811)的输入端clk_in和输出端clock2分别与晶振(3)的输出端clock和第二计数器(812)的时钟端clk2相连，第三计数器(822)的溢出标志信号输出端co分别与第二计数器(812)的使能端en_co、下降沿检测电路(823)的输入端n_in和上升沿检测电路(824)的输入端p_in相连，第二计数器(812)的数据输出端q[7..0]与译码电路(821)的数据输入端din[7..0]相连，译码电路(821)的数据输出端dout[7..0]分别与第三计数器(822)的预设值数据输入端rin[7..0]和求补电路(840)的数据输入端cin[7..0]相连，经编码器信号调理电路(4)的信号A与第三计数器(822)的时钟端clk_a相连，下降沿检测电路(823)的输出端n_out分别与第四计数器(832)的复位端reset和第二时间数字转换器(833)的输入端in相连，上升沿检测电路(824)的输出端p_out分别与第四计数器(832)的锁存端latch和第三时间数字转换器(834)的输入端in相连，第三时钟分频器(831)的输入端clk_in与晶振(3)的输出端clock相连，第三时钟分频器(831)的输出端clock3分别与第四计数器(832)的时钟端clk3、第二时间数字转换器(833)的使能端 和第三时间数字转换器(834)的使能端 相连，第四计数器(832)的数据输出端q[15..0]与第三寄存器(930)的数据输入端din[15..0]相连，第二时间数字转换器(833)的数据输出端q[5..0]与第四寄存器(940)的数据输入端din[5..0]相连，第三时间数字转换器(834)的数据输出端q[5..0]与第五寄存器(950)的数据输入端din[5..0]相连，求补电路(840)的数据输出端cout[7..0]与第六寄存器(960)的数据输入端din[7..0]相连。

说明书

一种用于电机转速测量的高精度自适应装置

技术领域

[0001] 本发明涉及电机转速测量技术领域，具体来说是用于安装有增量式光电编码器的电机的一种电机转速测量的高精度自适应装置。

背景技术

[0002] 工业自动化、航空、汽车、精密数控机床、加工中心、导航系统、机器人等许多领域，通常采用光电编码器测量电机转速，实现系统的闭环、半闭环控制。目前，处理光电编码器信号实现电机转速测量的装置有：通用计数器芯片、专用光电编码信号处理芯片、数字信号处理器(DSP)和FPGA等装置。采用通用计数器芯片(如：NEC公司的uPD4702和uPD4704)和专用光电编码信号处理芯片(如：Agilent公司的HCTL2032)实现电机转速测量存在精度低，处理速度慢，需要大量的外围器件，电路结构复杂，可靠性低等不足。采用具有正交解码模块的专用DSP(如：TI公司的TMS320F2812)和FPGA装置处理速度快，但测量方法局限于T法、M法、MT法实现电机转速测量，其中MT法在整个转速范围内都有较好的准确性，但是低速时需要较长的检测时间才能保证精度，无法满足转速检测系统的快速动态响应的要求，并且采用上述3种方法的装置检测精度通常受编码器机械制造误差影响，或者受限于计数时钟的时钟频率，而且不能根据不同的转速自适应改变测量周期。

发明内容

[0003] 本发明的目的在于提供一种用于电机转速测量的高精度自适应装置，实现对安装有增量式光电编码器的电机的高精度自适应的转速测量，消除编码器机械制造误差对电机转速测量精度造成的影响，并根据电机不同的转速自适应改变测量周期，适应电机低转速和中高转速间的测量转换，进而减少电机低转速的测量响应时间，提高中高转速的测量精度；使得该装置的检测精度不受限于计数时钟的时钟频率，在一定程度上提高电机转速测量精度。

[0004] 本发明的技术方案如下：

[0005] 一种用于电机转速测量的高精度自适应装置，适用于安装有增量式光电编码器的电机，至少包括晶振3、编码器信号调理电路4、FPGA芯片5和微处理器电路6，所述的FPGA芯片5至少包括：复位脉冲Z周期测量电路7、自适应速度测量电路8和寄存器组9，这些电路是由硬件描述语言Verilog HDL编程实现；

[0006] 所述的编码器信号调理电路4的输入端与增量式光电编码器2的A，B，Z信号相连，经编码器信号调理电路4的信号Z与复位脉冲Z周期测量电路7相连，经编码器信号调理电路4的信号A与自适应速度测量电路8相连；所述的晶振3分别与复位脉冲Z周期测量电路7、自适应速度测量电路8相连；所述的寄存器组9分别与复位脉冲Z周期测量电路7、自适应速度测量电路8和微处理器电路6相连；

[0007] 所述的复位脉冲Z周期测量电路7和自适应速度测量电路8并行实现对电机转速的测量。

[0008] 所述的寄存器组9由寄存器910、寄存器920、寄存器930、寄存器940、寄存器950和寄存器960组成。

[0009] 所述的复位脉冲Z周期测量电路7由延迟电路710、时钟分频器720、计数器730和时间数字转换器740组成；

[0010] 所述的经编码器信号调理电路4的信号Z分别与延迟电路710的输入端delay_in、计数器730的锁存端latch和时间数字转换器740的输入端in相连，时钟分频器720的输入端clk_in与晶振3的输出端clock相连，时钟分频器720的输出端clock1分别与计数器730的时钟端clk1和时间数字转换器740的使能端 相连，计数器730的复位端reset与延迟电路710的输出端delay_out相连，计数器730的数据输出端q[15..0]与寄存器910的数据输入端din[15..0]连接，时间数字转换器740的数据输出端q[5..0]与寄存器920的数据输入端din[5..0]相连。

[0011] 所述的自适应速度测量电路8由周期预估电路810、自适应周期阀门生成电路820、自适应周期测量电路830和求补电路840组成；所述的周期预估电路810由时钟分频器811和计数器812组成；所述的自适应周期阀门生成电路820由译码电路821、计数器
822、下降沿检测电路823和上升沿检测电路824组成；所述的自适应周期测量电路830由时钟分频器831、计数器832、时间数字转换器833和时间数字转换器834组成；

[0012] 时钟分频器811的输入端clk_in和输出端clock2分别与晶振3的输出端clock和计数器812的时钟端clk2相连，计数器822的溢出标志信号输出端co分别与计数器812的使能端en_co、下降沿检测电路823的输入端n_in和上升沿检测电路824的输入端p_in相连，计数器812的数据输出端q[7..0]与译码电路821的数据输入端din[7..0]相连，译码电路821的数据输出端dout[7..0]分别与计数器822的预设值数据输入端rin[7..0]和求补电路840的数据输入端cin[7..0]相连，经编码器信号调理电路4的信号A与计数器822的时钟端clk_a相连，下降沿检测电路823的输出端n_out分别与计数器832的复位端reset和时间数字转换器833的输入端in相连，上升沿检测电路824的输出端p_out分别与计数器832的锁存端latch和时间数字转换器834的输入端in相连，时钟分频器831的输入端clk_in与晶振3的输出端clock相连，时钟分频器831的输出端clock3分别与计数器832的时钟端clk3、时间数字转换器833的使能端 和时间数字转换器834的使能端相连，计数器832的数据输出端q[15..0]与寄存器930的数据输入端din[15..0]相连，时间数字转换器833的数据输出端q[5..0]与寄存器940的数据输入端din[5..0]相连，时间数字转换器834的数据输出端q[5..0]与寄存器950的数据输入端din[5..0]相连，求补电路840的数据输出端cout[7..0]与寄存器960的数据输入端din[7..0]相连。

[0013] 本发明的有益效果在于：

[0014] (1)该装置中主要的高精度自适应转速测量电路是在FPGA中用硬件描述语言VerilogHDL编程实现，这使得测量装置的响应速度快，电路简单，易于实现。

[0015] (2)该装置中的复位脉冲Z周期测量电路，是通过测量经编码器信号调理电路的信号Z得到复位脉冲Z周期，进而得到电机转速，因为复位脉冲Z不受编码器本身存在的槽间距不均匀的机械制造误差的影响，所以该电路能消除编码器机械制造误差对电机转速测量精度造成的影响。

[0016] (3)该装置中的自适应速度测量电路，对经编码器信号调理电路的信号A进行周期预估，然后根据预估周期，自适应改变速度测量周期内编码器脉冲A的个数，并测量自适应速度测量周期，得到电机转速，实现根据电机不同的转速自适应改变测量周期，适应电机低转速和中高转速间的测量转换，进而减少电机低转速的测量响应时间，提高中高转速的测量精度。

[0017] (4)该装置中在复位脉冲Z周期测量电路和自适应速度测量电路的自适应周期测量电路中使用时间数字转换器，将时间测量精度提高到200ps，使得该装置的检测精度不受限于计数时钟的时钟频率，在一定程度上提高电机转速测量精度。

附图说明

[0018] 图1是本发明的电机转速测量装置系统图

[0019] 图2是本发明的FPGA内部功能电路图

[0020] 图3是本发明的复位脉冲Z周期测量原理示意图

[0021] 图4(a)是本发明的时间数字转换器结构示意图

[0022] 图4(b)是时间数字转换器740的应用示意图

[0023] 图4(c)是时间数字转换器833的应用示意图

[0024] 图4(d)是时间数字转换器834的应用示意图

[0025] 图5是本发明的自适应速度测量原理示意图

[0026] 1-电机，2-增量式光电编码器，3-晶振，4-编码器信号调理电路，5-FPGA芯片，6-微处理器电路，7-复位脉冲Z周期测量电路，8-自适应速度测量电路，9-寄存器组；
710-延迟电路，720-时钟分频器，730-计数器，740-时间数字转换器，810-周期预估电路，
811-时钟分频器，812-计数器，820-自适应周期阀门生成电路，821-译码电路，822-计数器，823-下降沿检测电路，824-上升沿检测电路，830-自适应周期测量电路，831-时钟分频器，832-计数器，833-时间数字转换器，834-时间数字转换器，840-求补电路，910-寄存器，
920-寄存器，930-寄存器，940-寄存器，950-寄存器，960-寄存器。

具体实施方式

[0027] 下面结合附图对本发明的具体实施作进一步的说明：

[0028] 如图1所示，一种用于电机转速测量的高精度自适应装置，适用于安装有增量式光电编码器的电机，至少包括电机1、增量式光电编码器2、晶振3、编码器信号调理电路4、FPGA芯片5和微处理器电路6，所述的电机1轴上安装有增量式光电编码器2，所述的增量式光电编码器2生成的编码器信号A、B、Z送入编码器信号调理电路4，经编码器信号调理电路4的信号A、Z与FPGA芯片5相连，所述的FPGA芯片5与晶振3、编码器信号调理电路4和微处理器电路6相连。

[0029] 如图2所示，所述的FPGA芯片5的内部电路至少包括：复位脉冲Z周期测量电路7、自适应速度测量电路8和寄存器组9，这些电路是由硬件描述语言Verilog HDL编程实现。

[0030] 所述的经编码器信号调理电路4的信号Z与复位脉冲Z周期测量电路7相连，经编码器信号调理电路4的信号A与自适应速度测量电路8相连；所述的晶振3分别与复位脉冲Z周期测量电路7、自适应速度测量电路8相连；所述的寄存器组9分别与复位脉冲Z周期测量电路7、自适应速度测量电路8和微处理器电路6相连；

[0031] 所述的复位脉冲Z周期测量电路7和自适应速度测量电路8并行实现对电机转速的测量。

[0032] 所述的寄存器组9由寄存器910、寄存器920、寄存器930、寄存器940、寄存器950和寄存器960组成，用于锁存来自复位脉冲Z周期测量电路7和自适应速度测量电路8的数据。

[0033] 所述的复位脉冲Z周期测量电路7由延迟电路710、时钟分频器720、计数器730和时间数字转换器740组成，用于测量经编码器信号调理电路4的信号Z获取复位脉冲Z的粗周期和补偿时间间隔，然后分别锁存到寄存器910和寄存器920。

[0034] 复位脉冲Z周期测量电路7的内部连接关系是：经编码器信号调理电路4的信号Z分别与延迟电路710的输入端delay_in、计数器730的锁存端latch和时间数字转换器740的输入端in相连，时钟分频器720的输入端clk_in与晶振3的输出端clock相连，时钟分频器720的输出端clock1分别与计数器730的时钟端clk1和时间数字转换器740的使能端 相连，计数器730的复位端reset与延迟电路710的输出端delay_out相连，计数器730的数据输出端q[15..0]与寄存器910的数据输入端din[15..0]连接，时间数字转换器740的数据输出端q[5..0]与寄存器920的数据输入端din[5..0]相连。

[0035] 所述的自适应速度测量电路8由周期预估电路810、自适应周期阀门生成电路820、自适应周期测量电路830和求补电路840组成，用于对经编码器信号调理电路4的信号A进行自适应速度测量处理，获取自适应速度测量周期的粗周期，开始时刻的补偿时间间隔、结束时刻的补偿时间间隔和自适应速度测量周期内编码器脉冲A的脉冲个数，分别锁存到寄存器930、寄存器940、寄存器950和寄存器960。

[0036] 所述的周期预估电路810由时钟分频器811和计数器812组成，用于预估编码器脉冲A的周期；所述的自适应周期阀门生成电路820由译码电路821，计数器822，下降沿检测电路823和上升沿检测电路824组成，用于决定自适应速度测量周期的开始时刻与结束时刻；所述的自适应周期测量电路830由时钟分频器831、计数器832、时间数字转换器833和时间数字转换器834组成，用于测量自适应速度测量的周期，所述求补电路840用于获取一个自适应速度测量周期内编码器脉冲A的脉冲个数。

[0037] 自适应速度测量电路8的内部连接关系是：时钟分频器811的输入端clk_in和输出端clock2分别与晶振3的输出端clock和计数器812的时钟端clk2相连，计数器822的溢出标志信号输出端co分别与计数器812的使能端en_co、下降沿检测电路823的输入端n_in和上升沿检测电路824的输入端p_in相连，计数器812的数据输出端q[7..0]与译码电路821的数据输入端din[7..0]相连，译码电路821的数据输出端dout[7..0]分别与计数器822的预设值数据输入端rin[7..0]和求补电路840的数据输入端cin[7..0]相连，经编码器信号调理电路4的信号A与计数器822的时钟端clk_a相连，下降沿检测电路823的输出端n_out分别与计数器832的复位端reset和时间数字转换器833的输入端in相连，上升沿检测电路824的输出端p_out分别与计数器832的锁存端latch和时间数字转换器834的输入端in相连，时钟分频器831的输入端clk_in与晶振3的输出端clock相连，时钟分频器831的输出端clock3分别与计数器832的时钟端clk3、时间数字转换器833的使能端 和时间数字转换器834的使能端 相连，计数器832的数据输出端q[15..0]与寄存器930的数据输入端din[15..0]相连，时间数字转换器833的数据输出端q[5..0]与寄存器940的数据输入端din[5..0]相连，时间数字转换器834的数据输出端q[5..0]与寄存器950的数据输入端din[5..0]相连，求补电路840的数据输出端cout[7..0]与寄存器960的数据输入端din[7..0]相连。

[0038] 如图3所示，复位脉冲Z周期包括复位脉冲Z粗周期TZS、当前复位脉冲Z周期的补偿时间间隔Tzaux(j)和上一复位脉冲Z周期的补偿时间间隔Tzaux(j-1)。

[0039] 计数器730的计数时钟clock1的周期是TZ0，锁存于寄存器910的计数器730的计数值是NZ，则复位脉冲Z粗周期的计算为：

[0040] TZS＝TZ0×NZ (1)

[0041] 式中，TZS是复位脉冲Z粗周期，TZ0是计数时钟clock1的周期，NZ是计数器730的计数值。

[0042] 如图4(a)所示，一个与门和一个D触发器构成一个延迟单元，时间数字转换器(Time-to-Digital Converter TDC)由一个转换器和63个延迟单元组成，用于测量 端输入的信号的上升沿与in端输入的信号的上升沿的时间间隔。测量原理是，当 为低电平时，所有D触发器是开通的，输出状态和in的输入状态相同，当in由低电平跳到高电平时，此高电平开始从第一个D触发器传播，顺序改变D触发器输出状态(由0到1)，经过N×τD(每个D触发器延迟时间为τD)时间后，前N个D触发器输出为高电平，其余的仍是低电平，当 由低电平跳到高电平时，顺序关断D触发器，使D触发器输出状态保持高电平，直到被复位(B3复位L1，B4复位L2等)，与门的延迟时间τA小于D触发器的延迟时间τD，经过N×(τD-τA)时间后， 的高电平，关断D触发器，阻止in的高电平传播，此时63个D触发器的状态被转换器转换为6位二进制数，转换器输出端的数据q[5..0]表示 端输入的信号的上升沿比in端输入的信号的上升沿延迟的延迟单元个数，延迟单元的延迟时间τ为τD-τA，N×(τD-τA)即是 端输入的信号的上升沿与in端输入的信号的上升沿的时间间隔，N是q[5..0]所表示的数值。

[0043] 如图4(b)所示，时间数字转换器740的 端与clock1相连，in端与经编码器信号调理电路4的信号Z相连，则锁存于寄存器920的时间数字转换器740的输出数值Nza(j)表示复位脉冲Z(j)上升沿后clock1的第一个上升沿滞后于复位脉冲Z(j)的上升沿的延迟单元个数，而时间数字转换器740的延迟单元的延迟时间为t1(此应用中t1为200ps)，则第j周期，复位脉冲Z(j)的补偿时间间隔的计算为：

[0044] Tzaux(j)＝Nza(j)×t1 (2)

[0045] 式中，Tzaux(j)是第j周期复位脉冲Z的补偿时间间隔，Nza(j)是延迟单元个数，t1是延迟单元的延迟时间，j＝1，2，......。

[0046] 结合公式(1)和公式(2)，复位脉冲Z周期的计算为：

[0047] TZ＝TZS+Tzaux(j-1)-Tzaux(j)

[0048] ＝TZ0×NZ+Nza(j-1)×t1-Nza(j)×t1＝TZ0×NZ+(Nza(j-1)-Nza(j)×t1 (3)[0049] 式中，TZ是复位脉冲Z周期，TZS是复位脉冲Z的粗周期，Tzaux(j-1)、Tzaux(j)分别是第(j-1)周期和第j周期内复位脉冲Z的补偿时间间隔，j＝1，2，......；

[0050] 根据复位脉冲Z周期测量原理得到的电机转速的计算为：

[0051]

[0052] 式中，ωrZ是利用复位脉冲Z周期测量原理计算得到的电机转速，TZS是复位脉冲Z的粗周期，Tzaux(j-1)、Tzaux(j)分别是第(j-1)周期和第j周期内复位脉冲Z的补偿时间间隔，j＝1，2，......。

[0053] 如图5所示，自适应速度测量包括速度预估阶段和速度测量阶段。

[0054] 速度预估阶段，计数器812以clock2为计数时钟，在计数器822的溢出标志信号co为高电平的时间内，测量脉冲A的周期，得到的计数值为NE，译码电路821根据NE自适应的改变计数器822的预设值Nr，从而改变自适应速度测量周期。NE数值大表示脉冲A周期大，电机转速慢，增大预设值Nr来减少自适应速度测量周期内编码器脉冲A的个数Np，从而减小自适应速度测量周期，反之，NE数值小表示脉冲A周期小，电机转速快，减小预设值Nr来增加自适应速度测量周期内编码器脉冲A的个数Np，从而增大自适应速度测量周期。

[0055] 速度测量阶段，计数器822，以编码器脉冲A为计数时钟，从预设值Nr开始加1计数，直到最大值(所有位都为1，此应用为8′hFF)。计数器822从Nr计数到最大值(8′hFF)的时间内，溢出标志信号co保持低电平，所保持的时间是一个自适应速度测量周期，co经过下降沿检测电路823生成自适应速度测量周期的开始时刻脉冲START，co经过上升沿检测电路824生成自适应速度测量周期的结束时刻脉冲STOP。计数值达到最大值(8′hFF)时，溢出标志信号co为高电平，保持一个编码器脉冲A周期，用于下一自适应速度测量周期的速度预估。

[0056] 一个自适应速度测量周期内编码器脉冲A的脉冲个数的计算为：

[0057] Np＝8′hFF-Nr (5)

[0058] 式中，Np是一个自适应速度测量周期内编码器脉冲A的脉冲个数，8′hFF是计数器822的最大值(所有位都为1)，Nr是计数器822的预设值；

[0059] 自适应速度测量周期包括自适应速度测量粗周期、开始时刻脉冲START的补偿时间间隔和结束时刻脉冲STOP的补偿时间间隔。

[0060] 计数器832的计数时钟clock3的周期是Tt，锁存于寄存器930的计数器832的计数值是Nr，则自适应速度测量粗周期的计算为：

[0061] TT＝NT×Tt (6)

[0062] 式中，TT是自适应速度测量粗周期，NT是计数器832的计数值，Tt是计数时钟clock3的周期。

[0063] 如图4(c)所示，时间数字转换器833的 端与clock3相连，in端与开始时刻脉冲START相连，则锁存于寄存器940的时间数字转换器833的输出数值Nta表示开始时刻脉冲START上升沿后clock3的第一个上升沿滞后于开始时刻脉冲START上升沿的延迟单元个数，而时间数字转换器833的延迟单元的延迟时间为t2，则开始时刻脉冲START的补偿时间间隔的计算为：

[0064] Tpaux(i-1)＝Nta×t2 (7)

[0065] 式中，Tpaux(i-1)是自适应速度测量周期开始时刻脉冲START的补偿时间间隔，Nta是延迟单元个数，t2是延迟单元的延迟时间。

[0066] 如图4(d)所示，时间数字转换器834的 端与clock3相连，in端与结束时刻脉冲STOP相连，则锁存于寄存器950的时间数字转换器834输出数值Ntb表示结束时刻脉冲STOP上升沿后clock3的第一个上升沿滞后于结束时刻脉冲STOP上升沿的延迟单元个数，而时间数字转换器834的延迟单元的延迟时间为t2，则结束时刻脉冲STOP的补偿时间间隔的计算为：

[0067] Tpaux(i)＝Ntb×t2 (8)

[0068] 式中，Tpaux(i)自适应速度测量周期结束时刻脉冲STOP的补偿时间间隔，Ntb是延迟单元个数，t2是延迟单元的延迟时间。

[0069] 结合公式(6)、公式(7)和公式(8)，得出自适应速度测量周期的计算为：

[0070] TS＝TT+Tpaux(i-1)-Tzaux(i)＝NT×Tt+Nta×t2-Ntb×t2＝NT×Tt+(Nta-Ntb)×t2 (9)[0071] 式中，TS是自适应速度测量周期，TT是自适应速度测量的粗周期，Tpaux(i-1)是自适应速度测量周期开始时刻脉冲START的补偿时间间隔，Tpaux(i)是自适应速度测量周期结束时刻脉冲STOP的补偿时间间隔。

[0072] 根据自适应速度测量原理得到的电机转速的计算为：

[0073]

[0074] ωrA是利用自适应速度测量原理计算得到的电机转速，Np是一个自适应速度测量周期内编码器脉冲A的脉冲个数，TS是自适应速度测量周期，p为编码器每转产生的编码器脉冲信号个数。

[0075] 所述的复位脉冲Z周期测量电路7和自适应速度测量电路8并行实现对电机转速的测量，测量数据锁存在寄存器组9内，通过数据线将寄存器组9的数据送入微处理器6，由微处理器6进行处理，最终实现电机转速的测量。

[0076] 最后说明的是本发明的一种用于电机转速测量的高精度自适应装置不局限于上述实施例，还可以做出各种修改、变换和变形。因此，说明书和附图应被认为是说明性的而非限制性的。凡是依据本发明的技术方案进行修改、修饰或等同变化，而不脱离本发明技术方案的思想和范围，其均应涵盖在本发明的权利要求范围当中。