半导体结构及其制造方法

摘要

本申请公开了一种半导体衬底的隔离结构，形成于半导体衬底上，包括：隔离沟槽，嵌入于所述半导体衬底中；介质层，填充于所述隔离沟槽中；其中，所述隔离沟槽的顶部具有第一宽度W1，所述隔离沟槽的底部具有第二宽度W2，W2＞W1。本申请还公开了该隔离结构的制造方法，具有该隔离结构的半导体结构及其制造方法。该隔离结构及其制造方法可提高集成电路的集成度。

权利要求

1.一种半导体结构，形成于半导体衬底上，包括半导体器件和隔离结构，所述半导体器件包括：栅堆叠和源/漏区，所述栅堆叠形成于所述半导体衬底上，所述源/漏区位于所述栅堆叠的两侧且嵌入所述半导体衬底中；

所述隔离结构用于将相邻的半导体器件进行隔离，包括隔离沟槽和介质层，所述隔离沟槽嵌入于所述半导体衬底中，所述介质层填充于所述隔离沟槽中；

其特征在于，所述隔离沟槽的顶部具有第一宽度W1，所述隔离沟槽的底部具有第二宽度W2，W2＞W1；以及所述源/漏区与所述隔离结构之间夹有间隔物，所述间隔物为在形成所述源/漏区和所述隔离结构的过程中所保留的所述半导体衬底的一部分，所述间隔物接于所述半导体衬底，所述间隔物材料与所述半导体衬底材料相同。

2.根据权利要求1所述的半导体结构，其特征在于，所述源/漏区包括外延形成的应力层，对于pMOSFET，所述应力层由SiGe形成，对于nMOSFET，所述应力层由Si:C或Si:P形成。

3.根据权利要求1所述的半导体结构，其特征在于，1.1W1

4.根据权利要求1所述的半导体结构，其特征在于，1.2W1

5.一种半导体结构的制造方法，其特征在于，包括：

提供半导体衬底；

嵌入所述半导体衬底中形成隔离沟槽，所述隔离沟槽的顶部具有第一宽度W1，所述隔离沟槽的底部具有第二宽度W2，W2＞W1；

在所述隔离沟槽中形成介质层；

在所述半导体衬底上形成栅堆叠；

在所述栅堆叠的两侧且嵌入所述半导体衬底中形成源/漏区；

其中，形成所述形成源/漏区的步骤包括：

在所述栅堆叠的两侧嵌入所述半导体衬底中形成源/漏沟槽，所述源/漏沟槽与所述隔离沟槽之间夹有间隔物，所述间隔物为在形成所述源/漏沟槽和所述隔离沟槽的过程中所保留的所述半导体衬底的一部分，所述间隔物接于所述半导体衬底，所述间隔物材料与所述半导体衬底材料相同；

在所述源/漏沟槽中，外延形成源/漏区应力层，对于pMOSFET，所述应力层由SiGe形成，对于nMOSFET，所述应力层由Si:C或Si:P形成。

6.根据权利要求5所述的方法，其特征在于，嵌入所述半导体衬底中形成隔离沟槽的步骤包括：刻蚀所述半导体衬底以形成嵌入所述半导体衬底中的预备沟槽，所述预备沟槽的顶部和底部的宽度相同；

进一步刻蚀所述预备沟槽，形成所述隔离沟槽，以使形成的隔离沟槽的第二宽度W2＞第一宽度W1。

7.根据权利要求6所述的方法，其特征在于，进一步刻蚀所述预备沟槽的方法包括：侧向刻蚀或湿法腐蚀。

说明书

半导体结构及其制造方法

技术领域

[0001] 本发明涉及半导体结构及其制造领域，尤其涉及一种半导体衬底的隔离结构及其制造方法、以及具有该隔离结构的半导体结构及其制造方法。

背景技术

[0002] 过去数十年间，集成电路的发展几乎严格遵循着由Intel创始人之一戈登·摩尔提出的著名的摩尔定律：集成电路(IC)上可容纳的晶体管数目，约每18个月增加一倍，性能也提升一倍。这主要是由IC尺寸持续按比例缩小(scaling-down)来实现的，特别是在数字电路中最常使用的MOSFET的特征尺寸，也即沟道长度或者栅极间距(pitch)不断缩减，与集成工艺、小尺寸封装、可测试性设计等等技术一起使得同一晶圆上可制造的晶体管数目剧增，从而使得均摊到单颗封装测试后的IC上的制造成本锐减。

[0003] 但是，当前通过单一的按比例缩小特征尺寸来降低成本的方法已经遇到了瓶颈，特别是当特征尺寸降至150nm以下时，很多物理参数不能按比例变化，例如硅禁带宽度Eg、费米势 界面态及氧化层电荷Qox、热电势Vt以及pn结自建势等等，这些将影响按比例缩小的器件性能。

[0004] 为了进一步提升器件性能，人们将应力引入MOSFET的沟道区，用来改善载流子的迁移率：将沿着源(Source，简称S)-漏(Drain，简称D)方向的压应力引入pMOS沟道，而将沿着S-D方向的拉应力引入nMOS沟道。常用的对pMOS沟道施加压应力的方法是：在硅(Si)衬底的源漏区中形成沟槽(recess)，在沟槽中外延生长硅锗(SiGe)应力层(stressor，又称为应变层、应力源等等)。由于SiGe晶格常数大于衬底材料Si的晶格常数，故源漏沟槽中的SiGe应力层会对源漏区之间的沟道区施加压应力。同样，晶格常数小于Si的硅碳(SiC)应力层可对nMOS沟道提供拉应力。这种在MOSFET沟道区中引入应力的方式可实现MOSFET饱和电流35％的增加。

[0005] 对于CMOS电路而言，由于nMOS和pMOS器件各自源漏区上所用的应力层材质不同，在工艺实现时就必须采用选择性外延的方法来生长，也即必须将采用特定结构来将不同类型的MOS隔离，从而利用掩膜覆盖来选择需要外延生长的区域和材质种类。目前普遍采用的是延伸到衬底中的浅沟槽隔离(STI)结构，该结构同样也有利于那些不具备应力层的CMOS的制备。

[0006] 当具有源漏区应力层的MOSFET采用浅沟槽隔离结构时，需要引入虚设栅电极(dummy gate)来对浅沟槽隔离结构进行保护，以防止浅沟槽隔离结构的边角在后序工艺中受到损害，这样保证了浅沟槽隔离结构的完整性，进而能确保不同类型MOSFET之间的隔离效果。参见附图1，显示了典型的具有应力层和STI的MOSFET。该MOSFET具有浅沟槽隔离3，将nMOS1和pMOS2隔离；通常，由于刻蚀工艺的影响，浅沟槽隔离3的顶部开口的宽度大于其底部的宽度。虚设栅电极层4位于浅沟槽隔离3之上，并覆盖浅沟槽隔离3的上表面；
nMOS1的应力层5和pMOS2的应力层6将应力分别引入各自的沟道区。其中，虚设栅电极层
4可以保护浅沟槽隔离3的边角7，使边角7在形成浅沟槽隔离3之后的工艺步骤(如刻蚀沟槽)中不会受到损害，进而确保了浅沟槽隔离3的隔离效果。但是，由于浅沟槽隔离3的顶部开口的宽度较大，为了覆盖浅沟槽隔离3并保护其边角7，虚设栅电极4的宽度不能比浅沟槽隔离3的顶部开口的宽度小，因此，在确保隔离效果的同时，难以将浅沟槽隔离3和其上的虚设栅电极4所占用的面积进一步缩小，进而影响到整个MOSFET电路面积的按比例缩小，使集成度难以继续提高，并且增加了流程步骤。

[0007] 因此，需要一种既具有良好隔离效果又占用更小面积的沟槽隔离结构以及制造这种浅沟槽隔离结构的方法，以便能提高MOSFET的集成度。

发明内容

[0008] 本发明通过提供了一种半导体衬底的隔离结构及其制造方法，以及具有这种隔离结构的半导体结构及其制造方法来实现上述目的。

[0009] 本发明提供一种半导体衬底的隔离结构，形成于半导体衬底上，包括：隔离沟槽，嵌入于所述半导体衬底中；介质层，填充于所述隔离沟槽中；其中，所述隔离沟槽的顶部具有第一宽度W1，所述隔离沟槽的底部具有第二宽度W2，W2＞W1。

[0010] 根据本发明的另一方面，提供了一种半导体结构，形成于半导体衬底上，包括半导体器件和隔离结构。所述半导体器件包括：栅堆叠和源/漏区，所述栅堆叠形成于所述半导体衬底上，所述源/漏区位于所述栅堆叠的两侧且嵌入所述半导体衬底中。所述隔离结构用于将相邻的半导体器件进行隔离，包括隔离沟槽和介质层，所述隔离沟槽嵌入于所述半导体衬底中，所述介质层填充于所述隔离沟槽中；其中，所述隔离沟槽的顶部具有第一宽度W1，所述隔离沟槽的底部具有第二宽度W2，W2＞W1。

[0011] 根据本发明的一个方面，提供了一种半导体衬底的隔离结构的制造方法，包括：提供半导体衬底；嵌入所述半导体衬底上形成隔离沟槽，所述隔离沟槽的顶部具有第一宽度W1，所述隔离沟槽的底部具有第二宽度W2，W2＞W1；在所述隔离沟槽中形成介质层。

[0012] 根据本发明的再一方面，提供了一种半导体结构的制造方法，包括：提供半导体衬底；嵌入所述半导体衬底上形成隔离沟槽，所述隔离沟槽的顶部具有第一宽度W1，所述隔离沟槽的底部具有第二宽度W2，W2＞W1；在所述隔离沟槽中形成介质层；在所述半导体衬底上形成栅堆叠；在所述栅堆叠的两侧且嵌入所述半导体衬底中形成源/漏区。

[0013] 本发明实施例提供的半导体衬底的隔离结构及其制造方法、以及具有这种隔离结构的半导体结构及其制造方法，通过在半导体衬底上形成反转(reverse)形状的隔离结构，能够减小STI(Shallow TrenchIsolation，浅沟槽隔离)在半导体衬底表面上的占用面积，从而能够提高衬底表面的使用率，提高器件的集成度。这种隔离结构及其制造方法，在刻蚀源漏沟槽时，能够避免将STI的边缘破坏，因而避免了后续形成源漏应力层中的应力释放。由于具有反转形状的STI结构的底部足够大，因而仍然能够满足相邻器件之间的隔离要求。

[0014] 所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中。

附图说明

[0015] 图1为现有技术中具有应力层和STI的MOSFET器件结构；

[0016] 图2显示了在衬底上先后形成垫氧化物层、垫氮化物层的过程；

[0017] 图3显示了形成图案化浅沟槽的光致抗蚀剂的过程；

[0018] 图4显示了形成预备沟槽的过程；

[0019] 图5显示了形成隔离沟槽的过程；

[0020] 图6显示了沉积并平坦化浅沟槽填充介质的过程；

[0021] 图7显示了形成反转形状的浅沟槽隔离的过程，同时也表示了根据本发明一个实施例得到的隔离结构；

[0022] 图8显示了形成源漏沟槽的过程；

[0023] 图9显示了形成源漏区应力层的过程，同时也表示了根据本发明一个实施例得到的半导体结构；

[0024] 图10显示了形成接触的过程，同时也表示了根据本发明一个实施例得到的半导体结构。

具体实施方式

[0025] 以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。

[0026] 如图7所示，为根据本发明一个实施例得到的半导体衬底的隔离结构的示意图。该隔离结构，形成于半导体衬底100上，包括：隔离沟槽104，嵌入于所述半导体衬底100中；介质层105，填充于所述隔离沟槽104中；其中，所述隔离沟槽104的顶部具有第一宽度W1，所述隔离沟槽104的底部具有第二宽度W2，W2＞W1。

[0027] 在本发明的优选实施例中，1.1W1＜W2＜2W1，更优选地，1.2W1＜W2＜1.7W1。

[0028] 如图9所示，为根据本发明的一个实施例得到的具有上述隔离结构的半导体结构示意图。该半导体结构，形成于半导体衬底100上，包括半导体器件和隔离结构。所述半导体器件包括：栅堆叠11和源/漏区，所述栅堆叠11形成于所述半导体衬底100上，所述源/漏区位于所述栅堆叠11的两侧且嵌入所述半导体衬底100中。所述隔离结构嵌入于所述半导体衬底中且将相邻的半导体器件进行隔离，所述隔离结构包括隔离沟槽104和介质层105，所述隔离沟槽104嵌入于所述半导体衬底100中，所述介质层105填充于所述隔离沟槽104中。其中，所述隔离沟槽104的顶部具有第一宽度W1，所述隔离沟槽104的底部具有第二宽度W2，W2＞W1。

[0029] 对于本发明的优选实施例，所述源/漏区通过外延形成源漏区应力层107形成，对于pMOSFET，所述源/漏区应力层107由SiGe形成，对于nMOSFET，所述源/漏区应力层107由Si:C或Si:P形成。进一步地，源漏应力层107的下方进一步包括离子注入区，也构成为源漏区的一部分。例如pMOSFET，一般注入的离子为B，对于nMOSFET，一般注入的离子As或P。

[0030] 对于本发明的优选实施例，1.1W1＜W2＜2W1，更有选地，1.2W1＜W2＜1.7W1。

[0031] 优选地，所述源/漏区与所述隔离结构之间还夹有间隔物200，所述间隔物200与所述半导体衬底100材料相同并接于所述半导体衬底100。优选地，该间隔物200为在隔离沟槽和源漏沟槽的刻蚀过程中，保留下来的半导体衬底材料。

[0032] 进一步地，如图10所示，该半导体结构上，源漏区的顶部以及栅堆叠的顶部可为接触区13，接触区13为金属硅化物，例如为SiNi或NiPtSi，能够减小半导体器件的接触电阻。在整个半导体结构的上部还覆盖有层间介质层108，穿过层间介质层108有接触塞14与接触区13相接。

[0033] 在本发明提出的半导体衬底的隔离结构或半导体结构中，由于采用了反转形状的浅沟槽隔离结构，隔离沟槽104的顶部开口的面积缩小，浅沟槽隔离结构所占用的衬底面积随之变小，这有利于提高半导体装置的集成度。更进一步地，间隔物200将源漏应力层107和浅沟槽隔离结构分隔开，从而，浅沟槽隔离结构的顶部边角与源漏区应力层之间存在一定距离，这样，在形成容纳源漏应力层的沟槽的刻蚀工艺过程中，浅沟槽隔离结构的顶部边角可以免于受到刻蚀损伤；因此，本发明中的半导体结构不需要采用虚设栅极(dummy gate)来保护浅沟槽隔离结构的顶部边角，这样，由于不使用虚设栅极，本发明提出的半导体装置所占用的衬底面积有望进一步缩小，有利于提高集成度。本发明实施例采用的隔离结构，由于底部较大，同样能够达到器件之间隔离的目的。

[0034] 以下结合图2-10，对本发明的实施例半导体衬底的隔离结构、以及具有该隔离结构的半导体结构的制造方法进行详细描述。

[0035] 如图2所示，首先，步骤1，提供半导体衬底100。该半导体衬底100可以可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI(绝缘体上半导体)、碳化硅、砷化镓或者任何III/V族化合物半导体等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底100可以包括各种掺杂配置。此外，衬底100可以可选地包括外延层，可以被应力改变以增强性能。在半导体衬底100上形成垫氧化物层101，该垫氧化物层101的材料典型地是氧化硅，可以采用炉管氧化、快速热退火氧化、原位水蒸汽产生氧化法、化学气相淀积等工艺形成。接着，在垫氧化物层101之上，形成垫氮化物层102，该垫氮化物层102的材料典型地是氮化硅，可以采用化学气相淀积工艺形成。垫氧化物层101可以增加垫氮化物层102与衬底100之间的附着性能；垫氮化物层102可以用作在衬底100中刻蚀浅沟槽的硬掩模，同时也可以作为在浅沟槽中填充的介质材料的化学机械抛光平坦化研磨的终点检测层。

[0036] 步骤2，如图3所示，图案化浅沟槽的形状。首先，垫氮化物层102上涂敷光致抗蚀剂，在一定温度下前烘，随后用浅沟槽隔离结构所需的掩模图形来曝光、显影，再次高温处理后，在垫氮化物层102形成具有对应于浅沟槽隔离的多个开口的固化的光致抗蚀剂图形层111。

[0037] 步骤3，如图4所示，刻蚀出沟槽103。首先，经由光致抗蚀剂图形层111，将暴露的垫氮化物层102、垫氧化物层101腐蚀去除，进而暴露出衬底100；接着，对暴露出的衬底100进行各向异性刻蚀，以形成预备沟槽103，预备沟槽103的顶部和底部的宽度相同。

[0038] 步骤4，如图5所示，对预备沟槽103进行进一步刻蚀，以形成隔离沟槽104。隔离沟槽104位于衬底100表面的顶部开口处的宽度比其位于衬底100内的底部宽度小，由于隔离沟槽104在形貌上具有上述特点，可以采用侧向反应离子刻蚀(lateral RIE)、各向异性的湿法刻蚀等刻蚀工艺来形成隔离沟槽104。优选地，采用侧向反应离子刻蚀工艺来形成隔离沟槽104，刻蚀气体可以是碳-氟化合物，例如CF4、CxFyHz等，也可以是NF3、SF6、O2、Br2、Cl2之一或它们与碳氟化合物的组合。隔离沟槽104具有顶部和底部，其顶部具有第一宽度W1，底部具有第二宽度W2，第一宽度W1小于第二宽度W2。

[0039] 步骤5，如图6所示，填充沟槽隔离介质。首先，在整个衬底表面沉积沟槽隔离介质105，使沟槽隔离介质105覆盖整个衬底，沟槽隔离介质105的材料可以是氧化硅，也可以是其他具有良好绝缘性能的介质材料；接着，采用化学机械抛光平坦化沟槽隔离介质105，直至垫氮化物层102。

[0040] 步骤6，如图7所示，形成浅沟槽隔离结构。进一步平坦化处理去除垫氮化物层102、垫氧化物101，以形成浅沟槽隔离结构。浅沟槽隔离结构具有顶部和底部，其顶部具有第一宽度W1，底部具有第二宽度W2，第一宽度W1小于第二宽度W2。这样，沟槽隔离结构具有了较小的顶部和较大的底部，而现有技术中的浅沟槽隔离结构的顶部往往比其底部大，因此，浅沟槽隔离结构相当于将现有技术中的浅沟槽隔离结构进行了反转，因此，本发明提出的浅沟槽隔离结构可以被称为反转形状的浅沟槽隔离。具有反转形状的浅沟槽隔离结构由于其顶部较小，使得浅沟槽隔离结构所占用的衬底面积比传统的浅沟槽隔离结构小，大大增大了衬底表面的有效使用面积，有利于半导体器件的小型化，并有助于提高集成度。并且，这种反转形状的STI由于底部足够大，因此也能够达到器件之间的有效隔离。

[0041] 为了使浅沟槽隔离结构所占用的衬底面积最优化，上述第二宽度W2比上述第一宽度W1大至少10％，即W2＞1.1W1；然而，第二宽度W2不应超过2倍第一宽度W1，W2＜2W1，原因在于，当W1与W2大小相差过大时，例如W2超过2倍的W1时，首先，形成浅沟槽3的工艺难度会增加，其次，不利于浅沟槽隔离介质105对浅沟槽104的填充，因而，浅沟槽隔离结构的隔离效果难以得到保证。因此，优选地，1.1W1＜W2＜2W1，更加优选地，1.2W1＜W2＜1.7W1。

[0042] 步骤7，如图8所示，形成栅堆叠和源漏沟槽。首先，采用常规工艺，形成栅堆叠11，环绕栅堆叠11侧面的侧墙12。其中，栅堆叠11可以包括栅介质以及栅介质层上的多晶硅或金属等。接着，沿着侧墙12，在栅堆叠两侧嵌入半导体衬底形成源漏沟槽106。可以采用干法刻蚀工艺来形成在形成源漏沟槽106，而在形成源漏沟槽106的过程中，使源漏沟槽106与浅沟槽隔离沟槽104之间存在部分衬底材料，即图8中的间隔物200。由于间隔物200的存在，浅沟槽隔离沟槽104的顶部边角与源漏沟槽106之间存在一定距离，这样，在形成源漏沟槽的刻蚀工艺过程中，浅沟槽隔离沟槽104的顶部边角可以免于受到刻蚀损伤；因此，本发明中的半导体装置不需要采用虚设栅极(dummy gate)来保护浅沟槽隔离结构也能保证浅沟槽隔离结构的完整性，并具有良好的隔离效果。这样，由于不使用虚设栅极，本发明提出的半导体装置所占用的衬底面积有望进一步缩小，有利于提高集成度。

[0043] 步骤8，如图9所示，形成源漏区应力层。可选地，在这个步骤之前，可以先进行源漏注入。对于pMOSFET，可以注入B离子，对于nMOSFET，可以注入As或P离子。采用外延生长的方式，在第一源漏沟槽106中形成源漏应力层107。应力层材料可以是SiGe、Si:C或Si:P等材料，具体地，对于pMOSFET而言，应力层材料为SiGe，可向沟道施加压应力，其中Ge含量可以为15％至70％；对于nMOSFET而言，应力层材料为Si:C或Si:P，以向沟道施加拉应力，其中C含量为0.2％至2％。其中间隔物200将源漏应力层107和浅沟槽隔离结构进行分隔。

[0044] 步骤9，如图10所示，形成接触区13。具体地，在整个半导体结构上形成一层金属，例如W、Co、Pt或Ni等，然后进行快速热退火，使得金属与衬底材料以及多晶硅栅极(若采用金属栅极，则无需形成栅极的接触区)反应形成金属硅化物，然后将未反应的金属去除。结果在源漏应力层107以及栅堆叠11的顶部形成了由金属硅化物构成的接触区13，金属硅化物例如是SiNi或NiPtSi，这有利于减小接触电阻。在形成接触区13之后，沉积介质层
108，覆盖半导体器件；之后，形成穿过介质层108并分别将接触区13引出的接触塞14。然后，在此半导体结构之上，可以形成另外一层或者多层半导体结构。

[0045] 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。