一种高精度CCD视频信号采样时序微调方法

摘要

一种高精度CCD视频信号采样时序微调方法属于CCD探测器成像设计技术领域，步骤如下：FPGA的输入时钟经IBUFG后接入DCM1，CLK0端输出时钟经BUFG驱动后得到全局时钟SysClk，DCM1锁定状态标志信号取反经两级D触发器锁存后，作为DCM2的复位信号；SysClk接入DCM2的CLKIN端，CLK0输出端经BUFG驱动后得到CdsClk，并接入DCM2的反馈时钟端CLKFB，通过TimingCon模块实现CdsClk与SysClk的相位关系动态调整控制。本发明实现了CCD视频信号采样时序的高精度微量调整，调整精度提高到数十皮秒量级，解决了传统设计方法无法采样最佳时序位置问题。

权利要求

1.一种高精度CCD视频信号采样时序微调方法，其特征在于，该方法包括如下步骤：

步骤一：成像控制器FPGA的输入时钟经输入全局缓冲IBUFG接入DCM1，DCM1的CLK0端输出时钟经全局缓冲BUFG驱动后得到全局时钟SysClk，该时钟用于产生探测器CCD的驱动时序，使得CCD视频信号与全局时钟SysClk具有固定的相位关系；

步骤二：DCM1锁定状态标志信号取反经两级触发器锁存后，作为DCM2的复位信号，避免DCM1在进行相位锁定时DCM2工作异常；

步骤三：SysClk接入DCM2的CLKIN端，DCM2的CLK0输出端经BUFG驱动后得到CdsClk，用于产生CCD视频信号的采样时序，并接入DCM2的反馈时钟端CLKFB；

步骤四：通过TimingCon模块进行CdsClk与SysClk之间的相位关系动态调整控制，实现高精度CCD视频信号采样时序微调的方法；

所述TimingCon模块实现CdsClk与SysClk之间的相位关系动态调整控制的流程如下步骤：

步骤一：模块入口处，应用时钟ClkIn上升沿采样相移控制编码Code的值，并与实际相移编码Code_i进行比较；当Code大于Code_i时进行步骤二，当Code等于Code_i时进行步骤三，当Code小于Code_i时进行步骤四；

步骤二：如果Code大于Code_i，则需要正向调整相位；置DCM2的相位调整使能信号PSEN为‘1’，调整方向控制信号为‘1’，并控制Code_i自加1；等待DCM2相位调整完成后返回模块入口，循环调整直至Code与Code_i相等，实现了TimingCon模块进行CdsClk与SysClk之间的相位关系动态调整控制；

步骤三：如果Code等于Code_i，则不需要调整相位；置DCM2的相位调整使能信号PSEN为‘0’，调整方向控制信号为‘0’，并控制Code_i不变，然后返回模块入口，实现了TimingCon模块进行CdsClk与SysClk之间的相位关系动态调整控制；

步骤四：如果Code小于Code_i，则需要反向调整相位；置DCM2的相位调整使能信号PSEN为‘1’，调整方向控制信号为‘0’，并控制Code_i自减1；等待DCM2相位调整完成后返回模块入口，循环调整直至Code与Code_i相等，实现了TimingCon模块进行CdsClk与SysClk之间的相位关系动态调整控制。

说明书

一种高精度CCD视频信号采样时序微调方法

技术领域

[0001] 本发明属于CCD探测器成像设计技术领域，具体涉及一种高精度CCD视频信号采样时序微调的方法。

背景技术

[0002] CCD探测器成像系统一般由光机系统、预放电路板和信号处理电路板组成。其中，预放电路板上包含CCD探测器和预放电路，信号处理板上包含成像控制器、时序驱动器和视频信号处理电路，CCD视频信号通过同轴电缆由预放电路板引入信号处理电路板，其结构如图1所示。

[0003] 探测器采用Dalsa公司的可见光TDI-CCD，像元读出频率最高为40MHz。成像控制器采用Xilinx公司Virtex-II Pro系列的FPGA芯片，主要实现CCD驱动时序发生、相关双采样时序发生、视频信号处理电路参数配置和图像数据打包功能。视频信号处理电路采用了集成化视频处理器，芯片内部包含相关双采样（CDS）模块，可编程增益放大（PGA）模块和模数转换（A/D）模块。

[0004] CCD探测器成像系统中，探测器输出的CCD视频信号先要经过预放电路处理，再经同轴电缆传输给视频信号处理电路的相关双采样模块，传输路径中电子器件、电源、地线以及电磁辐射等因素引起的噪声会叠加到CCD视频信号上。为了获得更优质量的图像，采样时序要避开CCD视频信号中叠加的噪声，当CCD探测器的读出频率的很高时，需要对采样时序进行高精度的微量调整。

[0005] 传统的CCD视频信号采样时序微调的方法有两种：第一种方法是成像控制器FPGA通过高频时钟计数进行调整，一般FPGA芯片中四位计数器运行频率最高约为300MHz，即采样时序的调整精度最高约为3ns；第二种方法是通过配置集成化视频处理器的采样时延寄存器，采样时序调整精度为2ns。实际研制过程中，某些情况下上述两种设计方法的调整精度不能满足需求，时序调整的灵活性差。

发明内容

[0006] 为了解决现有技术中存在的问题，本发明提供了一种高精度CCD视频信号采样时序微调方法，该方法应用FPGA内部固件资源DCM，采用两级DCM级联的设计方式产生两个时钟，通过调整两个时钟之间的相位关系,实现CCD视频信号采样时序的高精度微量调整。

[0007] 本发明解决技术问题所采用的技术方案如下：

[0008] 一种高精度CCD视频信号采样时序微调方法，该方法包括如下步骤：

[0009] 步骤一：成像控制器FPGA的输入时钟经IBUFG后接入DCM1，DCM1的CLK0端输出时钟经BUFG驱动后得到全局时钟SysClk，该时钟用于产生探测器CCD的驱动时序，使得CCD视频信号与全局时钟SysClk具有固定的相位关系；

[0010] 步骤二：DCM1锁定状态标志信号取反经两级D触发器锁存后，作为DCM2的复位信号，避免DCM1在进行相位锁定时DCM2工作异常；

[0011] 步骤三：SysClk接入DCM2的CLKIN端，DCM2的CLK0输出端经BUFG驱动后得到CdsClk，用于产生CCD视频信号的采样时序，并接入DCM2的反馈时钟端CLKFB；

[0012] 步骤四：通过TimingCon模块进行CdsClk与SysClk之间的相位关系动态调整控制，实现高精度CCD视频信号采样时序微调的方法。

[0013] 本发明的发明原理：本发明应用FPGA内部固件资源DCM，采用两级DCM级联的设计方式产生两个时钟，其中第一级DCM输出的时钟用于产生CCD探测器的驱动时序，第二级DCM输出的时钟用于产生CCD视频信号采样时序，通过调整两个时钟之间的相位关系，实现了CCD视频信号采样时序的高精度微量调整。

[0014] 本发明的有益效果是：本发明实现了CCD视频信号采样时序的高精度微量调整，调整精度提高到数十皮秒量级，约为传统设计方法的40倍，解决了传统设计方法无法采样到最佳时序位置的问题，对CCD探测器成像系统图像质量的提高具有现实意义。

附图说明

[0015] 图1现有技术CCD探测器成像系统结构。

[0016] 图2现有技术DCM内部结构图。

[0017] 图3本发明一种高精度CCD视频信号采样时序微调方法结构原理图。

[0018] 图4本发明TimingCon模块结构图。

[0019] 图5本发明TimingCon模块流程图。

[0020] 图6本发明Code相移控制参数为00H。

[0021] 图7本发明十五次相移调整过程。

[0022] 图8本发明相移调整相移差值。

具体实施方式

[0023] 下面结合附图和实施例对本发明做进一步详细说明。

[0024] DCM（digital clock manager数字时钟管理器）是Xilinx公司FPGA内部集成的用于时钟综合、消除时钟偏斜和进行时钟相位调整的固件资源，由四个独立的功能单元组成，分别为DLL（Delay-Locked Loop延迟锁定环路）、DFS (Digital Frequency Synthesizer数字频率综合器)、DPS(Digital Phase Shift数字相移器)和SL（Status Logic状态逻辑)，其内部结构如图2所示。

[0025] DLL为DCM的核心部件，其输入管脚为CLKIN和CLKFB，输出管脚为CLK0、CLK90、CLK180、CLK270、CLK2X、CLK2X180和CLKDV。其典型应用于系统同步设计（进行数据传输的两片FPGA使用同一个外部晶振）中，数据接收端FPGA需要通过DCM调整时钟与数据的相位关系，一般将DCM输出时钟CLK0接入CLKFB端，通过外部控制调整DLL内部可变延迟线的数目，使CLKIN与CLK0两者具有要求的相位关系，保证数据采样的可靠性。

[0026] DFS输入管脚为CLKIN，输出管脚为CLKFX和CLKFX180。通过设置CLKFX_MULTIPLY和CLKFX_DIVIDE的值，实现频率综合功能，输出时钟频率为输入时钟频率乘以CLKFX_MULTIPLY与CLKFX_DIVIDE的比值。DPS用于实现CLKIN和反馈时钟CLKFB之间的相位差控制，输入管脚为PSEN、PSCLK和PSINCDEC。SL输出DCM的工作状态。

[0027] 本发明应用FPGA内部固件资源DCM，采用两级DCM级联的设计方式产生两个时钟，其中第一级DCM输出的时钟用于产生CCD探测器的驱动时序，第二级DCM输出的时钟用于产生CCD视频信号采样时序，通过调整两个时钟之间的相位关系，实现了CCD视频信号采样时序的高精度微量调整。

[0028] 一种高精度CCD视频信号采样时序微调方法，如图3所示，该方法包括如下步骤：

[0029] 步骤一：成像控制器FPGA的输入时钟经IBUFG后接入DCM1的CLKIN端，DCM1的CLK0端输出时钟经BUFG驱动后得到全局时钟SysClk，该时钟用于产生探测器CCD的驱动时序，使得CCD视频信号与全局时钟SysClk具有固定的相位关系；

[0030] 步骤二：DCM1通过LOCKED端输出锁定状态标志信号经两级触发器（FD）锁存后，作为DCM2的复位信号，避免DCM1在进行相位锁定时DCM2工作异常；

[0031] 步骤三：SysClk接入DCM2的CLKIN端，DCM2的CLK0输出端经BUFG驱动后得到CdsClk，用于产生CCD视频信号的采样时序，并接入DCM2的反馈时钟端CLKFB；

[0032] 步骤四：通过TimingCon模块进行CdsClk与SysClk之间的相位关系动态调整控制，实现高精度CCD视频信号采样时序微调的方法。

[0033] 通过上述方法实现了CCD视频信号采样时序相对于CCD驱动时序的微量调整，即CCD视频信号采样时序相对于CCD视频信号的微量调整。在Virtex-II Pro系列FPGA中，调整精度为PSysClk/256，其中PSysClk为SysClk时钟的周期宽度。假设系统时钟SysClk为80MHz，则调整精度可达12.5ns/256=48.8ps，约为传统微调方法的40倍。

[0034] TimingCon模块实现时钟CdsClk与时钟SysClk的相位微调控制，如图4所示，TimingCon模块输入信号为DCM1输出的时钟SysClk、DCM2的相移完成标志PSDONE和外部输入的相移控制编码Code，输出信号为DCM2的相移控制信号PSNCDEC、PSEN和PSCLK。成像控制器FPGA通过通讯接口接收相移控制编码Code，本模块应用ClkIn上升沿采样并比较相移实际值Code_i与相移控制编码Code，动态调整使两者相等，如图5所示，本实施例中，TimingCon模块的流程如下步骤：

[0035] 步骤一：模块入口处，应用时钟ClkIn上升沿采样相移控制编码Code的值，并与实际相移编码Code_i（上电初始化值为0）进行比较；当Code大于Code_i时进行步骤二，当Code等于Code_i时进行步骤三，当Code小于Code_i时进行步骤四；

[0036] 步骤二：当Code大于Code_i，说明需要正向调整相位，置DCM2的相位调整使能信号PSEN为‘1’，调整方向控制信号为‘1’，并控制Code_i自加1，等待DCM2相位调整完成后返回模块入口，循环调整直至Code与Code_i相等，实现了TimingCon模块进行CdsClk与SysClk之间的相位关系动态调整控制。

[0037] 步骤三：当Code等于Code_i，说明不需要调整相位，置DCM2的相位调整使能信号PSEN为‘0’，调整方向控制信号为‘0’，并控制Code_i不变，然后返回模块入口，实现了TimingCon模块进行CdsClk与SysClk之间的相位关系动态调整控制。

[0038] 步骤四：当Code小于Code_i，说明需要反向调整相位，置DCM2的相位调整使能信号PSEN为‘1’，调整方向控制信号为‘0’，并控制Code_i自减1，等待DCM2相位调整完成后返回模块入口，循环调整直至Code与Code_i相等，实现了TimingCon模块进行CdsClk与SysClk之间的相位关系动态调整控制。

[0039] 利用FPGA集成开发环境ISE的仿真工具，对该采样时序微调方法进行了仿真测试，仿真结果如图6、7、8所示。当FPGA上电时，相移控制参数Code的值为00H，DCM锁定后，时钟SysClk与时钟CdsClk的相位相同；当相移控制参数Code的值有00H变为0FH后，DCM进行了15次相移调整，调整后时钟SysClk与时钟CdsClk的相位差为732.4ps。相移微调功能正常，调整精度为48.8ps。