半导体器件及其形成方法、射频识别芯片及其形成方法

摘要

一种半导体器件及其形成方法、射频识别芯片及其形成方法，所述半导体器件的形成方法包括：在半导体基底上依次形成第一金属层、绝缘层及第二金属层，所述半导体基底、第一金属层、绝缘层及第二金属层分别包括电容区域和相变存储器区域；去除相变存储器区域的绝缘层、第二金属层以及电容区域的部分绝缘层及部分第二金属层，所述电容包括电容区域的第一金属层及剩余的绝缘层和第二金属层；去除部分第一金属层，暴露出所述电容区域和相变存储器区域之间的基底；形成介质层，覆盖所述电容、相变存储器区域的第一金属层以及所述暴露的基底，在所述介质层中形成相变存储器。上述方法将电容和相变存储器集成在一起，实现二者的兼容且形成工艺简单成本低。

权利要求

1.一种半导体器件的形成方法，所述半导体器件包括电容和相变存储器，其特征在于，包括：提供半导体基底，在所述半导体基底上依次形成第一金属层、绝缘层及第二金属层，所述半导体基底、第一金属层、绝缘层及第二金属层分别包括电容区域和相变存储器区域；

去除相变存储器区域的绝缘层、第二金属层以及电容区域的部分绝缘层及部分第二金属层，所述电容包括电容区域的第一金属层及剩余的绝缘层和第二金属层；

去除部分第一金属层，暴露出所述电容区域和相变存储器区域之间的基底；

形成介质层，覆盖所述电容、相变存储器区域的第一金属层以及所述暴露的基底，在所述介质层中形成相变存储器的底部电极和相变电阻，所述底部电极与所述相变存储器区域的第一金属层电连接。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，形成介质层，覆盖所述电容、相变存储器区域的第一金属层以及所述暴露的基底，在所述介质层中形成相变存储器的底部电极和相变电阻，所述底部电极与所述相变存储器区域的第一金属层电连接包括：形成第一介质层，覆盖所述电容、相变存储器区域的第一金属层以及所述暴露的基底，在所述第一介质层中形成与所述相变存储器区域的第一金属层电连接的第一栓塞；

形成第二介质层，覆盖所述第一介质层及第一栓塞，在所述第二介质层中形成与所述第一栓塞电连接的底部电极；

形成第三介质层，覆盖所述第二介质层及底部电极，在所述第三介质层中形成相变存储器的相变电阻，所述相变电阻与所述底部电极电连接。

3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述形成第一栓塞包括：在所述第一介质层上形成图形化的第一光刻胶，定义出第一栓塞的位置；

以所述图形化的第一光刻胶为掩膜，刻蚀所述第一介质层，形成第一通孔；

在所述第一通孔内填充导电材料，形成第一栓塞。

4.如权利要求2所述的半导体器件的形成方法，其特征在于，所述形成第一栓塞包括：形成覆盖所述第一介质层的阻挡层；

在所述阻挡层上形成图形化的第二光刻胶，定义出第一栓塞的位置；

以所述图形化的第二光刻胶为掩膜，刻蚀所述阻挡层和第一介质层，形成第一通孔；

在所述第一通孔内填充导电材料，形成第一栓塞。

5.如权利要求2所述的半导体器件的形成方法，其特征在于，形成所述第一介质层包括：沉积形成所述第一介质层；

对所述第一介质层进行化学机械抛光，之后对化学机械抛光后的第一介质层进行平板刻蚀。

6.如权利要求2所述的半导体器件的形成方法，其特征在于，所述形成底部电极包括：在所述第二介质层上形成图形化的第三光刻胶，定义出底部电极的位置；

以所述图形化的第三光刻胶为掩膜，刻蚀所述第二介质层形成第一开口；

填充导电材料于所述第一开口，形成底部电极。

7.如权利要求2所述的半导体器件的形成方法，其特征在于，所述形成相变电阻包括：在所述第三介质层上形成图形化的第四光刻胶，定义出相变电阻的位置；

以所述图形化的第四光刻胶为掩膜，刻蚀所述第三介质层形成第二开口；

在所述第二开口内填充相变材料，形成相变电阻。

8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述相变电阻的材料为硫族化合物或掺氮硫族化合物。

9.如权利要求2所述的半导体器件的形成方法，其特征在于，还包括：在所述第三介质层、第二介质层和第一介质层中形成第二栓塞和第三栓塞，所述第二栓塞与所述电容区域的第二金属层电连接；所述第三栓塞与所述电容区域的第一金属层电连接。

10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述形成第二栓塞和第三栓塞包括：在所述第三介质层上形成图形化的第五光刻胶，定义出第二栓塞和第三栓塞的位置；

以所述图形化的第五光刻胶为掩膜，依次刻蚀所述第三介质层、第二介质层和第一介质层形成第二通孔和第三通孔；

在所述第二通孔和第三通孔内填充导电材料，形成第二栓塞和第三栓塞。

11.如权利要求9所述的半导体器件的形成方法，其特征在于，还包括：形成第一电极、第二电极和第三电极，所述第一电极与所述相变电阻电连接，所述第二电极与所述第二栓塞电连接，所述第三电极与所述第三栓塞电连接。

12.如权利要求11所述的半导体器件的形成方法，其特征在于，所述形成第一电极、第二电极和第三电极包括：形成覆盖所述第三介质层、第二栓塞、第三栓塞和相变电阻的钝化层；

图形化所述钝化层，在所述钝化层中形成第三开口、第四开口、第五开口，所述第三开口定义出第一电极的位置、第四开口定义出第二电极的位置、第五开口定义出第三电极的位置；

在所述第三开口、第四开口、第五开口内填充导电材料，形成第一电极、第二电极和第三电极。

13.一种射频识别芯片的形成方法，包括：形成电容和相变存储器，其特征在于，所述形成电容和相变存储器的方法为权利要求1～12任一项所述的半导体器件的形成方法。

14.一种半导体器件，其特征在于，包括：

半导体基底，包括电容区域和相变存储器区域；

形成在所述半导体基底上的电容，所述电容包括依次形成在所述基底的电容区域上的第一金属层、绝缘层和第二金属层；

形成在所述半导体基底的相变存储器区域上的第一金属层，所述电容区域的第一金属层与所述相变存储器区域的第一金属层之间暴露出基底；

覆盖所述电容、相变存储器区域的第一金属层及所述暴露出的基底的介质层；

形成在所述半导体基底的相变存储器区域上的介质层中的相变存储器的底部电极和相变电阻，所述底部电极与所述相变存储器区域的第一金属层电连接。

15.如权利要求14所述的半导体器件，其特征在于，还包括形成在所述介质层中的第一栓塞，所述底部电极与所述相变存储器区域的第一金属层通过所述第一栓塞电连接。

16.如权利要求15所述的半导体器件，其特征在于，所述介质层包括：第一介质层，覆盖所述电容、相变存储器区域的第一金属层以及所述暴露的基底，所述第一栓塞形成在所述第一介质层中，所述第一栓塞与所述相变存储器区域的第一金属层电连接；

第二介质层，覆盖所述第一介质层及第一栓塞，所述底部电极形成在所述第二介质层中，所述底部电极与所述第一栓塞电连接；

第三介质层，覆盖所述第二介质层及底部电极，所述相变电阻形成在所述第三介质层中，所述相变电阻与所述底部电极电连接。

17.如权利要求14所述的半导体器件，其特征在于，还包括形成在所述介质层中的第二栓塞和第三栓塞，所述第二栓塞与所述电容区域的第二金属层电连接，所述第三栓塞与所述电容区域的第一金属层电连接。

18.如权利要求17所述的半导体器件，其特征在于，还包括第一电极、第二电极和第三电极，所述第一电极与所述相变电阻电连接，所述第二电极与所述第二栓塞电连接，所述第三电极与所述第三栓塞电连接。

19.一种包括权利要求14～18任一项所述的半导体器件的射频识别芯片。

说明书

半导体器件及其形成方法、射频识别芯片及其形成方法

技术领域

[0001] 本发明涉及半导体制造领域，特别涉及一种半导体器件及其形成方法、射频识别芯片及其形成方法。

背景技术

[0002] 在超大规模集成电路中，电容元件是常用的无源元件之一，常用于如射频IC、单片微波IC等集成电路中。常见的电容结构包括金属氧化物半导体(MOS)电容、PN结电容以及金属层-绝缘层-金属层型(MIM，Metal-Insulator-Metal)电容等。目前，MIM电容因其可以提供较好的频率以及温度相关特性而得到了广泛的应用。此外，在半导体制造中，MIM电容可形成于层间金属以及应用于铜互连制程中，故降低了与CMOS前端工艺整合的困难度及复杂度。

[0003] 射频识别芯片(RFID芯片)，俗称电子标签，也称应答器(transponder，responder)，它通过射频信号自动识别目标对象并获取相关数据，被广泛地应用在物流、供应管理、生产制造和装配、航空行李处理、邮件、快运包裹处理、文档追踪、图书馆管理动物身份标识、运动计时、门禁控制、电子门票、道路自动收费等领域，以满足人们各种各样的要求。

[0004] RFID芯片的内部结构主要包括射频前端、模拟前端、数字基带处理单元和存储单元四部分。所述射频前端包括MIM电容。现有技术中RFID芯片的存储单元通常采用静态随机存储器(SRAM，Static random access memory)。然而随着半导体工艺节点的逐步减小及半导体工艺集成度的增加，也需要为RFID芯片寻找新的存储器来作为其存储单元，并且能够使得新的存储器的生产工艺和现有的RFID生产工艺中MIM电容的生产工艺相兼容。

[0005] 公开号为101042741的中国专利申请提供了一种RFID标签，但是对上述问题并未涉及。

发明内容

[0006] 本发明解决的问题是用相变存储器(PCRAM)替换SRAM，并且通过简单的工艺将MIM电容和相变存储器集成在同一半导体基底上。

[0007] 为解决上述问题，本发明提供了一种半导体器件的形成方法，所述半导体器件包括电容和相变存储器，所述半导体器件的形成方法包括：

[0008] 提供半导体基底，在所述半导体基底上依次形成第一金属层、绝缘层及第二金属层，所述半导体基底、第一金属层、绝缘层及第二金属层分别包括电容区域和相变存储器区域；

[0009] 去除相变存储器区域的绝缘层、第二金属层以及电容区域的部分绝缘层及部分第二金属层，所述电容包括电容区域的第一金属层及剩余的绝缘层和第二金属层；

[0010] 去除部分第一金属层，暴露出所述电容区域和相变存储器区域之间的基底；

[0011] 形成介质层，覆盖所述电容、相变存储器区域的第一金属层以及所述暴露的基底，在所述介质层中形成相变存储器的底部电极和相变电阻，所述底部电极与所述相变存储器区域的第一金属层电连接。

[0012] 可选的，形成介质层，覆盖所述电容、相变存储器区域的第一金属层以及所述暴露的基底，在所述介质层中形成相变存储器的底部电极和相变电阻，所述底部电极与所述相变存储器区域的第一金属层电连接包括：

[0013] 形成第一介质层，覆盖所述电容、相变存储器区域的第一金属层以及所述暴露的基底，在所述第一介质层中形成与所述相变存储器区域的第一金属层电连接的第一栓塞；

[0014] 形成第二介质层，覆盖所述第一介质层及第一栓塞，在所述第二介质层中形成与所述第一栓塞电连接的底部电极；

[0015] 形成第三介质层，覆盖所述第二介质层及底部电极，在所述第三介质层中形成相变存储器的相变电阻，所述相变电阻与所述底部电极电连接。

[0016] 可选的，所述形成第一栓塞包括：

[0017] 在所述第一介质层上形成图形化的第一光刻胶，定义出第一栓塞的位置；

[0018] 以所述图形化的第一光刻胶为掩膜，刻蚀所述第一介质层，形成第一通孔；

[0019] 在所述第一通孔内填充导电材料，形成第一栓塞。

[0020] 可选的，所述形成第一栓塞包括：

[0021] 形成覆盖所述第一介质层的阻挡层；

[0022] 在所述阻挡层上形成图形化的第二光刻胶，定义出第一栓塞的位置；

[0023] 以所述图形化的第二光刻胶为掩膜，刻蚀所述阻挡层和第一介质层，形成第一通孔；

[0024] 在所述第一通孔内填充导电材料，形成第一栓塞。

[0025] 可选的，形成所述第一介质层包括：

[0026] 沉积形成所述第一介质层；

[0027] 对所述第一介质层进行化学机械抛光，之后对化学机械抛光后的第一介质层进行平板刻蚀。

[0028] 可选的，所述形成底部电极包括：

[0029] 在所述第二介质层上形成图形化的第三光刻胶，定义出底部电极的位置；

[0030] 以所述图形化的第三光刻胶为掩膜，刻蚀所述第二介质层形成第一开口；

[0031] 填充导电材料于所述第一开口，形成底部电极。

[0032] 可选的，所述形成相变电阻包括：

[0033] 在所述第三介质层上形成图形化的第四光刻胶，定义出相变电阻的位置；

[0034] 以所述图形化的第四光刻胶为掩膜，刻蚀所述第三介质层形成第二开口；

[0035] 在所述第二开口内填充相变材料，形成相变电阻。

[0036] 可选的，所述相变电阻的材料为硫族化合物或掺氮硫族化合物。

[0037] 可选的，还包括：在所述介质层中形成第二栓塞和第三栓塞，所述第二栓塞与所述电容区域的第二金属层电连接；所述第三栓塞与所述电容区域的第一金属层电连接。

[0038] 可选的，所述形成第二栓塞和第三栓塞包括：

[0039] 在所述第三介质层上形成图形化的第五光刻胶，定义出第二栓塞和第三栓塞的位置；

[0040] 以所述图形化的第五光刻胶为掩膜，依次刻蚀所述第三介质层、第二介质层和第一介质层形成第二通孔和第三通孔；

[0041] 在所述第二通孔和第三通孔内填充导电材料，形成第二栓塞和第三栓塞。

[0042] 可选的，还包括：形成第一电极、第二电极和第三电极，所述第一电极与所述相变电阻电连接，所述第二电极与所述第二栓塞电连接，所述第三电极与所述第三栓塞电连接。

[0043] 可选的，所述形成第一电极、第二电极和第三电极包括：

[0044] 形成覆盖所述第三介质层、第二栓塞、第三栓塞和相变电阻的钝化层；

[0045] 图形化所述钝化层，在所述钝化层中形成第三开口、第四开口、第五开口，所述第三开口定义出第一电极的位置、第四开口定义出第二电极的位置、第五开口定义出第三电极的位置；

[0046] 在所述第三开口、第四开口、第五开口内填充导电材料，形成第一电极、第二电极和第三电极。

[0047] 为解决上述问题，本发明还提供一种射频芯片的形成方法，包括形成电容和相变存储器，所述形成电容和相变存储器的方法为用上述所述的半导体器件的形成方法。

[0048] 为解决上述问题，本发明还提供一种半导体器件，包括：

[0049] 半导体基底，包括电容区域和相变存储器区域；

[0050] 形成在所述半导体基底上的电容，所述电容包括依次形成在所述基底的电容区域上的第一金属层、绝缘层和第二金属层；

[0051] 形成在所述半导体基底的相变存储器区域上的第一金属层，所述电容区域的第一金属层与所述相变存储器区域的第一金属层之间暴露出基底；

[0052] 覆盖所述电容、相变存储器区域的第一金属层及所述暴露出的基底的介质层；

[0053] 形成在所述半导体基底的相变存储器区域上的介质层中的相变存储器的底部电极和相变电阻，所述底部电极与所述相变存储器区域的第一金属层电连接。

[0054] 可选的，还包括形成在所述介质层中的第一栓塞，所述底部电极与所述相变存储器区域的第一金属层通过所述第一栓塞电连接。

[0055] 可选的，所述介质层包括：

[0056] 第一介质层，覆盖所述电容、相变存储器区域的第一金属层以及所述暴露的基底，所述第一栓塞形成在所述第一介质层中，所述第一栓塞与所述相变存储器区域的第一金属层电连接；

[0057] 第二介质层，覆盖所述第一介质层及第一栓塞，所述底部电极形成在所述第二介质层中，所述底部电极与所述第一栓塞电连接；

[0058] 第三介质层，覆盖所述第二介质层及底部电极，所述相变电阻形成在所述第三介质层中，所述相变电阻与所述底部电极电连接。

[0059] 可选的，还包括形成在所述介质层中的第二栓塞和第三栓塞，所述第二栓塞与所述电容的第二金属层电连接，所述第三栓塞与所述电容区域的第一金属层电连接。

[0060] 可选的，还包括第一电极、第二电极和第三电极，所述第一电极与所述相变电阻电连接，所述第二电极与所述第二栓塞电连接，所述第三电极与所述第三栓塞电连接。

[0061] 为解决上述问题，本发明还提供一种包括上述半导体器件的射频识别芯片。

[0062] 与现有技术相比，上述技术方案有如下优点：

[0063] 本发明技术方案通过在同一半导体基底上依次形成第一金属层、绝缘层和第二金属层，并且半导体基底、第一金属层、绝缘层和第二金属层分别包括相变存储器区域和电容区域，去除相变存储器区域的绝缘层、第二金属层以及电容区域的部分绝缘层及部分第二金属层，去除部分第一金属层，暴露出所述电容区域和相变存储器区域之间的基底，在电容区域形成MIM电容，在存储器区域形成相变存储器，将MIM电容和相变存储器集成在一起，实现了二者的兼容，且形成工艺简单。而且，由于PCRAM的存储单元尺寸小，可以提高半导体器件的集成度，满足半导体工艺节点逐步减小的需求。

[0064] 在具体实施例中，MIM电容和相变存储器为射频识别芯片中的MIM电容和相变存储器，由于PCRAM的存储单元尺寸小，因此可以提高射频识别芯片的集成度，采用本发明技术方案使得相变存储器的生产工艺和传统的射频识别芯片生产工艺中MIM电容的生产工艺相兼容，并且降低了制造基于相变存储器的射频识别芯片的成本。

[0065] 本发明具体实施例中，在形成第一介质层，对第一介质层进行平坦化时，对第一介质层先进行化学机械研磨(CMP)再对经过所述化学机械研磨后的第一介质层进行平板刻蚀，由于平板刻蚀能够精确控制被刻蚀层的厚度因此先进行化学机械研磨后进行平板刻蚀可以使得第一介质层在厚度上的均匀性更好。而且，由于平板刻蚀可以精确的控制第一介质层的厚度，因此可以在不改变现有相变存储器的形成工艺的前提下，将MIM电容和相变存储器集成，在很大程度上降低了工艺成本。此外，对第一介质层先进行化学机械研磨后进行平板刻蚀的方法也可以减少直接对第一介质层进行化学机械研磨过程中由于化学机械研磨的负载效应造成的第二金属层外露而引起的工艺污染。

附图说明

[0066] 图1是本发明实施方式的半导体器件的形成方法的流程图；

[0067] 图2a～图2j是本发明实施例的形成半导体器件的方法的剖面结构示意图。

具体实施方式

[0068] 如背景技术中提及的，现有技术中RFID芯片的存储单元通常为SRAM，无法满足半导体工艺节点的减小和工艺集成度的增加的需求。由于PCRAM具有存储单元尺寸小而且其在器件特征尺寸的微缩方面的优势也尤为突出，发明人经过钻研发现可以通过简单的工艺将PCRAM和MIM电容结合，使得二者兼容，即满足了半导体工艺对工艺节点和工艺集成度的需求。

[0069] 为了使本领域的技术人员可以更好的理解本发明，下面结合附图详细说明本发明的具体实施方式。

[0070] 图1为本发明实施方式的半导体器件的形成方法的流程图，参考图1，本发明实施方式的半导体器件的形成方法包括：

[0071] S10：提供半导体基底，在所述半导体基底上依次形成第一金属层、绝缘层及第二金属层，所述半导体基底、第一金属层、绝缘层及第二金属层分别包括电容区域和相变存储器区域。

[0072] S11：去除相变存储器区域的绝缘层、第二金属层以及电容区域的部分绝缘层及部分第二金属层，所述电容包括电容区域的第一金属层及剩余的绝缘层和第二金属层。

[0073] S12：去除部分第一金属层，暴露出所述电容区域和相变存储器区域之间的基底。

[0074] S13：形成介质层，覆盖所述电容、相变存储器区域的第一金属层以及所述暴露的基底，在所述介质层中形成相变存储器的底部电极和相变电阻，所述底部电极与所述相变存储器区域的第一金属层电连接。

[0075] 图2a～图2j是本发明实施例半导体器件的形成方法的剖面结构示意图。下面结合图1和图2a～图2j对本发明的实施例进行详细的说明。

[0076] 结合图1和图2a，执行步骤S10：提供半导体基底100，在所述半导体基底上依次形成第一金属层101、绝缘层102及第二金属层103，所述半导体基底100、第一金属层101、绝缘层102及第二金属层103分别包括电容区域M和相变存储器区域P。

[0077] 具体地，本实施例中，所述半导体基底100的材料可以是单晶硅、多晶硅、非晶硅、硅、锗、砷化镓、硅锗化合物或其他半导体材料。所述半导体基底100可以是具有外延层或绝缘层上硅结构，也可以是在单晶硅上具有器件层(例如晶体管)的结构，半导体基底100内也可以具有互连层(图中未示出)。

[0078] 所述第一金属层101的材料可以为铝、铜、铝铜合金、钛、氮化钛、钽、氮化钽中的一种或它们的任意组合，其形成方法为物理气相沉积(PVD)或者化学气相沉积(CVD)，本实施例中，所述第一金属层101的材料为铝，采用PVD形成所述第一金属层101，厚度为3500～4500埃。

[0079] 所述绝缘层102的材料可以为高介电常数材料也可以为低介电常数的材料，具体选取哪一种材料取决于实际工艺中所要制造的MIM电容值的大小。本实施例中，所述绝缘层102的材料为氧化硅、氮化硅或氮氧化硅中的一种，采用等离子体增强化学气相沉积(PECVD，plasma enhanced chemical vapor deposition)形成所述绝缘层102，厚度为300～500埃。

[0080] 所述第二金属层103的材料可以为铝、铜、铝铜合金、钛、氮化钛、钽、氮化钽中的一种或它们的任意组合，形成方法为PVD或者CVD，本实施例中，所述第二金属层103的材料为铝，采用PVD形成所述第二金属层103，厚度为1200～1400埃。

[0081] 结合图1和图2b，执行步骤S11：去除相变存储器区域P的绝缘层102、第二金属层103以及电容区域M的部分绝缘层102及部分第二金属层103，所述电容包括电容区域M的第一金属层101及剩余的绝缘层102a和第二金属层103a。

[0082] 本实施例中，去除相变存储器区域P的绝缘层102、第二金属层103以及电容区域M的部分绝缘层102及部分第二金属层103包括：在所述第二金属层103上旋涂光刻胶，经过曝光显影后形成图形化的光刻胶(图中未示出)。以图形化的光刻胶为掩膜刻蚀第二金属层103、绝缘层102直至露出第一金属层101，之后去除图形化的光刻胶。所述刻蚀可以为干法刻蚀法或湿法刻蚀法，本实施例中采用干法刻蚀，经过所述干法刻蚀，形成了MIM电容，所述MIM电容包括电容区域M的第一金属层101、及剩余的绝缘层102a和第二金属层103a。

[0083] 结合图1和图2c，执行步骤S12：去除部分第一金属层101，暴露出所述电容区域M和相变存储器区域P之间的基底。

[0084] 本实施例中，去除部分第一金属层101即去除电容区域M和相变存储区域P连接处的第一金属层101，包括：在第一金属层101、剩余的第二金属层103a的表面及剩余的绝缘层102a、剩余的第二金属层103a的侧面旋涂光刻胶，曝光显影，形成图形化的光刻胶(图中未示出)，定义出开口的位置，以所述图形化的光刻胶为掩膜刻蚀电容区域和相变存储区域连接处(即开口处)的第一金属层101，以暴露出所述电容区域M和相变存储器区域P之间的基底，之后去除图形化的光刻胶。

[0085] 结合图1和图2d～2i，执行步骤S13：形成介质层，覆盖所述电容、相变存储器区域P的第一金属层101以及所述暴露的基底，在所述介质层中形成相变存储器的底部电极204和相变电阻205，所述底部电极204与所述相变存储器区域P的第一金属层101电连接。

[0086] 本实施例中形成介质层，覆盖所述电容、相变存储器区域P的第一金属层101以及所述暴露的基底，在所述介质层中形成相变存储器的底部电极204和相变电阻205，所述底部电极204与所述相变存储器区域P的第一金属层101电连接包括：

[0087] 形成第一介质层105，覆盖所述电容、相变存储器区域P的第一金属层101以及所述暴露的基底，在所述第一介质层105中形成与所述相变存储器区域P的第一金属层101电连接的第一栓塞201。

[0088] 形成第二介质层108，覆盖所述第一介质层105及第一栓塞201，在所述第二介质层108中形成与所述第一栓塞201电连接的底部电极204。

[0089] 形成第三介质层110，覆盖所述第二介质层108及底部电极204，在所述第三介质层110中形成相变存储器的相变电阻205，所述相变电阻205与所述底部电极204电连接。

[0090] 具体地，本实施例中，参考图2d，形成第一介质层105，覆盖所述电容以及相变存储器区域P的第一金属层101。所述第一介质层105的材料可以为高介电常数材料，所述第一介质层105的结构可以为单层或由多层高介电常数材料形成的复合层，本实施例中，所述第一介质层105为单层，材料为掺氟的硅玻璃，厚度为10000～20000埃。所述第一介质层105的形成方法为PECVD。由于覆盖在电容及相变存储器区域P的第一金属层101上的第一介质层105的表面高低不平，故需要对其进行平坦化。

[0091] 参考图2e，在沉积形成所述第一介质层105后对其进行平坦化，本实施例中为了能够不改变现有的PCRAM形成工艺的参数，使得MIM电容和PCRAM集成更加容易，工艺成本低，先对第一介质层105进行CMP工艺，在对所述第一介质层105进行CMP后又进行了平板刻蚀，通过平板刻蚀来精确地控制所述第一介质层105的厚度以使得形成PCRAM时无需改变现有的PCRAM形成工艺的参数，且经过平板刻蚀后的第一介质层105在厚度方面具有很好的均匀性，经过CMP和平板刻蚀后的第一介质层105的厚度为5500～6500埃。

[0092] 此外，采用对所述第一介质层105先进行CMP后进行平板刻蚀的方法，还可以防止因CMP的研磨范围比较大，而使得研磨所述第一介质层105的过程中研磨到电容区域M的第二金属层102a，进而导致第二金属层外露而引起的工艺污染。

[0093] 需要说明的是，本实施例中对第一介质层先进行CMP后进行平板刻蚀不应作为对本发明的限定，在其他实施例中，也可以仅对第一介质层进行CMP，此时应在沉积形成第一介质层时沉积的厚一些，来确保在对所述第一介质层进行CMP时，不易研磨到电容区域的第二金属层，且在后续形成PCRAM时需要调整现有的形成PCRAM的工艺参数。

[0094] 参考图2f，在所述第一介质层105中形成第一栓塞201，由上述可知第一介质层105的材料为掺氟的硅玻璃，为了防止氟原子的扩散，故优选地在对上述经过CMP和平板刻蚀后的第一介质层105上沉积阻挡层106，所述阻挡层106的厚度为2000～3000埃。在所述阻挡层106上旋涂第一光刻胶(图中未示出)，曝光显影形成图形化的第一光刻胶，定义出第一栓塞的位置。

[0095] 然后，以所述图形化的第一光刻胶为掩膜，依次刻蚀所述阻挡层106和第一介质层105，形成第一通孔，之后去除所述图形化的第一光刻胶，在所述第一通孔内填充导电材料形成第一栓塞201，所述导电材料可以为金属，本实施例中通过溅射的方式在所述第一通孔内填充金属钨。所述第一栓塞201的底部与所述与相变存储器区域P的第一金属层101电连接。

[0096] 在其他实施例中，也可以不形成阻挡层106，而是直接在第一介质层105上旋涂光刻胶，曝光显影形成图形化的光刻胶以定义出第一栓塞的位置，在第一介质层105中形成第一栓塞。

[0097] 参考图2g，形成第二介质层108，覆盖所述第一介质层105及第一栓塞201，在所述第二介质层108中形成与所述第一栓塞201电连接的底部电极204。具体为：形成第二介质层108，在所述第二介质层108上形成图形化的第二光刻胶(图中未示出)，定义出底部电极的位置。

[0098] 本实施例中，由于在所述第一介质层105上形成有阻挡层106，故在所述阻挡层106上形成第二介质层108，所述第二介质层108覆盖所述阻挡层106和第一栓塞201，所述第二介质层108材料为氧化物，如氧化硅、氮氧化硅中的一种或其组合，形成方法为PECVD，厚度为1500～2500埃。在所述第二介质层108上旋涂第二光刻胶，曝光显影形成图形化的第二光刻胶(图中未示出)。以所述图形化的第二光刻胶为掩膜，刻蚀所述第二介质层
108形成第一开口；去除所述图形化的第二光刻胶；填充导电材料于所述第一开口，所述导电材料为多晶硅，形成底部电极204，所述底部电极204的底部与所述第一栓塞201的顶部电连接。

[0099] 本实施例中为了使得形成的MIM电容和其他半导体器件有所连接，还包括在形成述底部电极204后在所述介质层中形成第二栓塞202和第三栓塞203。所述第二栓塞202与所述电容区域的第二金属层103a电连接；所述第三栓塞203与所述电容区域的第一金属层101电连接。

[0100] 具体地，参考图2h，形成第三介质层110，覆盖所述第二介质层108和底部电极204，本实施例中所述第三介质层110的材料可以为氧化物，如氧化硅、氮氧化硅中的一种或其组合，形成方法为PECVD，厚度为1500～2500埃。在所述第三介质层110上形成图形化的第五光刻胶(图中未示出)，定义出第二栓塞202和第三栓塞203的位置，以所述图形化的第五光刻胶为掩膜，依次刻蚀所述第三介质层110、第二介质层108、阻挡层106和第一介质层105形成第二通孔和第三通孔。所述第二通孔的底部暴露出所述电容区域M的第二金属层103a，所述第三通孔的底部暴露出所述电容区域M的第一金属层101，去除所述图形化的第五光刻胶，在所述第二通孔和第三通孔内填充导电材料，形成第二栓塞202和第三栓塞203。所述导电材料可以为金属，本实施例中通过溅射的方式在所述第二通孔内、第三通孔内填充钨。

[0101] 参考图2i，在所述第三介质层110中形成相变存储器的相变电阻205，所述相变电阻205与所述底部电极204电连接。

[0102] 具体地，在所述第三介质层110上、第二栓塞202及第三栓塞203上形成图形化的第四光刻胶(图中未示出)，定义出相变电阻的位置。以所述图形化的第四光刻胶为掩膜，刻蚀所述第三介质层110形成第二开口；去除所述图形化的第四光刻胶；在所述第二开口内填充相变材料，形成相变电阻205。本实施例中所述相变电阻的材料为硫族化合物或掺氮硫族化合物。由图2i可知相变存储器包括底部电极204和相变电阻205。

[0103] 需要说明的是，本发明具体实施例中形成第二栓塞和第三栓塞、形成相变电阻的顺序可以互换，也即可以先形成第二栓塞和第三栓塞再形成相变电阻，也可以先形成相变电阻再形成二栓塞和第三栓塞。而本实施例中是以前一种形成方式进行说明的。

[0104] 参考图2j，本实施例的半导体器件的形成方法还包括在形成第一栓塞201、第二栓塞202、第三栓塞203、底部电极204以及相变电阻205后，形成第一电极301、第二电极302和第三电极303，所述第一电极301与所述相变电阻205电连接，所述第二电极302与所述第二栓塞202电连接，所述第三电极303与所述第三栓塞203电连接。

[0105] 具体地，形成第一电极301、第二电极302和第三电极303包括，形成钝化层114；所述钝化层114的材料为高介电常数材料，如氧化硅、氮化硅等。图形化所述钝化层114，在所述钝化层114中形成第三开口、第四开口、第五开口，所述第三开口定义出第一电极301的位置、第四开口定义出第二电极302的位置、第五开口定义出第三电极303的位置。在所述第三开口、第四开口、第五开口内填充导电材料，所述导电材料为多晶硅，形成第一电极
301、第二电极302和第三电极303。

[0106] 至此，通过上述步骤将MIM电容和相变存储器集成在了一起，且上述工艺步骤简单，成本低。

[0107] 本实施例还提供一种射频芯片的形成方法，包括：形成电容和相变存储器，所述形成电容和相变存储器的方法为上述所述的半导体器件的形成方法。

[0108] 参见图2j，本实施例还提供一种采用上述半导体器件的形成方法形成的半导体器件，包括：半导体基底100，所述半导体基底100包括电容区域P和相变存储器区域M；形成在所述半导体基底100上的电容，所述电容包括依次形成在所述基底的电容区域M上的第一金属层101、绝缘层102和第二金属层103；形成在所述半导体基底100的相变存储器区域P上的第一金属层101，所述电容区域M的第一金属层101与所述相变存储器区域P的第一金属层101之间暴露出基底；覆盖所述电容、相变存储器区域P的第一金属层101及所述暴露出的基底的介质层；形成在所述半导体基底100的相变存储器区域P上的介质层中的相变存储器的底部电极204和相变电阻205，所述底部电极204与所述相变存储器区域P的第一金属层101电连接。

[0109] 本实施例中优选地，所述底部电极204与所述相变存储器区域P的第一金属层101通过所述第一栓塞201电连接，且还包括形成在所述介质层中的第二栓塞202和第三栓塞203，所述第二栓塞202与所述电容区域的第二金属层103a电连接，所述第三栓塞203与所述电容区域的第一金属层101电连接以及第一电极301、第二电极302和第三电极303，所述第一电极301与所述相变电阻205电连接，所述第二电极302与所述第二栓塞202电连接，所述第三电极303与所述第三栓塞203电连接。

[0110] 本实施例还提供一种包括上述半导体器件的射频识别芯片。

[0111] 本实施例的半导体器件的形成方法，通过在同一半导体基底上依次形成第一金属层、绝缘层和第二金属层，并且第一金属层、绝缘层和第二金属层分别包括存储区域和电容区域，在电容区域形成电容，在存储区域形成相变存储器，将MIM电容和相变存储器集成在一起，实现了二者的兼容，且形成工艺简单。而且，由于PCRAM的存储单元尺寸小，可以提高半导体器件的集成度，满足半导体工艺节点逐步减小的需求。

[0112] 本实施例的射频识别芯片的形成方法，将MIM电容和PCRAM集成在一起，由于PCRAM的存储单元尺寸小，因此提高了射频识别芯片的集成度。采用本实施例的技术方案使得相变存储器的生产工艺和传统的射频识别芯片生产工艺中MIM电容的生产工艺相兼容，并且降低了制造基于相变存储器的射频识别芯片的成本。

[0113] 本实施例的射频识别芯片，包括上述的半导体器件，集成了MIM电容和相变存储器，提高了射频识别芯片的集成度，满足了半导体工艺节点的减小的需求。而且，由于PCRAM具有非挥发性、循环寿命长、稳定性好、功耗低，因此可以提高RFID芯片的寿命、稳定性，降低其功耗。

[0114] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。