外辐射源雷达宽带信道化接收系统及FPGA实现方法

摘要

发明公开了外辐射源雷达的宽带信道化接收系统及FPGA实现，对接收的雷达宽带信号经功分滤波模块分为多路模拟信号，每路模拟信号AD转换后传入FPGA进行频点分选，在FPGA中通过下变频变换到基带，对基带信号依次经过多相结构的降速处理、信道化处理、FIFO串并转换处理、快速傅里叶变换，最终通过FPGA获得任意8个频点的输出信号。接收系统包括功分滤波模块，模数转换模块和FPGA频点分选模块。本发明将雷达回波信号分段化处理，分段的每一路模拟信号的信号分选过程采用相同处理。在FPGA频点分选不同的处理阶段，采用了不同的时钟频率。解决了传统外辐射源雷达接收系统实现宽带信号的同时多信号接收时设备量大、开发费用高的难题。降低了系统结构的复杂度和成本。

权利要求

1.一种外辐射源雷达宽带信道化接收的FPGA实现方法，其特征在于：外辐射源雷达宽带信道化接收的FPGA实现步骤包括：步骤1：接收雷达天线回波，所接收的雷达天线回波为调频广播信号，带宽为20MHz；

步骤2：采用功分滤波模块对接收到雷达天线回波频段按照带宽进行平均W等分，将接收到的20MHz带宽的模拟信号平均分成W路模拟带限信号并输出，其中每一路模拟带限信号的带宽为 ，W为等分数；

步骤3：模数转换变换，将每一路模拟信号变换为数字信号；

步骤4：FPGA频点分选，利用FPGA频点分选模块分选并输出2W个频点的信号，每2个频点信号的输出对应一路信号处理结果，2个频点信号的分选称为一组频率信号的分选，每一组频点信号分选过程相同，其中FPGA频点分选过程中一组频率信号分选过程包括：

4.1准备多相滤波器系数：首先采用MATLAB产生第一级多相结构的分支滤波器的系数，即多相结构降速模块的分支滤波器的系数，降速模块分支滤波器系数长度均为L1，将其写入FPGA的ROM1中；接着，采用MATLAB产生第二级多相结构的分支滤波器的系数，即多相结构信道化模块的分支滤波器的系数，信道化模块分支滤波器系数长度均为L2，将其写入FPGA的ROM2中；

4.2数字下变频变换：对经AD数字化后的中频信号进行数字下变频变换，采用FPGA集成的IP核生成NCO正交数控振荡器，使用NCO输出本振信号，通过本振信号和数字化后的中频信号相乘，得到固定基带I，Q两通道信号，I通道的信号为同相分量，Q通道的信号为正交分量；

4.3多相结构降速处理：降速处理以时钟clk工作，时钟频率为fclk，对下变频后的基带信号，按照多相结构，采用相数为D进行延时和抽取，D为正整数，并按照ROM1中对应的各个分支滤波器系数进行滤波，对多相滤波结构所有分支滤波器的输出按时钟对齐求和，并输出给下一级进行多相结构信道化处理，输出的基带信号I、Q的数据速率降低了D倍；

4.4多相结构信道化处理：信道化处理以时钟clk2工作，时钟频率为fclk2，对经过多相结构降速处理后的基带信号I、Q两个通道，继续采用多相结构，使用相数为M对I、Q两个通道的信号分别进行延时和抽取后，M是正整数，并按ROM2中对应的分支滤波器系数进行滤波，各形成M个分支的信道化输出，每个分支的信道化输出的数据输出频率为 ，即M个分支各自在M个clk2时钟周期内，按时钟频率 对齐，输出一个数据，并传入各自的FIFO分别进行数据的并串转换处理；

4.5先入先出数据并转串处理(FIFO)：FIFO的写入和读出均以时钟clk2工作，将I、Q两个通道各自信道化后的M个分支，分别按照分支顺序：0到M-1，以时钟clk2写入各自的FIFO先入先出缓存中，并分别按照时钟clk2依次串行读出；

4.6快速傅里叶变换(FFT)：FFT以时钟clk2工作，FIFO的两通道的串行化输出值，I通道作为FFT的实部输入数据流，Q通道作为FFT的虚部输入数据流；两个输入数据流按照时钟clk2，在M个时钟周期内，分别输入M个值，做完M点的复数傅里叶变换后，同时输出实部和虚部两通道变换的结果数据流；

4.7信号分选：对快速傅里叶变换后的实部和虚部两通道输出数据流，每M个时钟内，两个通道数据流均有M个值，分选过程包括：

4.7.1对每M个时钟内的M个值标号为0到M-1；

4.7.2按照多相滤波原理的信道对应关系，选定M个分支中的2个频率点信号对应的2个分支号FZ1和FZ2，其中0≤FZ1≤M-1，0≤FZ2≤M-1；

4.7.3每M个时钟内对I、Q两通道都选择第FZ1个值，I通道选出f1频点信号的同相分量数据流，Q通道选出f1频点信号的正交分量数据流，即选出f1频点信号；

4.7.4同时，每M个时钟内I、Q两通道都选择第FZ2个值，I通道选出f2频点信号的同相分量数据流，Q通道选出f2频点信号的正交分量数据流，即选出f2频点信号，完成了两个频率点信号的分选；

步骤5：对功分滤波模块输出的W路模拟信号，每一路都操作步骤4分选出2个频点信号，W路模拟信号共分选出2W个频点的信号。

2.根据权利要求1所述的外辐射源雷达宽带信道化接收的FPGA实现方法，其特征在于：步骤3所述的模数转换变换，将功分滤波模块输出的W路模拟带限信号，按照各自的采样频率fs分别进行中频采样数字化，每一路AD的采样频率fs满足 ，其中fL和fH分别为每一路模拟带限信号的下限和上限频率，k是一个整数，取值范围为，其中int(·)为取整运算，k的取值要保证以fs采样后的频谱不发生混叠。

3.根据权利要求2所述的外辐射源雷达宽带信道化接收的FPGA实现方法，其特征在于：步骤4.3所述的多相结构降速处理步骤包括：

4.3.1基带信号的每一通道输入到对应的多相结构降速处理模块时，由输入时钟的clk来控制，fclk=fs，若相数D满足：L1＞D，则采用FPGA集成的IP核生成的PLL产生频率Q倍于fclk的时钟clkQ，其中 ，Q为满足此式的最小正整数，将clkQ作为控制FIR滤波模块信号输入的时钟；否则采用clk作为控制FIR滤波器模块信号输入的时钟；

4.3.2同时，对clk时钟做2*D倍分频产生ctrl信号，ctrl与FIR滤波模块的输出信号completel异或为1时，使能乘法器；

4.3.3数据延时抽取，每个clk时钟周期内上升沿到来时的输入基带信号值依次放入一个长度为D的数组arr中，数组的第0到第D-1个值：arr[0]，arr[1]，…arr[D-1]分别是并行FIR滤波支路的并行输入值；

4.3.4从ROM1中取数，读取滤波器系数，设置索引号index从0到D-1变化，分别代表第0到第D-1个分支；index=0时，取第0个分支的滤波器系数，index=1时，取第1个分支的滤波器系数，依次类推；

4.3.5支路FIR1滤波，D个FIR1滤波支路中每一个FIR1支路滤波均包括有ROM1取数模块和乘法器模块，ROM1取数模块和乘法器模块工作频率就是FIR1滤波支路的工作频率，乘法器模块采用分时复用，它的两个相乘因子其之一为数据延时抽取模块的输出即arr数组中的值，其之二为从ROM1中取出的滤波器系数，乘法器计算完毕输出completel乘法结束信号；

4.3.6结果输出，每一通道的多相结构降速处理输出为D个FIR1分支滤波器的输出对齐求和后以一个数据流输出给多相结构信道化处理。

4.根据权利要求3所述的外辐射源雷达宽带信道化接收的FPGA实现方法，其特征在于：步骤4.4所述的多相结构信道化处理的步骤包括：

4.4.1每一路经过降速处理的基带信号输入到多相结构信道化模块时，由时钟clk2来控制， ，若相数M满足：L2＞M，则采用FPGA集成的IP核生成的PLL产生频率T倍于fclk2的时钟clkT，其中 ，T为满足此式的最小正整数，将clkT作为控制FIR2滤波模块信号输入的时钟；否则采用clk2作为控制FIR滤波器模块信号输入的时钟；

4.4.2同时，对clk2时钟进行2*M倍分频产生乘法控制信号ctrl2，ctrl2与FIR2滤波器的输出complete2异或为1时，使能乘法器；

4.4.3数据延时抽取，每个clk2时钟周期内上升沿到来时的输入信号值依次放入一个长度为M的数组arr2中，数组的第0到第M-1个值：arr2[0]，arr2[1]，…arr2[M-1]分别对应于并行FIR2滤波支路的并行输入值；

4.4.4从ROM2取数，读取滤波器系数，设置索引号sub从0到M-1变化，分别代表第0到第M-1个分支，sub=0时，取第0个分支的滤波器系数，sub=1时，取第1个分支的滤波器系数，依次类推；

4.4.5支路FIR2滤波，M个FIR2滤波支路中每一个FIR2支路滤波均包括有ROM2取数模块和乘法器模块，ROM2取数模块和乘法器模块工作时钟就是FIR2滤波支路的工作时钟，乘法器模块采用乘法器分时复用，乘法器模块的两个相乘因子其之一为数据延时抽取模块的输出即arr2数组中的值，其之二为从ROM2中取出的滤波器系数，乘法器计算完毕输出complet2乘法结束信号；

4.4.6结果输出，每一个通道的多相结构信道化处理形成M个分支的信道化输出，该输出为M个FIR分支滤波器的并行输出，M个并行数据流对齐输出给FIFO模块。

说明书

外辐射源雷达宽带信道化接收系统及FPGA实现方法

技术领域

[0001] 本发明属雷达技术领域，主要涉及雷达接收机部分，具体说是一种外辐射源雷达宽带信道化接收系统及FPGA实现方法，用于外辐射源雷达信号的接收。技术背景

[0002] 近年来利用广播、电视、卫星等民用照射源的无源雷达探测技术越来越受到行内的重视。无源雷达系统本身不需要发射信号，而是利用环境中已有的或者目标本身的发射的电磁波信号进行目标探测与定位，因此它解决了常规有源雷达其发射信号易于被敌方侦收和截获，因而容易遭受电子干扰和反辐射导弹的袭击的问题，具有抗干扰、抗反辐射导弹、抗低空突防和反隐身的综合“四抗”潜力。

[0003] 然而，现代电子战场的电磁环境复杂多变，信号环境朝着密集化、复杂化、占用电磁频谱宽带化的方向发展。为使外辐射源雷达接收系统达到同时接收不同频点信号的目的，目前传统的宽带阵列接收机用多台单通道接收机并行工作的方法和多通道接收机并行同步的工作的方法来实现。这两种方法都可以实现并行的同时接收不同频点上的雷达信号来达到全频域覆盖的目的。然而存在的不足是：多台单通道并行工作的方法增加了系统成本，增加了整个并行系统同步工作的复杂度，而多通道并行同步工作的方法在当信道数比较大和指标要求比较高时，信号处理的复杂度也会随之增加，同时对器件实现的可行性要求很高。

[0004] 为满足电磁环境越来越复杂的信息化战场的需求，在外辐射源雷达的接收系统中实现同时多信号接收的新方法和技术，以克服传统接收设备量大、复杂度高的不足，已经成为当前雷达接收领域的研究重点。同时，也存在很高的潜在应用价值。

发明内容

[0005] 本发明的目的在于克服上述已有技术的不足，提出了一种降低接收系统复杂度，简化系统结构，降低开发费用，拓展应用领域的外辐射源雷达宽带信道化接收系统及FPGA实现方法，以更好地满足雷达宽带信道化接收系统算法验证及科研实验的要求。

[0006] 为实现上述目的，本发明提供的外辐射源雷达宽带信道化接收的FPGA实现方法包含以下步骤：

[0007] 步骤1：接收雷达天线回波，所接收的雷达天线回波为调频广播信号，带宽为20MHz。

[0008] 步骤2：采用功分滤波模块对接收到雷达天线回波频段按照带宽进行平均W等分，将接收到的20MHz带宽的模拟信号平均分成W路模拟带限信号并输出，其中每一路模拟带限信号的带宽为 W为等分数，取值范围与功分滤波器型号相关。

[0009] 步骤3：模数转换变换，将每一路模拟信号变换为数字信号。

[0010] 步骤4：FPGA频点分选，利用FPGA频点分选模块分选并输出8个频点的信号，每2个频点信号的输出对应一路信号处理结果，2个频点信号的分选称为一组频率信号的分选，每一组频点信号分选过程相同，其中FPGA频点分选过程中一组频率信号分选过程包括：

[0011] 4.1准备多相滤波器系数：首先采用MATLAB产生第一级多相结构的分支滤波器的系数，即多相结构降速模块的分支滤波器的系数，降速模块分支滤波器系数长度均为L1，将其写入FPGA的ROM1中；接着，采用MATLAB产生第二级多相结构的分支滤波器的系数，即多相结构信道化模块的分支滤波器的系数，信道化模块分支滤波器系数长度均为L2，将其写入FPGA的ROM2中。

[0012] 4.2数字下变频变换：对经AD数字化后的中频信号进行数字下变频变换，采用FPGA集成的IP核生成NCO正交数控振荡器，使用NCO输出本振信号，通过本振信号和数字化后的中频信号相乘，得到固定基带I，Q两通道信号，I通道的信号为同相分量，Q通道的信号为正交分量。

[0013] 4.3多相结构降速处理：降速处理以时钟clk工作，时钟频率为fclk，对下变频后的基带信号，按照多相结构，采用相数为D进行延时和抽取，D为正整数，并按照ROM1中对应的各个分支滤波器系数进行滤波，对多相滤波结构所有分支滤波器的输出按时钟对齐求和，并输出给下一级进行多相结构信道化处理，输出的基带信号I、Q的数据速率降低了D倍。

[0014] 4.4多相结构信道化处理：信道化处理以时钟clk2工作，时钟频率为fclk2，对经过多相结构降速处理后的基带信号I、Q两个通道，继续采用多相结构，使用相数为M对I、Q两个通道的信号分别进行延时和抽取后，M是正整数，并按ROM2中对应的分支滤波器系数进行滤波，各形成M个分支的信道化输出，每个分支的信道化输出的数据输出频率为 即M个分支各自在M个clk2时钟周期内，按时钟频率 对齐，输出一个数据，并传入各自的FIFO分别进行数据的并串转换处理。

[0015] 4.5先入先出数据并转串处理(FIFO)：FIFO的写入和读出均以时钟clk2工作，将I、Q两个通道各自信道化后的M个分支，分别按照分支顺序：0到M-1，以时钟clk2写入各自的FIFO先入先出缓存中，并分别按照时钟clk2依次串行读出。

[0016] 4.6快速傅里叶变换(FFT)：FFT以时钟clk2工作，FIFO的两通道的串行化输出值，I通道作为FFT的实部输入数据流，Q通道作为FFT的虚部输入数据流；两个输入数据流按照时钟clk2，在M个时钟周期内，分别输入M个值，做完M点的复数傅里叶变换后，同时输出实部和虚部两通道变换的结果数据流。

[0017] 4.7信号分选：对快速傅里叶变换后的实部和虚部两通道输出数据流，每M个时钟内，两个通道数据流均有M个值，分选过程包括：

[0018] 4.7.1对每M个时钟内的M个值标号为0到M-1。

[0019] 4.7.2按照多相滤波原理的信道对应关系，选定M个分支中的2个频率点信号对应的2个分支号FZ1和FZ2，其中0≤FZ1≤M-1，0≤FZ2≤M-1。

[0020] 4.7.3每M个时钟内对I、Q两通道都选择第FZ1个值，I通道选出f1频点信号的同相分量数据流，Q通道选出f1频点信号的正交分量数据流，即选出f1频点信号。

[0021] 4.7.4同时，每M个时钟内I、Q两通道都选择第FZ2个值，I通道选出f2频点信号的同相分量数据流，Q通道选出f2频点信号的正交分量数据流，即选出f2频点信号，完成了两个频率点信号的分选。

[0022] 步骤5：对功分滤波器输出的W路模拟信号，每一路都操作步骤4分选出2个频点信号，W路模拟信号共分选出8个频点的信号。

[0023] 本发明通过使用功分滤波器实现了宽带模拟信号的分段信道化，对分段后的每一段模拟信号使用带通采样定理进行数字化，每一段模拟信号对应的数字信号在FPGA中做DDC数字下变频变换，变换到基带信号，对基带信号I、Q两通道，利用FPGA的IP核资源和乘法器资源，采用多相滤波的原理进行多相结构的降速处理和多相结构的信道化处理，然后通过FIFO模块、复数傅里叶变换模块和信号分选模块，最终选出所需要的频点信号；根据所选的FPGA型号及资源的大小，可选择采用单片或者2片FPGA来实现分段后的信号处理。

[0024] 本发明使用了多相滤波的原理，分别采用D条和M条FIR滤波支路代替第一级和第二级原型滤波器和抽取器；由所设计的第一级FIR滤波器的滤波系数产生降速模块多相结构的D个分支滤波器的系数，并将其顺序写入FPGA的ROM1中，同样的，由所设计的第二级FIR滤波器的滤波系数产生信道化模块多相结构的M个分支滤波器的系数，并将其顺序写入FPGA的ROM2中；假设所设计的两级FIR原型滤波器长度分别为LA和LB，那么由两级滤波器产生的对应的分支滤波器长度分别满足： 和

[0025] 本发明可在Quartus软件平台上通过仿真，并可将程序下载到FPGA进行实时处理，主要采用软件化方法解决了传统外辐射源雷达接收系统接收宽带信号时设备量大、处理复杂度高、开发费用高的问题。

[0026] 本发明的实现还在于：步骤3的模数转换变换，将功分滤波模块输出的W路模拟带限信号，按照各自的采样频率fs分别进行中频采样数字化，每一路AD的采样频率fs满足其中fL和fH分别为每一路模拟带限信号的下限和上限频率，即为带宽信号的下限和上限频率，k是一个整数，取值范围为 其中int(·)为
取整运算，k的取值要保证以fs采样后的频谱不发生混叠。

[0027] 本发明使用带通采样定理进行中频采样数字化，所选用的采用频率fs由带通采样定理所确定的取值范围和所要分选得到的信号的数据速率f，以及多相结构降速和信道化所采用的相数D和M共同确定，即同时满足(1)，(2)

[0028]

[0029] 为保证采样后的信号的特征与采样前一致，k的选取要保证采样后的频谱不发生混叠。

[0030] 本发明的实现还在于：步骤4.3的多相结构降速处理步骤包括：

[0031] 4.3.1基带信号的每一通道输入到对应的多相结构降速处理模块时，由输入时钟的clk来控制，fclk＝fs，若相数D满足：L1＞D，则采用FPGA集成的IP核生成的PLL产生频率Q倍于fclk的时钟clkQ，其中 Q为满足此式的最小正整数，将clkQ作为控制FIR1滤波模块信号输入的时钟；否则采用clk作为控制FIR1滤波模块信号输入的时钟。

[0032] 4.3.2同时，对clk时钟做2*D倍分频产生ctrl信号，ctrl与FIR1滤波模块的输出信号complete1异或为1时，使能乘法器。

[0033] 4.3.3数据延时抽取，每个clk时钟周期内上升沿到来时的输入基带信号值依次放入一个长度为D的数组arr中，数组的第0到第D-1个值：arr[0]，arr[1]，…arr[D-1]分别是并行FIR1滤波支路的并行输入值。

[0034] 4.3.4从ROM1中取数，读取滤波器系数，设置索引号index从0到D-1变化，分别代表第0到第D-1个分支；index＝0时，取第0个分支的滤波器系数，index＝1时，取第1个分支的滤波器系数，依次类推。

[0035] 4.3.5支路FIR1滤波，D个FIR1滤波支路中每一个FIR1支路滤波均包括有ROM1取数模块和乘法器模块，ROM1取数模块和乘法器模块工作频率就是FIR1滤波支路的工作频率，乘法器模块采用分时复用，它的两个相乘因子其之一为数据延时抽取模块的输出即arr数组中的值，其之二为从ROM1中取出的滤波器系数，乘法器计算完毕输出complete1乘法结束信号。

[0036] 4.3.6结果输出，每一通道的多相结构降速处理输出为D个FIR1分支滤波器的输出对齐求和后以一个数据流输出给多相结构信道化处理。

[0037] 本发明的多相结构降速处理为FPGA频点分选打下了基础，使用了多相滤波的原理，采用D个FIR1滤波支路代替原型滤波器；降速后的数据量极大的减小，简化了后续计算，但并未影响数据所携带的信号的信息；数据量的减小使得后续的多相结构信道化处理在FPGA中实现较大阶数的FIR滤波成为可能。

[0038] 本发明多相结构降速的乘法器使用分时复用，每一个支路FIR1滤波只使用一个乘法器，大大节省了硬件资源，支路FIR1滤波使用时钟clk或clkQ，以保证在D个clk时钟周期内可完成L1次乘法，即完成1次滤波。D个clk时钟周期后每个FIR1滤波支路均完成了1次滤波，然后将D个支路滤波器的输出按照时钟对齐求和，输出给多相结构信道化处理。

[0039] 本发明的实现还在于：步骤4.4的多相结构信道化处理步骤包括：

[0040] 4.4.1每一路经过降速处理的基带信号输入到多相结构信道化模块时，由时钟clk2来控制， 若相数M满足：L2＞M，则采用FPGA集成的IP核生成的PLL产生频率T倍于fclk2的时钟clkT，其中 T为满足此式的最小正整数，将clkT作为控制FIR2滤波模块信号输入的时钟；否则采用clk2作为控制FIR2滤波器模块信号输入的时钟。

[0041] 4.4.2同时，对clk2时钟进行2*M倍分频产生乘法控制信号ctrl2，ctrl2与FIR2滤波器的输出complete2异或为1时，使能乘法器。

[0042] 4.4.3数据延时抽取，每个clk2时钟周期内上升沿到来时的输入信号值依次放入一个长度为M的数组arr2中，数组的第0到第M-1个值：arr2[0]，arr2[1]，…arr2[M-1]分别对应于并行FIR2滤波支路的并行输入值。

[0043] 4.4.4从ROM2中取数，读取滤波器系数。设置索引号sub从0到M-1变化，分别代表第0到第M-1个分支。sub＝0时，取第0个分支的滤波器系数，sub＝1时，取第1个分支的滤波器系数，依次类推。

[0044] 4.4.5支路FIR2滤波，M个FIR2滤波支路中每一个FIR2支路滤波均包括有ROM2取数模块和乘法器模块，ROM2取数模块和乘法器模块工作时钟就是FIR2滤波支路的工作时钟，乘法器模块采用乘法器分时复用，乘法器模块的两个相乘因子其之一为数据延时抽取模块的输出即arr2数组中的值，其之二为从ROM2中取出的滤波器系数，乘法器计算完毕输出complet2乘法结束信号。

[0045] 4.4.6结果输出，每一个通道的多相结构信道化处理形成M个分支的信道化输出，该输出为M个FIR2分支滤波器的并行输出，M个并行数据流对齐输出给FIFO模块。

[0046] 本发明的多相结构信道化处理是FPGA频点分选的关键，这里也使用了多相滤波的原理，采用M个FIR2滤波支路代替原型滤波器，这一点和降速处理类似。不同点在于M个FIR2滤波支路在同时刻的输出值按照时钟对齐并行输出。

[0047] 本发明多相结构信道化处理的乘法器也使用分时复用，每一个支路FIR2滤波只使用一个乘法器，大大节省了硬件资源，支路FIR2滤波使用时钟clk2或clkT，以保证在M个clk2时钟周期内可完成L2次乘法，即完成1次滤波。M个clk2时钟周期后每个FIR2滤波支路均完成了1次滤波，然后将M个支路滤波器在同时刻的输出值按照时钟对齐并行输出。

[0048] 为实现上述目的，本发明还提供了一种外辐射源雷达的宽带信道化接收系统，根据雷达接收信号的流向，天线接收到的回波依次连接有功分滤波模块，模数转换模块和FPGA频点分选模块，FPGA频点分选模块最终分选出所需的8个频点的信号，本发明针对所接收到的20MHz带宽的天线回波信号，通过功分滤波模块将该天线回波频段平均分为W路信号输出，这W路信号每一路带宽均为 它们对应进入W路AD，这W路AD组成了模数转换模块，FPGA频点分选模块输出的每2个频点信号对应一路信号处理结果。功分滤波模块也可以不做功分，此时W＝1，功分滤波模块直接输出20MHz模拟信号到一个AD，AD输出的数字信号连接到一片FPGA，在FPGA中对雷达信号进行分频，最终分选出8个频点的信号。

[0049] 本发明同时实现了模拟信号分段信道化，即功分滤波模块一分多，和数字信号信道化，即FPGA频点分选模块多分八。

[0050] 本发明的实现还在于：FPGA频点分选模块中，一路信号在FPGA中处理的过程为一组频率信号分选，单片FPGA至少包含了一组频率信号分选模块，一组频率信号分选模块包括数字下变频模块、多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块、快速傅里叶变换模块和信号分选模块，对一路信号经过模数转换模块输出的数字信号连接到数字下变频模块，数字下变频模块通过NCO数控振荡器产生的本振信号，本振信号与模数转换模块输出的数字信号相乘即下变频变换，通过I、Q两通道基带信号输出，每个通道的信号均经过多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块后输出两通道数据流，该两通道数据流同时传入复数傅里叶变换模块进行复数傅里叶变换，傅里叶变换的输出传送给信号分选模块，由信号分选模块得到所需要的频点信号。

[0051] 本发明的FPGA频点分选模块是实现多个频点信号的同时接收的关键所在，采样多相滤波的原理，使用软件的方法实现了同时接收多个信号，简化系统结构，降低了系统复杂度，也降低了开发费用。

[0052] 本发明的实现还在于：外辐射源雷达的宽带信道化接收系统，两路AD的输出传输到一片FPGA，每一片FPGA输出四个频点信号，FPGA频点分选模块利用两片FPGA输出8个频点信号。

[0053] 本发明对每2路数字信号，利用单片FPGA资源，分选出4个频点的信号。

[0054] 本发明具有以下优点：

[0055] 1)本发明对外辐射源雷达接收信号的宽带模拟信号分段信道化，降低了每一路信号的带宽，简化了外辐射源雷达接收信号选取；

[0056] 2)采用基于多相滤波结构的数字信号信道化，极大的降低了外辐射源雷达宽带接收系统开发的设备量，用较低的成本实现了多个频点的外辐射源雷达信号的接收和分选，简化了系统开发的复杂度；

[0057] 3)在雷达频点信号的分选过程中采用多速率处理，极大地减少了计算量，工程化可实现性增强；

[0058] 4)在FIR滤波中使用FPGA中的ROM、乘法器、加法器结合时序控制来实现雷达接收信号的频点分选，简单方便；

[0059] 5)数字傅里叶变换DFT使用FPGA集成的IP内核函数产生的快速傅里叶变换FFT来实现，提高了计算效率；

[0060] 6)相对于传统的雷达同时接收多信号，本发明采用FPGA不仅实现了频点分选，同时在FPGA中进行了DDC数字下变频，用了较少的环节，实现了多功能，平台搭建简单；

[0061] 7)本发明采用了软件处理配合硬件接收，系统优化，开发费用低。

附图说明

[0062] 图1是本发明的雷达接收系统示意图；

[0063] 图2是本发明的FPGA数字处理流程图；

[0064] 图3是本发明的多相结构降速模块的实现结构及流程示意图；

[0065] 图4是本发明的多相结构降速模块的FPGA实现模块图；

[0066] 图5是本发明的多相结构信道化模块的实现结构及流程示意图；

[0067] 图6是本发明的多相结构信道化模块的FPGA实现模块图；

[0068] 图7是本发明的实施例2的仿真过程示意图；

[0069] 图8是本发明在FPGA中分选出的第3支路信号频谱与MATLAB结果对照图；

[0070] 图9是本发明在FPGA中分选出的第64支路信号频谱与MATLAB结果对照图。

[0071] 具体买施方式

[0072] 实施例1

[0073] 针对近年来电磁环境越来越复杂，在信息化战场的需求背景下，本发明开展了在外辐射源雷达的接收系统中实现同时多信号接收研究，探讨实现复杂电磁环境下，外辐射源雷达的接收系统同时多信号接收的新方法和技术，以克服传统接收设备量大、复杂度高的不足。本发明首先提出了一种外辐射源雷达宽带信道化接收的FPGA实现方法，还提供了一种外辐射源雷达的宽带信道化接收系统。

[0074] 参照图1，作为一种外辐射源雷达宽带信道化接收的FPGA实现方法，外辐射源雷达宽带信道化接收的FPGA实现步骤包括：

[0075] 步骤1：接收雷达天线回波，所接收的雷达天线回波为调频广播信号，本例中频段为88MHz～108MHz，带宽为20MHz。

[0076] 步骤2：采用功分滤波模块对接收到雷达天线回波频段按照带宽进行平均W等分，将接收到的20MHz带宽的模拟信号平均分成W路模拟带限信号并输出，其中每一路模拟带限信号的带宽为 W为等分数，取值范围与功分器型号相关。

[0077] 本例中功分滤波模块采用一个功分器，该功分器为等能量分配的4-way功分器，因此W＝4，功分滤波模块对接收到雷达天线回波频段进行一分四，将接收到的20MHz带宽的模拟信号平均分成四路模拟信号并输出，平均分配后的四路模拟信号频率范围分别为：88MHz～93MHz，93MHz～98MHz，98MHz～103MHz，103MHz～108MHz，其中每一路模拟信号的带宽为5MHz。

[0078] 步骤3：模数转换变换，将每一路5MHz带宽的模拟信号变换为数字信号。

[0079] 步骤4：FPGA频点分选，利用FPGA频点分选模块分选并输出8个频点的信号，每2个频点信号的输出对应1路带宽为5MHz的信号处理结果，2个频点信号的分选称为一组频率信号的分选，每一组频点信号分选过程相同，其中FPGA频点分选过程中一组频率信号分选过程包括：

[0080] 4.1准备多相滤波器系数：根据所要选择的两个频率点信号在MATLAB中设计第一级原型滤波器和第二级原型滤波器，滤波器系数长度分别为LA和LB。首先由第一级原型滤波器在MATLAB中产生第一级多相结构的分支滤波器的系数，即多相结构降速模块的分支滤波器的系数，降速模块分支滤波器系数长度均为L1，将其写入FPGA的ROM1中；接着，由第二级原型滤波器在MATLAB中产生第二级多相结构的分支滤波器的系数，即多相结构信道化模块的分支滤波器的系数，信道化模块分支滤波器系数长度均为L2，将其写入FPGA的ROM2中。

[0081] 4.2数字下变频变换：参见图2，对经AD数字化后的中频信号进行数字下变频变换，采用FPGA集成的IP核生成NCO正交数控振荡器，使用NCO输出本振信号，NCO产生的两路本振信号分别为：cos(2πf0n)和-sin(2πf0n)，其中f0为输入一路模拟信号的中心频率，即 n＝0，1，2，…，n按照时钟顺序选取获得两路本振信号数据流。通过本振信号和数字化后的中频信号相乘，相乘的结果为基带信号，数字下变频变换就是将中频信号转换到基带，得到固定基带I，Q两通道信号，I通道的信号为同相分量，Q通道的信号为正交分量。

[0082] 4.3多相结构降速处理：降速处理以时钟clk工作，时钟频率为fclk，对下变频后的基带信号，按照多相结构，采用相数为D，D为正整数，进行延时和抽取，并按照ROM1中对应的各个分支滤波器系数进行滤波，对多相滤波结构所有分支滤波器的输出按时钟对齐求和，并输出给下一级进行多相结构信道化处理，输出的基带信号I、Q的数据速率降低了D倍。

[0083] 参见图4，多相结构降速处理步骤包括：

[0084] 4.3.1基带信号的每一通道输入到对应的多相结构降速处理模块时，由输入时钟的clk来控制，fclk＝fs，若相数D满足：L1＞D，则采用FPGA集成的IP核生成的PLL产生频率Q倍于fclk的时钟clkQ，其中 Q为满足此式的最小正整数，将clkQ作为控制FIR1滤波模块信号输入的时钟；否则采用clk作为控制FIR1滤波模块信号输入的时钟。

[0085] 4.3.2同时，对clk时钟做2*D倍分频产生ctrl信号，ctrl与FIR1滤波模块的输出信号complete1异或为1时，使能乘法器。

[0086] 4.3.3数据延时抽取，每个clk时钟周期内上升沿到来时的输入基带信号值依次放入一个长度为D的数组arr中，数组的第0到第D-1个值：arr[0]，arr[1]，…arr[D-1]分别是并行FIR1滤波支路的并行输入值。

[0087] 4.3.4从ROM1中取数，读取滤波器系数，设置索引号index从0到D-1变化，分别代表第0到第D-1个分支；index＝0时，取第0个分支的滤波器系数，index＝1时，取第1个分支的滤波器系数，依次类推。

[0088] 4.3.5支路FIR1滤波，D个FIR1滤波支路中每一个FIR1支路滤波均包括有ROM1取数模块和乘法器模块，ROM1取数模块和乘法器模块工作频率就是FIR1滤波支路的工作频率，乘法器模块采用分时复用，它的两个相乘因子其之一为数据延时抽取模块的输出即arr数组中的值，其之二为从ROM1中取出的滤波器系数，乘法器计算完毕输出complete1乘法结束信号。

[0089] 4.3.6结果输出，每一通道的多相结构降速处理输出为D个FIR1分支滤波器的输出对齐求和后以一个数据流输出给多相结构信道化处理。

[0090] 4.4多相结构信道化处理：以时钟clk2工作，时钟频率为fclk2，对经过多相结构降速处理后的基带信号I、Q两个通道，继续采用多相结构，使用相数为M，M是正整数，对I、Q两个通道的信号分别进行延时和抽取后，并按ROM2中对应的分支滤波器系数进行滤波，各形成M个分支的信道化输出，每个分支的信道化输出的数据输出频率为 即M个分支各自在M个clk2时钟周期内，按时钟频率 对齐，输出一个数据，并传入各自的FIFO分别进行数据的并串转换处理。

[0091] 参见图5，多相结构信道化处理的步骤包括：

[0092] 4.4.1每一路经过降速处理的基带信号输入到多相结构信道化模块时，由时钟clk2来控制， 若相数M满足：L2＞M，则采用FPGA集成的IP核生成的PLL产生频率T倍于fclk2的时钟clkT，其中 T为满足此式的最小正整数，将clkT作为控制FIR滤波模块信号输入的时钟；否则采用clk2作为控制FIR2滤波模块信号输入的时钟。

[0093] 4.4.2同时，对clk2时钟进行2*M倍分频产生乘法控制信号ctrl2，ctrl2与FIR2滤波模块的输出complete2异或为1时，使能乘法器。

[0094] 4.4.3数据延时抽取，每个clk2时钟周期内上升沿到来时的输入信号值依次放入一个长度为M的数组arr2中，数组的第0到第M-1个值：arr2[0]，arr2[1]，…arr2[M-1]分别对应于并行FIR2滤波支路的并行输入值。

[0095] 4.4.4从ROM2中取数，读取滤波器系数。设置索引号sub从0到M-1变化，分别代表第0到第M-1个分支。sub＝0时，取第0个分支的滤波器系数，sub＝1时，取第1个分支的滤波器系数，依次类推。

[0096] 4.4.5支路FIR2滤波，M个FIR2滤波支路中每一个FIR2支路滤波均包括有ROM2取数模块和乘法器模块，ROM2取数模块和乘法器模块工作时钟就是FIR2滤波模块的工作时钟，乘法器模块采用乘法器分时复用，乘法器模块的两个相乘因子其之一为数据延时抽取模块的输出即arr 2数组中的值，其之二为从ROM2中取出的滤波器系数，乘法器计算完毕输出complet2乘法结束信号。

[0097] 4.4.6结果输出，每一个通道的多相结构信道化处理形成M个分支的信道化输出，该输出为M个FIR2分支滤波器的并行输出，M个并行数据流对齐输出给FIFO模块。

[0098] 4.5先入先出数据并转串处理(FIFO)：FIFO的写入和读出均以时钟clk2工作，将I、Q两个通道各自信道化后的M个分支，分别按照分支顺序：0到M-1，以时钟clk2，写入各自的FIFO先入先出缓存中，并分别按照时钟clk2依次串行读出。

[0099] 4.6快速傅里叶变换(FFT)：FFT以时钟clk2工作，FIFO的两通道的串行化输出值，I通道作为FFT的实部输入数据流，Q通道作为FFT的虚部输入数据流；两个输入数据流按照时钟clk2，在M个时钟周期内，分别输入M个值，做完M点的复数傅里叶变换后，同时输出实部和虚部两通道变换的结果数据流。

[0100] 4.7信号分选：对快速傅里叶变换后的实部和虚部两通道输出数据流，每M个时钟内，两个通道数据流均有M个值，分选过程包括：

[0101] 4.7.1对每M个时钟内的M个值标号为0到M-1。

[0102] 4.7.2按照多相滤波原理的信道对应关系，选定M个分支中的2个频率点信号对应的2个分支号FZ1和FZ2，其中0≤FZ1≤M-1，0≤FZ2≤M-1。

[0103] 4.7.3每M个时钟内对I、Q两通道都选择第FZ1个值，I通道选出f1频点信号的同相分量数据流，Q通道选出f1频点信号的正交分量数据流，即选出f1频点信号。

[0104] 4.7.4同时，每M个时钟内I、Q两通道都选择第FZ2个值，I通道选出f2频点信号的同相分量数据流，Q通道选出f2频点信号的正交分量数据流，即选出f2频点信号，完成了两个频率点信号的分选。

[0105] 步骤5：对功分滤波模块输出的W路模拟信号，每一路都操作步骤4分选出2个频点信号，W路模拟信号共分选出8个频点的信号。

[0106] 外辐射源雷达接收信号的宽带模拟信号分段信道化，降低了每一路信号的带宽，简化了外辐射源雷达接收信号选取。

[0107] 本发明还是一种外辐射源雷达的宽带信道化接收系统，根据雷达接收信号的流向，天线接收到的回波依次连接有功分滤波模块，模数转换模块和FPGA频点分选模块，FPGA频点分选模块最终分选出所需的8个频点的信号，本发明针对所接收到的20MHz带宽的天线回波信号，通过功分滤波模块将该天线回波频段平均分为W路信号输出，这W路信号每一路带宽均为 它们对应进入W路AD，这W路AD组成了模数转换模块，FPGA频点分选模块输出的每2个频点信号对应1路信号处理结果。

[0108] 本例选取W＝4，即针对所接收到的20MHz带宽的天线回波信号，通过功分滤波模块将该天线回波频段平均分为4路信号输出，这4路信号每一路带宽均为5MHz，它们对应进入4路AD，这4路AD组成了模数转换模块，FPGA频点分选模块输出的每2个频点信号对应1路带宽为5MHz的信号处理结果。

[0109] FPGA频点分选模块中，一路5MHz带宽信号在FPGA中处理的过程为一组频率信号分选，单片FPGA至少包含了一组频率信号分选模块，一组频率信号分选模块包括数字下变频模块、多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块、快速傅里叶变换模块和信号分选模块，对一路5MHz带宽信号经过模数转换模块输出的数字信号连接到数字下变频模块，数字下变频模块通过NCO数控振荡器产生的本振信号，本振信号与模数转换模块输出的数字信号相乘即下变频变换，通过I、Q两通道基带信号输出，每个通道的信号均经过多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块后输出两通道数据流，该两通道数据流同时传入复数傅里叶变换模块进行复数傅里叶变换，傅里叶变换的输出传送给信号分选模块，由信号分选模块得到所需要的频点信号。

[0110] 信号分选模块，用于按照多相滤波原理的信道对应关系，选定所需要的频率点的信号所在的分支号，对快速傅里叶变换后的串行输出，每M个点进行选取操作，选出该分支号在每一个时钟到来时的输出值，将其按照时钟对齐输出。

[0111] 本发明采用基于多相滤波结构的数字信号信道化，极大的降低了外辐射源雷达宽带接收系统开发的设备量，用较低的成本实现了多个频点的外辐射源雷达信号的接收和分选，简化了系统开发的复杂度。本发明采用了软件处理配合硬件接收，系统优化，开发费用低。

[0112] 实施例2

[0113] 外辐射源雷达宽带信道化接收的FPGA实现方法和外辐射源雷达的宽带信道化接收系统同实施例1。

[0114] 外源雷达宽带信道化接收的FPGA实现方法的步骤3中进行模数转换变换，是将功分滤波模块输出的四路模拟中频信号，按照各自的采样频率fs分别进行中频采样数字化，本例对88MHz～93MHz的模拟信号，确定其采样频率。为实现方便本例的频率fs由带通采样定理所确定的取值范围和所要分选得到的信号的数据速率f，以及多相结构降速和信道化所采用的相数D和M共同确定，即同时满足(1)，(2)

[0115]

[0116] 为保证采样后的信号的特征与采样前一致，k的选取要保证采样后的频谱不发生混叠，对于88MHz～93MHz的模拟信号，由带通采样定理确定fs的取值范围： 其中，2≤k≤18，由k的不同取值可得到fs的范
围，如下表：

[0117]

[0118] k取偶数时，频谱可能发生混叠，因此k最小选3，当D和M分别选择6和64时，通过计算可以确定所选择的fs＝76.8MHz。

[0119] 步骤4：FPGA频点分选，利用FPGA频点分选模块分选并输出8个频点的信号，每2个频点信号的输出对应1路带宽为5MHz的信号处理结果，2个频点信号的分选称为一组频率信号的分选，每一组频点信号分选过程相同。

[0120] 参照图2，图2为FPGA频点分选过程中第一组频率信号分选过程，即从第一路88MHz～93MHz的模拟信号分选出频率点信号f1＝90.3MHz，f2＝90.9MHz的过程包括：

[0121] 外源雷达宽带信道化接收的FPGA实现方法的步骤4中4.1为准备滤波器系数，本例针对第一路模拟信号88MHz～93MHz中分选出两个频率点f1＝90.3MHz和f2＝90.9MHz所设计的两级FIR原型滤波器长度分别为LA＝258阶，LB＝1024阶，由两级滤波器产生的对应的FIR分支滤波器长度分别为： 阶， 阶。

[0122] 外源雷达宽带信道化接收的FPGA实现方法的步骤4中4.2为多相结构降速处理，参照图4，本例中复位信号为rst，以时钟clk工作，时钟频率为fclk＝76.8MHz，对下变频后的基带信号x_in，按照多相结构，采用相数为D＝6进行延时和抽取，并按照ROM1中对应的各个分支滤波器系数进行滤波，对多相滤波结构所有分支滤波器在的输出按时钟对齐求和，并输出给下一级进行多相结构信道化处理，输出的基带信号I、Q的数据速率降低了6倍。

[0123] 步骤包括：

[0124] 4.3.1基带信号的每一通道输入到对应的多相结构降速处理模块时，由输入时钟clk来控制，输入时钟频率fclk＝fs＝76.8MHz，采用FPGA集成的IP核生成的PLL产生频率大于 的最小整数，即8倍于fclk的时钟clk8，clk8的频率为：8*76.8＝614.4MHz，clk8作为控制FIR滤波支路组信号输入的时钟。

[0125] 4.3.2同时，对clk时钟做2*6＝12倍分频产生ctrl信号，ctrl与FIR1滤波模块的输出信号complete1异或为1时，使能乘法器。

[0126] 4.3.3数据延时抽取，每个clk周期内上升沿到来时的输入基带信号值依次放入一个长度为D的数组arr中，数组的第0到第4个值：arr[0]，arr[1]，…arr[4]分别是并行FIR1滤波支路的并行输入值。

[0127] 参见图4，第一个时钟上升沿到来时的信号分量x_in(0)放入arr[0]并进入第一个分支，第二个时钟上升沿到来时的信号分量x_in(1)放入arr[1]并进入第二个分支，依次类推，第六个时钟上升沿到来时的信号分量x_in(5)放入arr[5]并进入第六个分支，第七个时钟上升沿到来时的信号分量x_in(6)放入arr[6]并进入第一个分支。

[0128] 4.3.4从ROM1中取数，取数的时钟为clk8，读取滤波器系数，设置索引号index从0到4变化，分别代表第0到第4个分支；index＝0时，取第0个分支的滤波器系数，index＝1时，取第1个分支的滤波器系数，依次类推。

[0129] 4.3.5同实施例1。

[0130] 4.3.6结果输出，每一通道的多相结构降速处理输出为D个FIR1分支滤波器的输出对齐求和后以一个数据流输出给多相结构信道化处理，输出的数据流速率由fs＝76.8MHz降低为

[0131] 外源雷达宽带信道化接收的FPGA实现方法的步骤4中4.4为多相结构信道化处理，参照图6，复位信号为rst2，以时钟clk2工作，时钟频率为 对降速处理后的信号x_dout，按照多相结构，采用相数为M＝64，进行延时和抽取，并按照ROM2中对应的各个分支滤波器系数进行滤波，各形成64个分支的信道化输出，每个分支的信道化输出的数据输出频率为 即64个分支各自在64个clk2时钟周期内，按时钟频率 对齐，输出一个数据，并传入各自的FIFO分别进行数据的并串转换处理。

[0132] 步骤包括：

[0133] 4.4.1每一路经过降速处理的基带信号输入到多相结构信道化模块时，由时钟clk2来控制， 采用clk2作为控制FIR2滤波器模块信号输入的时钟。

[0134] 4.4.2同时，对clk2时钟进行128倍分频产生乘法控制信号ctrl2，ctrl2与FIR2滤波器的输出complete2异或为1时，使能乘法器。

[0135] 4.4.3数据延时抽取，每个clk2时钟周期内上升沿到来时的输入信号值依次放入一个长度为64的数组arr2中，数组的第0到第63个值：arr2[0]，arr2[1]，…arr2[63]分别对应于并行FIR2滤波支路的并行输入值。

[0136] 参见图6，第一个时钟上升沿到来时的信号分量x_dout(0)放入arr2[0]并进入第一个分支，第二个时钟上升沿到来时的信号分量x_dout(1)放入arr2[1]并进入第二个分支，依次类推，第六十四个时钟上升沿到来时的信号分量x_dout(63)放入arr[63]并进入第六十四个分支，第六十五个时钟上升沿到来时的信号分量x_dout(64)放入arr2[64]并进入第一个分支。

[0137] 4.4.4从ROM2中取数，取数的时钟为clk2，读取滤波器系数。设置索引号sub从0到63变化，分别代表第0到第63个分支。sub＝0时，取第0个分支的滤波器系数，sub＝1时，取第1个分支的滤波器系数，依次类推。

[0138] 4.4.5同实施例1。

[0139] 4.4.6结果输出，每一个通道的多相结构信道化处理形成64个分支的信道化输出，该输出为64个FIR2分支滤波器输出的并行输出，64个并行数据流对齐输出给FIFO模块。

[0140] 在雷达频点信号的分选过程中采用多速率处理，极大地减少了计算量，工程化可实现性增强。

[0141] 外源雷达宽带信道化接收的FPGA实现方法的步骤4中4.5为FIFO数据并转串处理，FIFO的写入和读出均以时钟clk2工作，将I、Q两个通道各自信道化后的64个分支，分别按照分支顺序：0到63，以时钟clk2，写入各自的FIFO先入先出缓存中，并分别按照时钟clk2依次串行读出，64个clk2时钟周期内，串行读出的64个数据为对应0到63个分支以时钟频率 在一个时钟周期内的输出值的顺序串行排列。

[0142] 外源雷达宽带信道化接收的FPGA实现方法的步骤4中4.6为快速傅里叶变换(FFT)，以时钟频率clk2工作，将FIFO的两通道的串行化输出值，I通道作为FFT的实部输入数据流，Q通道作为FFT的虚部输入数据流；两个输入数据流按照时钟频率clk2，在64个时钟周期内，分别输入64个值，做完64点的复数傅里叶变换后，同时输出实部和虚部两通道变换的结果数据流。

[0143] 本发明数字傅里叶变换DFT使用FPGA集成的IP内核函数产生的快速傅里叶变换FFT来实现，提高了计算效率。

[0144] 外源雷达宽带信道化接收的FPGA实现方法的步骤4中4.7为信号分选：对快速傅里叶变换后的实部和虚部两通道输出数据流，每64个时钟内，两个通道数据流均有64个值，对这64个值标号为0到63，按照多相滤波原理的信道对应关系，选定64个分支(0到63)中的2个频率点信号f1＝90.3MHz和f2＝90.9MHz对应的2个分支号FZ1＝0和FZ2＝63，每64个时钟内对I、Q两通道都选择第0个值，I通道选出f1的同相分量数据流，Q通道选出f1的正交分量数据流；同样，每64个时钟内I、Q两通道都选择第63个值，选出f2的同相分量数据流和正交分量数据流，完成了两个频率点信号的分选。

[0145] 本发明对接收到的雷达回波信号在模拟信道部分，进行了分段化处理，分段后的每一路模拟信号的信号分选过程采用相同的步骤，不同的参数值实现了分选出两个频率点信号的目的。本发明还在FPGA频点分选的不同的处理阶段，采用了不同的时钟频率。本发明还针对FPGA的资源大小进行适当的调配，总的来说实现了同时接收并准确分选出8个频点信号，在复杂的接收信号环境中，甄选出所需要的频点的信号，降低了系统结构的复杂度，也大大降低了成本。

[0146] 实施例3

[0147] 外辐射源雷达宽带信道化接收的FPGA实现方法和外辐射源雷达的宽带信道化接收系统同实施例1-2。

[0148] 参见图1，根据雷达接收信号的流向，天线接收到的回波依次连接有功分滤波模块，模数转换模块和FPGA频点分选模块，FPGA频点分选模块最终分选出所需的8个频点的信号，针对所接收到的20MHz带宽的天线回波信号，通过功分滤波模块将该天线回波频段平均分为4路信号输出，这4路信号每一路带宽均为5MHz，它们对应进入4路AD，这4路AD组成了模数转换模块，FPGA频点分选模块输出的每2个频点信号对应1路带宽为5MHz的信号处理结果。

[0149] 本例针对雷达天线接收到的频段范围在88MHz～108MHz，带宽为20MHz的调频广播信号，接收到的信号经过模拟信道预处理和放大接入到等能量分配的4-way功分器，功分器的四路输出频段分别为88MHz～93MHz，93MHz～98MHz，98MHz～103MHz，103MHz～108MHz，每一路带宽均为5MHz，它们对应进入4路AD，AD选取采用业界最新的AD9467，这4路AD组成了模数转换模块，FPGA频点分选模块输出的每2个频点信号对应1路带宽为5MHz的信号处理结果。FPGA采用ALTERA公司的(EP2AGX65D)。

[0150] 参见图2，本发明的FPGA频点分选模块中，一路5MHz带宽信号在FPGA中处理的过程为一组频率信号分选，单片FPGA至少包含了一组频率信号分选模块，设置单片FPGA包含几组频率信号分选是根据FPGA的自身集成的资源情况而定。一组频率信号分选模块包括数字下变频模块、多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块、快速傅里叶变换模块和信号分选模块，对一路5MHz带宽信号经过模数转换模块输出的数字信号连接到数字下变频模块，数字下变频模块通过NCO数控振荡器产生的本振信号，本振信号与模数转换模块输出的数字信号相乘即下变频变换，通过I、Q两通道基带信号输出，每个通道的信号均经过多相结构降速处理模块、多相结构信道化模块、FIFO数据并串转换模块后输出两通道数据流，该两通道数据流同时传入复数傅里叶变换模块进行复数傅里叶变换，傅里叶变换的输出传送给信号分选模块，由信号分选模块得到所需要的频点信号。

[0151] 单片FPGA至少包含了一组频率信号分选模块，根据FPGA的选型和资源情况来确定单片FPGA完成几组频率信号分选。本例FPGA采用ALTERA公司的(EP2AGX65D)，其乘法器有324个。当选择第一级和第二级滤波器长度分别为L1＝43，L2＝16时，第一级滤波器使用乘法器个数为L1*2，第二级滤波器使用乘法器个数为L2*2，一个FFT模块大约用12个，混频和NCO大约用10个，则一路5MHz带宽的信号的处理需要乘法器的总数为L1*2+L2*2+12+10＝140个，140*2＜324，因此可以选择单片FPGA处理两路5MHz带宽的信号。

[0152] 相对于传统的雷达同时接收多信号，本发明采用FPGA不仅实现了频点分选，同时在FPGA中进行了DDC数字下变频，用了较少的环节，实现了多功能，平台搭建简单。

[0153] 实施例4

[0154] 外辐射源雷达宽带信道化接收的FPGA实现方法以及外辐射源雷达的宽带信道化接收系统均同实施例1-3。

[0155] 参见图1，本例采用两路AD配合一片FPGA，每一片FPGA输出四个频点信号，FPGA频点分选模块利用两片FPGA输出8个频点信号。

[0156] 本例采用两路AD配合一片FPGA，根据FPGA的选型和资源情况来确定单片FPGA完成几组频率信号分选。FPGA采用ALTERA公司的(EP2AGX65D)，其乘法器有324个。当选择第一级和第二级滤波器长度分别为L1＝43，L2＝16时，第一级滤波器使用乘法器个数为L1*2，第二级滤波器使用乘法器个数为L2*2，一个FFT模块大约用12个，混频和NCO大约用10个，则一路5MHz带宽的信号的处理需要乘法器的总数为L1*2+L2*2+12+10＝140个，140*2＜324，因此可以选择单片FPGA处理两路5MHz带宽的信号。

[0157] 实施例5

[0158] 外辐射源雷达宽带信道化接收的FPGA实现方法以及外辐射源雷达的宽带信道化接收系统均同实施例1-4。

[0159] 参照图3，本例按照降速模块实现的信号结构图对结合多相滤波原理对降速处理步骤再作说明，采用相数D＝6，其包含以下部分：

[0160] 1)数据延时和抽取：输入信号向量x_in(n)，n＝0，1，2，…，每一个分支滤波器的输入数据，后一个分支相对于前一分支延迟一个单位，即数据延时。而同一个分支滤波器的输入数据，后一个时刻的输入相对于前一个输入停顿了6个数据，即做了6倍抽取。每一个分支滤波器的输入数据流如下，式中，n＝0，1，2，…：

[0161] 第一个：x_in(0)，x_in(6)，x_in(12)…x_in(6*n)

[0162] 第二个：x_in(1)，x_in(7)，x_in(13)…x_in(6*n+1)

[0163] 第三个：x_in(2)，x_in(8)，x_in(14)…x_in(6*n+2)

[0164] 第四个：x_in(3)，x_in(9)，x_in(15)…x_in(6*n+3)

[0165] 第五个：x_in(4)，x_in(10)，x_in(16)…x_in(6*n+4)

[0166] 第六个：x_in(5)，x_in(11)，x_in(17)…x_in(6*n+5)

[0167] 2)分支滤波系数产生：对于多相滤波，若所设计的第一级FIR原型滤波器系数向量h，延时阶数k为0到5，对h分别做k阶延时后，并对每一阶延时后的向量做6倍抽取后，形成6条并行滤波支路的系数：hD-1hD-2…h0：

[0168] 其中h0：h(5)，h(11)，h(17)…h(6*n+5)

[0169] 其中h1：h(4)，h(10)，h(16)…h(6*n+4)

[0170] 其中h2：h(3)，h(9)，h(15)…h(6*n+3)

[0171] 其中h3：h(2)，h(8)，h(14)…h(6*n+2)

[0172] 其中h4：h(1)，h(7)，h(13)…h(6*n+1)

[0173] 其中h5：h(0)，h(6)，h(12)…h(6*n)

[0174] 3)数据滤波与输出：输入数据经过延时抽取滤波后求和输出。

[0175] 参照图5，本例按照多相结构信道化实现的信号结构图结合多相滤波原理对信道化处理步骤再做说明，采用相数M＝64，其包含以下部分：

[0176] 1)数据延时和抽取：输入信号向量x_dout(n)，n＝0，1，2，…，每一个分支滤波器的输入数据，后一个分支相对于前一分支延迟一个单位，即数据延时。而同一个分支滤波器的输入数据，后一个时刻的输入相对于前一个输入停顿了64个数据，即做了64倍抽取。每一个分支滤波器的输入数据流如下，式中n＝0，1，2，…：

[0177] 第一个：x_in(0)，x_in(64)，x_in(128)…x_in(64*n)

[0178] 第二个：x_in(1)，x_in(65)，x_in(129)…x_in(64*n+1)

[0179] 第六十三个：x_in(63)，x_in(127)，x_in(191)…x_in(64*n+63)[0180] 2)分支滤波系数产生：第二级FIR原型滤波器系数向量q，延时阶数l为0到M-1，对q分别做l阶延时后，并对每一阶延时后的向量做M倍抽取后，形成M条并行滤波支路的系数：qM-1，qM-2，…q0。

[0181] 其中q0：q(63)，h(126)，h(189)…h(64*n+63)

[0182] 其中q1：q(62)，q(125)，q(188)…q(64*n+62)

[0183] 其中q63：q(0)，q(64)，q(128)…q(64*n)

[0184] 3)数据滤波与输出：输入数据经过延时抽取滤波后并行输出。

[0185] 实施例6

[0186] 外辐射源雷达宽带信道化接收的FPGA实现方法以及外辐射源雷达的宽带信道化接收系统均同实施例1-5，结合具体的仿真实验对本发明再作说明：

[0187] 1)实验条件：

[0188] 参照图7，实验中软件平台为Quartus9.0以及MATLAB。MATLAB为FPGA的仿真平台Quartus提供了带噪声并量化后的5MHz带宽的调频广播信号，和量化后的两级多相滤波结构的支路滤波器的系数。并且MATLAB对Quartus所分选出的信号做结果分析。在Quartus软件中的MegaWizard产生FPGA的IP核函数：ROM1，ROM2，乘法器1，乘法器2，NCO，FFT，FIFO，使用VerilogHDL语言控制时序，在Quartus仿真软件中依次完成量化后雷达信号的数字下变频变换DDC，多相结构降速处理，多相结构信道化，FIFO并转串处理，FFT变换和信号分选，将最终分选出的信号导出Quartus，在MATLAB中做频谱图，并分析结果。

[0189] 采用输入信号调频广播信号，频段范围为88MHz～93MHz，带宽为5MHz，其中所设计的滤波器通带包含了两个频点调频广播信号：分别为f1＝90.3MHz，f2＝90.9MHz。

[0190] 2)实验内容：

[0191] 对输入的5MHz带宽的以fs＝76.8MHz采样数字化后的调频广播信号，做数字下变频之后再以多相结构进行抗混叠抽取降速，抽取因子D＝6，将信号速率降低6倍，从76.8MHz降低到12.8MHz。以便于后续的多相结构的信道化处理实现阶数较大的滤波，并节省了资源。降速后通过多相结构的信道化处理，相数M＝64，得到64通道并行输出，通过FIFO将并行输出串行化，再对串行输出做64点复数FFT变换，根据信道对应关系做信号分选之后在第3和第64通道分别输出对应的f1，f2两个频点的信号，这两个信号的数据速率为 即为 为后续的雷达信号处理奠定了基础。

[0192] 实施例7

[0193] 外辐射源雷达宽带信道化接收的FPGA实现方法以及外辐射源雷达的宽带信道化接收系统均同实施例1-6。

[0194] 雷达天线所接收到的频段范围仍然在88MHz～108MHz的回波信号，接收的回波信号为调频广播信号。本例通过功分滤波模块对雷达天线接收到的回波信号进行一分二，将20MHz带宽的信号平均分为2路信号输出，即W＝2，通过功分滤波模块将该天线回波频段平均分为2路信号输出：88MHz～98MHz，98MHz～108MHz，每一路带宽为10MHz，然后2路信号对应进入2路AD，2路AD配合一片FPGA完成频点信号分选，通过FPGA频点分选后，每一路10MHz信号对应分选出任意4个频点的信号，两路10MHz的信号共选出8个频点的信号。

[0195] 实施例8

[0196] 外辐射源雷达宽带信道化接收的FPGA实现方法以及外辐射源雷达的宽带信道化接收系统均同实施例1-6。

[0197] 功分滤波模块不做功分，此时W＝1，功分滤波模块直接输出20MHz模拟信号到一个AD，AD输出的数字信号连接到一片FPGA，在FPGA中对雷达信号进行分频，最终分选出8个频点的信号。这种情况，相当于简化了功分滤波模块，结构更简练更容易实现，适用于接收大信号为主的情况。

[0198] 实施例9

[0199] 外辐射源雷达宽带信道化接收的FPGA实现方法以及外辐射源雷达的宽带信道化接收系统均同实施例1-6。

[0200] 雷达天线所接收到的频段范围仍然在88MHz～108MHz的回波信号，接收的回波信号为调频广播信号。本例通过功分滤波模块对雷达天线接收到的回波信号进行一分八，将20MHz带宽的信号平均分为8路信号输出，即W＝8，通过功分滤波模块将该天线回波频段平均分为8路信号输出，然后2路信号对应进入2路AD，2路AD配合一片FPGA完成频点信号分选，每一路信号对应分选出任意2个频点的信号，两路共选出12个频点的信号。

[0201] 实施例10

[0202] 外辐射源雷达宽带信道化接收的FPGA实现方法以及外辐射源雷达的宽带信道化接收系统均同实施例1-9。

[0203] 本例中多相结构的降速处理原型滤波器长度为256，采用相数D＝8，进行延时和抽取，形成8个支路滤波组，每一个支路的滤波器系数长度为32阶，FIR1滤波支路组的工作频率采用PLL产生的频率4倍于clk的时钟clk4。按照ROM1中对应的各个分支滤波器系数进行滤波，对多相滤波结构所有分支滤波器在的输出按时钟对齐求和，并输出给下一级进行多相结构信道化处理，输出的基带信号I、Q的数据速率降低了8倍。

[0204] 实施例11

[0205] 外辐射源雷达宽带信道化接收的FPGA实现方法以及外辐射源雷达的宽带信道化接收系统均同实施例1-10，结合具体的仿真实验结果对本发明再做说明：

[0206] 参照图8，图中点x曲线为在Quartus中仿真FPGA一组频率分选所输出的其中一个频率点f1信号的频谱图，该频率信号为第3支路的输出，实线为在MATLAB中仿真的该支路输出的频率信号理论上的频谱图，由图可以看出，在Quartus中仿真的FPGA一组频率分选输出f1的频谱与理论结果相符合，即通过这种方法正确的分选出了f1频率信号。

[0207] 参照图9，图中点x曲线为在Quartus中仿真FPGA一组频率分选所输出的第二个频率信号f2的频谱图，该频率信号为第63支路的输出，实线为在MATLAB中仿真的该支路输出的频率信号理论上的频谱图，由图可以看出，在Quartus中仿真的FPGA一组频率分选输出f2的频谱与理论结果相符合，即通过这种方法正确的分选出了f2频率信号。

[0208] 综上，本发明主要解决传统外辐射源雷达接收系统实现宽带信号的同时多信号接收时设备量大、开发费用高的难题。本发明包括功分滤波模块，模数转换模块和FPGA频点分选模块。对接收到的带宽为20MHz的雷达天线回波，通过功分滤波进行模拟信号分段信道化，分段后各路模拟信号对应各自AD进行模数转换，多路AD组成了模数转换模块，将各路模拟信号数字化，数字化后的每一路模拟信号对应的数字信号进入FPGA频点分选模块，通过在FPGA中做DDC数字下变频变换，变换到基带信号，对基带信号I、Q两通道，利用FPGA的IP核资源和乘法器资源，采用多相滤波的原理进行多相结构的降速处理和多相结构的信道化处理，然后通过FIFO模块、复数傅里叶变换模块和信号分选模块，最终选出所需要的8个频点信号。