基于频域相关干涉仪的宽带测向控制方法

摘要

本发明涉及一种基于频域相关干涉仪的宽带测向控制方法，含有下列步骤：步骤1：采用宽带接收机接收被测信号并进行处理得到高位宽的零中频复信号数据；步骤2：将高位宽的零中频复信号数据拆分成低位宽的零中频复信号数据后组帧；步骤3：对组帧后的数据进行并串转换处理得到高速串行数据，再通过光纤收发器发送到后端信号处理平台；步骤4：后端信号处理平台对高速串行数据进行串并转换处理后得到并行数据，再对该并行数据进行译码得到恢复后的零中频复信号数据；步骤5：对恢复后的零中频复信号数据进行FFT处理、频域相关干涉仪快速测向，确定出被测信号的来向；本发明解决了现有传统的相关干涉仪计算处理实时性不强的问题。

权利要求

1.一种基于频域相关干涉仪的宽带测向控制方法，其特征是：含有下列步骤：

步骤1：采用宽带接收机接收被测信号，宽带接收机对接收到的被测信号进行处理后得到高位宽的零中频复信号数据；

步骤2：将高位宽的零中频复信号数据拆分成低位宽的零中频复信号数据，然后对低位宽的零中频复信号数据进行组帧；

步骤3：对组帧后的数据进行并串转换处理后得到高速串行数据，通过第一光纤收发器将该高速串行数据发送到后端信号处理平台；

步骤4：后端信号处理平台对接收到的高速串行数据进行串并转换处理后得到并行数据，再对该并行数据进行译码后得到恢复后的零中频复信号数据；

步骤5：后端信号处理平台对恢复后的零中频复信号数据进行FFT处理后，再进行频域相关干涉仪快速测向，确定出被测信号的来向；

步骤1中：宽带接收机对接收到的被测信号依次进行滤波、放大、下变频、中频滤波、采样后，再经过数字下变频变换为高位宽的零中频复信号数据；宽带接收机可接收Ｎ个通道宽带天线阵的输出信号，Ｎ为大于等于1的自然数；

步骤4中：后端信号处理平台含有：第二光纤收发器和现场可编程门阵列FPGA处理平台，其中，第二光纤收发器和第一光纤收发器通过光纤连接，现场可编程门阵列FPGA处理平台含有一个主FPGA和两个从FPGA，每个从FPGA挂带两个DDR存储芯片，两个从FPGA共挂带四个DDR存储芯片；后端信号处理平台通过第二光纤收发器将接收的光纤高速串行信号转换成电串行信号后形成串行数据，再将该串行数据送给主FPGA，主FPGA再将该串行数据转换成并行数据并完成零中频复信号数据的恢复，得到恢复后的零中频复信号数据；

现场可编程门阵列FPGA处理平台通过高速PCIExpress接口与服务器进行数据交换，服务器再通过以太网与用户终端的微机进行数据交换；

宽带接收机为大动态范围高灵敏度的宽带接收机，宽带接收机采用AD公司的16bit高速采样器AD9446进行采样，之后，再将采样输出信号送到intersil公司的数字下变频芯片ISL5216，16bit高速采样器AD9446的输出经过数字下变频后变换为位宽24bit的高位宽的零中频复信号数据；

步骤2中：将位宽24bit的高位宽的零中频复信号数据拆分成4个位宽6bit的低位宽的零中频复信号数据后，再对4个位宽6bit的低位宽的零中频复信号数据进行组帧；组帧方法为：将位宽6bit的低位宽的零中频复信号数据中的前3bit和后3bit均编码为4bit，使位宽6bit的低位宽的零中频复信号数据编码成为位宽8bit的低位宽的零中频复信号数据，将该位宽8bit的低位宽的零中频复信号数据作为10bit光纤数据的低8位；组帧后，每个数据帧中含有4个10bit的有效数据；

主FPGA将串行数据转换成并行数据并完成零中频复信号数据的恢复的方法为：

步骤4.1：主FPGA先将接收到的串行数据从异步信号的数据格式转换成同步信号的数据格式，然后采用先入先出的FIFO缓存结构接收数据；接收数据时，首先检测出数据帧的同步头，然后清空FIFO缓存结构，再开始接收该数据帧的有效数据，以确保该数据帧的有效数据到来时FIFO缓存结构为空；

步骤4.2：将数据帧的4个10bit的有效数据中的前3个依次移位寄存在三个寄存器中，然后将三个寄存器的输出和第4个10bit的有效数据作为并行的40bit数据输入到FIFO缓存结构中；

步骤4.3：抽取出有效数据的指示信号，即第4个10bit的有效数据的最高两位相同时数据有效，这时，给FIFO缓存结构发出写使能信号；

步骤4.4：当FIFO缓存结构非空时，主FPGA用本地低频时钟将FIFO缓存结构中的并行的40bit数据读出，该并行的40bit数据中有4个10bit的有效数据，分别选取4个10bit的有效数据中的低8位后得到4个8bit的有效数据，将每个8bit的有效数据中的前4bit和后4bit均译码为3bit，最后得到4个6bit的有效数据，即24bit数据，这样即完成了对零中频复信号数据的恢复。

2.根据权利要求1所述的基于频域相关干涉仪的宽带测向控制方法，其特征是：所述组帧方法中：采用3B/4B编码方法将位宽6bit的低位宽的零中频复信号数据中的前3bit和后3bit均编码为4bit，3B/4B编码方法如表1所示：表1：3B/4B编码

编码前 000 001 010 011 100 101 110 111

编码后 0011 0101 0110 0111 1000 1001 1010 1100

；

在数据有效期间，10bit光纤数据的高两位的编码规则是：对于空闲时刻，10bit光纤数据传送1010101010以保证数据平衡，同步头用1010000011作为字节边界，并重复10次以确保并串转换芯片检测出数据帧头；

所述步骤4.4中：采用4B/3B译码方法将每个8bit的有效数据中的前4bit和后4bit均译码为3bit，4B/3B译码方法如表2所示：表2：4B/3B译码

译码前 0011 0101 0110 0111 1000 1001 1010 1100

译码后 000 001 010 011 100 101 110 111

。

3.根据权利要求1所述的基于频域相关干涉仪的宽带测向控制方法，其特征是：所述步骤5中，后端信号处理平台对恢复后的零中频复信号数据进行的FFT处理包括：首先，对Ｎ个通道的恢复后的零中频复信号数据进行矩阵式存储，而后依次读取单通道的数据进行FFT运算，再将FFT运算结果写入存储矩阵，之后并行读取FFT运算的存储结果，对齐Ｎ个通道FFT运算结果的指数位，并舍弃指数位。

4.根据权利要求3所述的基于频域相关干涉仪的宽带测向控制方法，其特征是：所述Ｎ为10，所述后端信号处理平台对得到的FFT运算结果做指数位对齐之后，根据测向需要，要将指数位对齐及校正后的10个通道FFT归一化，其中以每一频点的10个通道FFT运算结果为一组，共同乘以第一通道FFT运算结果的复共轭，使FFT运算结果变成64bit宽度，第一通道FFT运算结果的虚部为零；以每一频点上的10通道数据为一组，以第一通道的FFT运算结果最大值为标准，判断需要移位的数目，而后对64bit宽的FFT运算结果做截取处理，截取为18bit做相关测向。

5.根据权利要求1所述的基于频域相关干涉仪的宽带测向控制方法，其特征是：所述步骤5中，后端信号处理平台进行频域相关干涉仪快速测向时：将导向矢量在方位角360度范围内按四个象限分成四份，分别存储在四个DDR存储芯片内；在相关测向过程中，同时从四片DDR存储芯片中读取导向矢量并在两片从FPGA内做相关测向；在系统开机时，初始导向矢量由用户终端的微机通过以太网、高速PCIExpress接口传送给现场可编程门阵列FPGA处理平台，然后写入DDR存储芯片内。

6.根据权利要求5所述的基于频域相关干涉仪的宽带测向控制方法，其特征是：所述DDR存储芯片采用Micron的容量为2Gbits的MT47H128M16；在相关测向过程中，同时以

150MHz/s的速度从四片DDR存储芯片中读取导向矢量并在两片从FPGA内做相关测向；高速PCIExpress接口采用了NI公司高速数字I/O数据采集卡PCIe-6537。

说明书

基于频域相关干涉仪的宽带测向控制方法

[0001] （一）、技术领域：本发明涉及一种无线电测向方法，特别是涉及一种基于频域相关干涉仪的宽带测向控制方法。

[0002] （二）、背景技术:无线电测向在军事和民用领域都有十分广泛的应用价值，在诸如雷达导航、声纳、移动通信等方面发挥着重要作用。干涉仪主要是通过测量天线阵列的各阵元间复数电压分布，从而计算出电波方向，该类算法具有处理时间短、技术成熟的优点，已大量地应用在辐射源的测向和定位中。

[0003] 采用相关干涉仪进行宽带测向时，需要大量的导向矢量以进行相关运算和二维搜索。导向矢量的数量与通道数、带宽、计算精度、频率分辨率、搜索精度有关，在宽带系统中，通道数较多（一般为10通道，有的达到几十通道），且带宽较宽（一般为2-4MHz），搜索精度需要达到0.5度，因此需要的导向矢量多，系统存储量要求高。比如：10通道天线阵，0-360度方位角上以0.5为间隔，0-90仰角上以3度为间隔，划分为720×30个切片，每个切片点的复数据宽度为16bits（I、Q两路各16bits），2M带宽内划分为16组导向矢量，则2M带宽内总的数据量为10×720×30×16×2×16=111Mbits，当2M带宽实时变更时，111Mbits的数据也需要随之实时更新，在目前的器件水平上，数据的存储、读写量也是相当大的。

[0004] 同时，由于需要对谱峰进行二维搜索，需要把每个频点的10通道数据与360×90度范围内的导向矢量全部相关一遍，运算量巨大，导致在传统串行DSP计算平台上测向速度较慢。如何快速地实现宽带相关干涉仪测向是当前需要解决的问题。（三）、发明内容：

[0005] 本发明要解决的技术问题是：克服现有技术的缺陷，提供一种基于频域相关干涉仪的宽带测向控制方法，该方法解决了现有传统的相关干涉仪计算处理实时性不强的问题。

[0006] 本发明的技术方案：

[0007] 一种基于频域相关干涉仪的宽带测向控制方法，含有下列步骤：

[0008] 步骤1：采用宽带接收机接收被测信号，宽带接收机对接收到的被测信号进行处理后得到高位宽的零中频复信号数据；

[0009] 步骤2：将高位宽的零中频复信号数据拆分成低位宽的零中频复信号数据，然后对低位宽的零中频复信号数据进行组帧；

[0010] 步骤3：对组帧后的数据进行并串转换处理后得到高速串行数据，通过第一光纤收发器将该高速串行数据发送到后端信号处理平台；

[0011] 步骤4：后端信号处理平台对接收到的高速串行数据进行串并转换处理后得到并行数据，再对该并行数据进行译码后得到恢复后的零中频复信号数据；

[0012] 步骤5：后端信号处理平台对恢复后的零中频复信号数据进行FFT（快速傅立叶变换）处理后，再进行频域相关干涉仪快速测向，确定出被测信号的来向。

[0013] 步骤1中：宽带接收机对接收到的被测信号依次进行滤波、放大、下变频、中频滤波、采样后，再经过数字下变频变换为高位宽的零中频复信号数据；宽带接收机可接收N个通道宽带天线阵的输出信号，N为大于等于1的自然数；

[0014] 步骤4中：后端信号处理平台含有：第二光纤收发器和现场可编程门阵列FPGA处理平台，其中，第二光纤收发器和第一光纤收发器通过光纤连接，现场可编程门阵列FPGA处理平台含有一个主FPGA和两个从FPGA，每个从FPGA挂带两个DDR存储芯片，两个从FPGA共挂带四个DDR存储芯片；后端信号处理平台通过第二光纤收发器将接收的光纤高速串行信号转换成电串行信号后形成串行数据，再将该串行数据送给主FPGA，主FPGA再将该串行数据转换成并行数据并完成零中频复信号数据的恢复，得到恢复后的零中频复信号数据；

[0015] 现场可编程门阵列FPGA处理平台通过高速PCI Express接口与服务器进行数据交换，可以实现双通道、高带宽、低功耗、高速稳定可靠的数据交换，服务器再通过以太网与用户终端的微机进行数据交换。

[0016] 宽带接收机为大动态范围高灵敏度的宽带接收机，可以实现对小信号、大动态范围信号的接收，宽带接收机采用AD公司的16bit高速采样器AD9446进行采样，之后，再将采样输出信号送到intersil公司的数字下变频芯片ISL5216，16bit高速采样器AD9446的输出经过数字下变频后变换为位宽24bit的高位宽的零中频复信号数据；

[0017] 步骤2中：将位宽24bit的高位宽的零中频复信号数据拆分成4个位宽6bit的低位宽的零中频复信号数据后，再对4个位宽6bit的低位宽的零中频复信号数据进行组帧；组帧方法为：将位宽6bit的低位宽的零中频复信号数据中的前3bit和后3bit均编码为
4bit，使位宽6bit的低位宽的零中频复信号数据编码成为位宽8bit的低位宽的零中频复信号数据，将该位宽8bit的低位宽的零中频复信号数据作为10bit光纤数据的低8位；组帧后，每个数据帧中含有4个10bit的有效数据；

[0018] 主FPGA将串行数据转换成并行数据并完成零中频复信号数据的恢复的方法为：

[0019] 步骤4.1：主FPGA先将接收到的串行数据从异步信号的数据格式转换成同步信号的数据格式，然后采用先入先出的FIFO缓存结构接收数据；接收数据时，首先检测出数据帧的同步头，然后清空FIFO缓存结构，再开始接收该数据帧的有效数据，以确保该数据帧的有效数据到来时FIFO缓存结构为空，从而保证数据的完整性；

[0020] 该串行数据对于主FPGA时钟而言属于异步信号，因此必须先将其转换成同步信号。数据帧中有效数据只占整个帧的一部分，所以可以采用FIFO缓存结构。

[0021] 步骤4.2：将数据帧的4个10bit的有效数据中的前3个依次移位寄存在三个寄存器中，然后将三个寄存器的输出和第4个10bit的有效数据作为并行的40bit数据输入到FIFO缓存结构中；

[0022] 步骤4.3：抽取出有效数据的指示信号，即第4个10bit的有效数据的最高两位相同时数据有效，这时，给FIFO缓存结构发出写使能信号，这样做的目的是只写入有效数据；

[0023] 步骤4.4：当FIFO缓存结构非空时，主FPGA用本地低频时钟将FIFO缓存结构中的并行的40bit数据读出，该并行的40bit数据中有4个10bit的有效数据，分别选取4个10bit的有效数据中的低8位后得到4个8bit的有效数据，将每个8bit的有效数据中的前
4bit和后4bit均译码为3bit，最后得到4个6bit的有效数据，即24bit数据，这样即完成了对零中频复信号数据的恢复。

[0024] 组帧方法中：采用3B/4B编码方法将位宽6bit的低位宽的零中频复信号数据中的前3bit和后3bit均编码为4bit，3B/4B编码方法如表1所示：

[0025] 表1：3B/4B编码

[0026]编码前 000 001 010 011 100 101 110 111
编码后 0011 0101 0110 0111 1000 1001 1010 1100

[0027] ；

[0028] 在数据有效期间，10bit光纤数据的高两位的编码规则是：对于空闲时刻，10bit光纤数据传送1010101010以保证数据平衡，同步头用1010000011（K28.5）作为字节边界，并重复10次以确保并串转换芯片检测出数据帧头；

[0029] 并串转换芯片在工作时，在发送端将并行低速信号转换为高速串行信号，在接收端过程与此相反，同时从中恢复出并行时钟，因此发送信号中必须避免连0或连1，所以要对发送信号进行编码，常用的是8B/10B编码，用K28.5字符作为字节边界。8B/10B编码比较复杂，本发明结合系统需要，提出了简化的3B/4B编码。3B/4B编码是根据并串转换芯片的工作原理和并行位宽为10bit的系统设计的，避免串行数据中夹杂有K28.5字符，以及5个和5个以上连0或连1的出现，同时尽量保证数据中0和1数目相等以确保模拟信号中的直流平衡。

[0030] 这种将位宽高的数据先拆分成几节位宽较低的数据，而后对低位宽数据进行3B/4B编码的方法，相对于8B/10B编码，节省了存储资源，简化了编码方式，简便易行。

[0031] 步骤4.4中：采用4B/3B译码方法将每个8bit的有效数据中的前4bit和后4bit均译码为3bit，4B/3B译码方法如表2所示：

[0032] 表2：4B/3B译码

[0033]译码前 0011 0101 0110 0111 1000 1001 1010 1100
译码后 000 001 010 011 100 101 110 111

[0034] 步骤5中，后端信号处理平台对恢复后的零中频复信号数据进行的FFT（快速傅立叶变换）处理包括：首先，对N个通道的恢复后的零中频复信号数据进行矩阵式存储，而后依次读取单通道的数据进行FFT运算，再将FFT运算结果写入存储矩阵，之后并行读取FFT运算的存储结果，对齐N个通道FFT运算结果的指数位，并舍弃指数位。

[0035] 对N通道的2M数据做傅立叶变换，理想情况下是对N通道的数据积累够一定长度以后同时做FFT变换，但是，由于FFT运算占用存储逻辑资源多，一片FPGA内不足以提供如此多的资源，上述方法基于面积和速度互换原则，在满足系统速度要求的前提下，适合于系统资源有限的场合。

[0036] N为10，后端信号处理平台对得到的FFT运算结果做指数位对齐之后，根据测向需要，要将指数位对齐及校正后的10个通道FFT归一化，其中以每一频点的10个通道FFT运算结果为一组，共同乘以第一通道FFT运算结果的复共轭，使FFT运算结果变成64bit宽度，第一通道FFT运算结果的虚部为零；而后，由于在FPGA做定点计算时，需要综合考虑资源和精度的要求，定点位数不能太宽，经过仿真确定测向时FFT结果精确到18bit即可满足要求，而且FPGA内部的硬核乘法器的位宽也是18bit，因此，将截取后的位宽设置为18bit即可满足性能要求，又可以利用有限的硬件资源。因为经过校正后10通道FFT结果在每一频点上的幅度大致一致，相差很小，以每一频点上的10通道数据为一组，以第一通道的FFT运算结果最大值为标准，判断需要移位的数目，而后对64bit宽的FFT运算结果做截取处理，截取为18bit做相关测向。

[0037] 上述方法在保证精度的范围下以较少的比特实现对大动态范围信号的截取，达到节省资源的目的，适用于定点运算的场合。

[0038] 步骤5中，后端信号处理平台进行频域相关干涉仪快速测向时：将导向矢量在方位角360度范围内按四个象限分成四份，分别存储在四个DDR存储芯片内，这样可以提高相关干涉测向的速度；在相关测向过程中，同时从四片DDR存储芯片中读取导向矢量并在两片从FPGA内做相关测向，相比于将导向矢量存储在一块DDR存储芯片内的情况，该相关测向速度可以提高四倍；在系统开机时，初始导向矢量由用户终端的微机通过以太网、高速PCI Express接口传送给现场可编程门阵列FPGA处理平台，然后写入DDR存储芯片内。

[0039] DDR存储芯片采用Micron的容量为2Gbits的MT47H128M16；在相关测向过程中，同时以150MHz/s的速度从四片DDR存储芯片中读取导向矢量并在两片从FPGA内做相关测向；高速PCI Express接口采用了NI公司高速数字I/O数据采集卡PCIe-6537，可以对其32个双向并行通道进行配置，实现并行速率50MHz的双向数据传输。

[0040] 相关干涉测向的原理是：在方位角360度、仰角90度范围内对每一频点的N通道数据进行“匹配”，因此，并行处理结构特别适合相关干涉测向的要求，相比传统的在DSP上实现的方法，可以大大提高测向速度。

[0041] 利用FPGA做相关运算，并预先将导向矢量存储在DDR存储芯片中，可以充分利用FPGA的并行处理优势以及DDR存储芯片的快速读写能力，达到快速实时测向。FPGA的并行处理优势体现在：每个频点与360°方位角×90°仰角范围内的导向矢量相关，如果方位角和仰角均以1°为间隔，则共有360×90=3240个导向矢量，如果采用传统的串行DSP进行运算，则至少需要3240次运算才能完成一个频点的测向，而每次运算包括10次复乘，一次加法，一次求复数模值运算。相比之下，结合FPGA的并行处理能力和可用资源，在设计中，每次将一个频点同时与8个导向矢量相关“匹配”，且相关运算时10次复乘同时完成，大大节省了信号处理时间，如果资源允许，可以将每一个频点同时与更多的导向矢量进行相关，则相关时间将成倍缩短。将导向矢量分成四份分别存储在四片DDR存储芯片中的优势在于：可以同时从四片DDR存储芯片中快速读取导向矢量，相比之下，如果将导向矢量全部存储在单片DDR存储芯片中，则读取速度至少是前者的四倍才可以达到与其相同的测向速度，但读取速度过高会增加硬件设计的难度也会带来信号传输的不稳定。

[0042] 本发明的有益效果：

[0043] 1、本发明可以在无需任何先验知识的前提下，实现宽带信号的实时二维相关干涉测向，相比传统的DSP实现方法，极大地提高了宽带测向速度，有效完成了对宽带信号的捕获，可以达到每6ms完成一次2M带宽的测向，实现了300MHz/s的宽带扫描。

[0044] 2、本发明提供了一种适合光纤传送的简便易行的3B/4B编码及4B/3B译码方法，避免了数据中夹杂有边界扫描字符（如K28.5），从而使光纤传输的并行数据能够正确同步。（四）、附图说明：

[0045] 图1为基于频域相关干涉仪的宽带测向控制方法的应用示意图；

[0046] 图2为FIFO缓存结构的工作示意图；

[0047] 图3为10个通道的FFT运算示意图。（五）、具体实施方式：

[0048] 参见图1～图3，图中，基于频域相关干涉仪的宽带测向控制方法含有下列步骤：

[0049] 步骤1：采用宽带接收机接收被测信号，宽带接收机对接收到的被测信号进行处理后得到高位宽的零中频复信号数据；

[0050] 步骤2：将高位宽的零中频复信号数据拆分成低位宽的零中频复信号数据，然后对低位宽的零中频复信号数据进行组帧；

[0051] 步骤3：对组帧后的数据进行并串转换处理后得到高速串行数据，通过第一光纤收发器将该高速串行数据发送到后端信号处理平台；

[0052] 步骤4：后端信号处理平台对接收到的高速串行数据进行串并转换处理后得到并行数据，再对该并行数据进行译码后得到恢复后的零中频复信号数据；

[0053] 步骤5：后端信号处理平台对恢复后的零中频复信号数据进行FFT（快速傅立叶变换）处理后，再进行频域相关干涉仪快速测向，确定出被测信号的来向。

[0054] 步骤1中：宽带接收机对接收到的被测信号依次进行滤波、放大、下变频、中频滤波、采样后，再经过数字下变频变换为高位宽的零中频复信号数据；宽带接收机可接收10个通道宽带天线阵1的输出信号；

[0055] 宽带接收机采用软件无线电结构，对各阵元信号进行带通滤波，相关干涉测向对天线阵型并没有特殊要求，但由于均匀圆型天线阵在方位角上测向特性一致，工作频带宽，一般不会出现方向模糊，因此得到广泛应用。这里以实际应用中常见的10元均匀天线阵为例说明系统结构。中频采样的信号送到正交数字下变频芯片，获得10通道零中频复信号。

[0056] 步骤4中：后端信号处理平台含有：第二光纤收发器和现场可编程门阵列FPGA处理平台，其中，第二光纤收发器和第一光纤收发器通过光纤2连接，现场可编程门阵列FPGA处理平台含有一个主FPGA和两个从FPGA，每个从FPGA挂带两个DDR存储芯片，两个从FPGA共挂带四个DDR存储芯片；后端信号处理平台通过第二光纤收发器将接收的光纤高速串行信号转换成电串行信号后形成串行数据，再将该串行数据送给主FPGA，主FPGA再将该串行数据转换成并行数据并完成零中频复信号数据的恢复，得到恢复后的零中频复信号数据；

[0057] 现场可编程门阵列FPGA处理平台通过高速PCI Express接口与服务器4进行数据交换，可以实现双通道、高带宽、低功耗、高速稳定可靠的数据交换，服务器4再通过以太网5与用户终端3的微机进行数据交换。

[0058] 宽带接收机为大动态范围高灵敏度的宽带接收机，可以实现对小信号、大动态范围信号的接收，宽带接收机采用AD公司的16bit高速采样器AD9446进行采样，之后，再将采样输出信号送到intersil公司的数字下变频芯片ISL5216，16bit高速采样器AD9446的输出经过数字下变频后变换为位宽24bit的高位宽的零中频复信号数据；

[0059] 步骤2中：将位宽24bit的高位宽的零中频复信号数据拆分成4个位宽6bit的低位宽的零中频复信号数据后，再对4个位宽6bit的低位宽的零中频复信号数据进行组帧；组帧方法为：将位宽6bit的低位宽的零中频复信号数据中的前3bit和后3bit均编码为
4bit，使位宽6bit的低位宽的零中频复信号数据编码成为位宽8bit的低位宽的零中频复信号数据，将该位宽8bit的低位宽的零中频复信号数据作为10bit光纤数据的低8位；组帧后，每个数据帧中含有4个10bit的有效数据；

[0060] 主FPGA将串行数据转换成并行数据并完成零中频复信号数据的恢复的方法为：

[0061] 步骤4.1：主FPGA先将接收到的串行数据从异步信号的数据格式转换成同步信号的数据格式，然后采用先入先出的FIFO缓存结构接收数据；接收数据时，首先检测出数据帧的同步头，然后清空FIFO缓存结构，再开始接收该数据帧的有效数据，以确保该数据帧的有效数据到来时FIFO缓存结构为空，从而保证数据的完整性；

[0062] 该串行数据对于主FPGA时钟而言属于异步信号，因此必须先将其转换成同步信号。数据帧中有效数据只占整个帧的一部分，所以可以采用FIFO缓存结构。

[0063] 步骤4.2：将数据帧的4个10bit的有效数据中的前3个依次移位寄存在三个寄存器中，然后将三个寄存器的输出和第4个10bit的有效数据作为并行的40bit数据输入到FIFO缓存结构中；

[0064] 步骤4.3：抽取出有效数据的指示信号，即第4个10bit的有效数据的最高两位相同时数据有效，这时，给FIFO缓存结构发出写使能信号，这样做的目的是只写入有效数据；

[0065] 步骤4.4：当FIFO缓存结构非空时，主FPGA用本地低频时钟将FIFO缓存结构中的并行的40bit数据读出，该并行的40bit数据中有4个10bit的有效数据，分别选取4个10bit的有效数据中的低8位后得到4个8bit的有效数据，将每个8bit的有效数据中的前
4bit和后4bit均译码为3bit，最后得到4个6bit的有效数据，即24bit数据，这样即完成了对零中频复信号数据的恢复。

[0066] 组帧方法中：采用3B/4B编码方法将位宽6bit的低位宽的零中频复信号数据中的前3bit和后3bit均编码为4bit，3B/4B编码方法如表1所示：

[0067] 表1：3B/4B编码

[0068]编码前 000 001 010 011 100 101 110 111
编码后 0011 0101 0110 0111 1000 1001 1010 1100

[0069] 在数据有效期间，10bit光纤数据的高两位的编码规则是：对于空闲时刻，10bit光纤数据传送1010101010以保证数据平衡，同步头用1010000011（K28.5）作为字节边界，并重复10次以确保并串转换芯片检测出数据帧头；

[0070] 10通道的零中频复信号经过组帧，再通过并串转换芯片转换为高速串行信号送入Finisar公司的光纤收发器。系统中采用两根光纤分别传送前5通道，后5通道的数据。并串转换芯片在工作时，在发送端将并行低速信号转换为高速串行信号，在接收端过程与此相反，同时从中恢复出并行时钟，因此发送信号中必须避免连0或连1，所以要对发送信号进行编码，常用的是8B/10B编码，用K28.5字符作为字节边界。8B/10B编码比较复杂，本发明结合系统需要，提出了简化的3B/4B编码。3B/4B编码是根据并串转换芯片的工作原理和并行位宽为10bit的系统设计的，避免串行数据中夹杂有K28.5字符，以及5个和5个以上连0或连1的出现，同时尽量保证数据中0和1数目相等以确保模拟信号中的直流平衡。

[0071] 这种将位宽高的数据先拆分成几节位宽较低的数据，而后对低位宽数据进行3B/4B编码的方法，相对于8B/10B编码，节省了存储资源，简化了编码方式，简便易行。

[0072] 步骤4.4中：采用4B/3B译码方法将每个8bit的有效数据中的前4bit和后4bit均译码为3bit，4B/3B译码方法如表2所示：

[0073] 表2：4B/3B译码

[0074]译码前 0011 0101 0110 0111 1000 1001 1010 1100
译码后 000 001 010 011 100 101 110 111

[0075] 步骤5中，后端信号处理平台对恢复后的零中频复信号数据进行的FFT（快速傅立叶变换）处理包括：首先，对10个通道的恢复后的零中频复信号数据进行矩阵式存储，而后依次读取单通道的数据进行FFT运算，再将FFT运算结果写入存储矩阵，之后并行读取FFT运算的存储结果，对齐10个通道FFT运算结果的指数位，并舍弃指数位。

[0076] 对10通道的2M数据做傅立叶变换，理想情况下是对10通道的数据积累够一定长度以后同时做FFT变换，但是，由于FFT运算占用存储逻辑资源多，一片FPGA内不足以提供如此多的资源，基于面积和速度互换原则，在满足系统速度要求的前提下，提出了一种“并行-串行-并行”的FFT运算实现方案，适合于系统资源有限的场合，具体实施如下：

[0077] 步骤a1、首先建立一个10行2048列，每行宽度为48bit（用于存储实部24bit，虚部24bit）的存储矩阵A。带宽2M，位宽24bit的零中频复信号按帧传送，每帧内包含128点10通道数据，积累够一定数量的帧数据后再做FFT计算，10行，2048列矩阵式存储的每一行代表一个通道。数据写入存储矩阵的顺序是：先写第一列的10行，而后第二列的10列，依次类推，每帧包含128点10通道数据，因此每帧数据可以写够128列10行，写满2048列需要8帧。这种数据写入矩阵式存储空间的方式称为“并行”写入。

[0078] 步骤a2、10行，2048列的存储矩阵写满以后，读出方式是：先读出第一行的2048点数据，全部读出以后再读出第二行2048点数据，依次类推。对每一行2048点的数据依次做FFT计算。10行，2048列数据依次输出做FFT计算的方式称为“串行”FFT运算。

[0079] 步骤a3、建立一个10行，2048列，每列宽度48bit的存储矩阵B，用于存储10通道FFT的串行输出。写入方式为：第一通道的FFT结果存入第一行，第二通道的FFT结果存入第二行，依次类推。读出方式为：依次读出第一列的1-10行，第二列的1-10行，依次至第2048列的1-10行。采取这种读写方式的目的是为频域相关干涉测向做准备，因为相关干涉测向是将每一个频点的10路数据与方位360°，仰角90°范围内导向矢量进行“相关”遍历，所以需要同时提供每一频点的10路数据，而10路2048点FFT结果是串行到来的，因此需要首先对10路2048点FFT结果按行写入，再按列读出。这种数据读出矩阵式存储空间的方式称为“并行”读出。

[0080] 步骤a4、由于FPGA内的运算为定点运算，因此，需要舍弃FFT的指数位，同时为保证每一频点的10通道FFT结果之间的相对值保持不变，需要对10通道FFT结果的指数位取齐，从而使得处理后10通道FFT整数位之间的关系包含了原始FFT结果之间相对关系的所有信息。FFT计算结果包含有6bit的指数位exponent，真实输出幅度为output*2-exponent，每个通道的FFT指数位是不一致的。根据相关测向结果取决于通道之间相对关系的特点，提出了一种对齐10个通道之间的指数位而后舍弃的方案。首先将10通道FFT结果的指数位缓存，找出其中的最小值exp_min，而后其他9路的指数位与exp_min相减所得作为相应通道的24bit整数位需要右移的位数。从而实现10通道FFT指数位的对齐。

[0081] 由于10通道接收机在设计、生产中不可能做到幅频、相频特性完全一致，而相关干涉测向时这些幅相差会严重影响测向结果，因此，需要消除多通道接收机本身所带来的幅相差，方法是对24位宽的FFT（复数）结果进行校正，乘以一组校正系数。经过仿真确定系数位宽8bit时可以满足要求，因此校正后的FFT结果为32bit。

[0082] 后端信号处理平台对得到的FFT运算结果做指数位对齐之后，根据测向需要，要将指数位对齐及校正后的10个通道FFT归一化，其中以每一频点的10个通道FFT运算结果为一组，共同乘以第一通道FFT运算结果的复共轭，使FFT运算结果变成64bit宽度，第一通道FFT运算结果的虚部为零；而后，由于在FPGA做定点计算时，需要综合考虑资源和精度的要求，定点位数不能太宽，经过仿真确定测向时FFT结果精确到18bit即可满足要求，而且FPGA内部的硬核乘法器的位宽也是18bit，因此，将截取后的位宽设置为18bit即可满足性能要求，又可以利用有限的硬件资源。因为经过校正后10通道FFT结果在每一频点上的幅度大致一致，相差很小，以每一频点上的10通道数据为一组，以第一通道的FFT运算结果最大值为标准，判断需要移位的数目，而后对64bit宽的FFT运算结果做截取处理，截取为18bit做相关测向。具体步骤如下：

[0083] 步骤b1、空闲等待状态，判断每组的起始信号是否为1，如果为1，则转入获取最大绝对值状态。

[0084] 步骤b2、获取最大绝对值状态，将第一通道的实部及虚部的绝对值提取出来，比较之后选取最大值exponent_max，而后，转入移位状态。

[0085] 步骤b3、移位状态，对选取出来的最大值exponent_max做向左移位处理，设置移位个数变量shift_cnt，每移一位，移位变量shift_cnt加1，同时判断移位之后的最高位是否为1，如果为1，则移位完成，否则就继续移位，当移位完成时，将移位的个数赋值给截取变量shift_num。截取变量shift_num决定该组FFT结果需要截取的位数。当移位完成，转入空操作状态。

[0086] 步骤b4、空操作状态，由于要将64bit截取为18bit，因此，最大移位数目为46。为了使每一频点上的10通道数据截取时序一致，需要判断移位完成时的shift_cnt是否小于46，如果小于，则shift_cnt每个时钟周期继续加1，直至shift_cnt等于46。而后转入比特截取状态。

[0087] 步骤b5、比特截取状态，以截取变量shift_num为依据，对10通道FFT结果直接截取，为容许一定的信号处理误差，以shift_num减1的结果为从高位到低位截取的数目，最后保留18bit以做相关测向。

[0088] 该方法在保证精度的范围下以较少的比特实现对大动态范围信号的截取，达到节省资源的目的，适用于定点运算的场合。

[0089] 步骤5中，后端信号处理平台进行频域相关干涉仪快速测向时：将导向矢量在方位角360度范围内按四个象限分成四份，分别存储在四个DDR存储芯片内，这样可以提高相关干涉测向的速度；在相关测向过程中，同时从四片DDR存储芯片中读取导向矢量并在两片从FPGA内做相关测向，相比于将导向矢量存储在一块DDR存储芯片内的情况，该相关测向速度可以提高四倍；在系统开机时，初始导向矢量由用户终端3的微机通过以太网5、高速PCI Express接口传送给现场可编程门阵列FPGA处理平台，然后写入DDR存储芯片内。

[0090] DDR存储芯片采用Micron的容量为2Gbits的MT47H128M16；在相关测向过程中，同时以150MHz/s的速度从四片DDR存储芯片中读取导向矢量并在两片从FPGA内做相关测向；高速PCI Express接口采用了NI公司高速数字I/O数据采集卡PCIe-6537，可以对其32个双向并行通道进行配置，实现并行速率50MHz的双向数据传输。

[0091] 相关干涉测向的原理是：在方位角360度、仰角90度范围内对每一频点的10通道数据进行“匹配”，因此，并行处理结构特别适合相关干涉测向的要求，相比传统的在DSP上实现的方法，可以大大提高测向速度。

[0092] 利用FPGA做相关运算，并预先将导向矢量存储在DDR存储芯片中，可以充分利用FPGA的并行处理优势以及DDR存储芯片的快速读写能力，达到快速实时测向。FPGA的并行处理优势体现在：每个频点与360°方位角×90°仰角范围内的导向矢量相关，如果方位角和仰角均以1°为间隔，则共有360×90=3240个导向矢量，如果采用传统的串行DSP进行运算，则至少需要3240次运算才能完成一个频点的测向，而每次运算包括10次复乘，一次加法，一次求复数模值运算。相比之下，结合FPGA的并行处理能力和可用资源，在设计中，每次将一个频点同时与8个导向矢量相关“匹配”，且相关运算时10次复乘同时完成，大大节省了信号处理时间，如果资源允许，可以将每一个频点同时与更多的导向矢量进行相关，则相关时间将成倍缩短。将导向矢量分成四份分别存储在四片DDR存储芯片中的优势在于：可以同时从四片DDR存储芯片中快速读取导向矢量，相比之下，如果将导向矢量全部存储在单片DDR存储芯片中，则读取速度至少是前者的四倍才可以达到与其相同的测向速度，但读取速度过高会增加硬件设计的难度也会带来信号传输的不稳定。