信号检测方法、装置和具有该装置的PLL和CDR系统

摘要

本发明提供了一种信号检测方法、检测装置和具有该装置的PLL和CDR系统。根据本发明的信号检测装置包括：采样电路，用于根据时钟信号对数据信号进行采样，得到连续的第一采样数据、采样数据沿和第二采样数据；相位判断电路，用于当采样数据沿仅与第二采样数据(或第一采样数据)相同时，输出用于指示时钟信号滞后(或超前)于数据信号的第一信号(或第二信号)；以及频率判断电路，用于当采样数据沿与第一采样数据和第二采样数据均不相同时，输出用于指示时钟信号低于数据信号频率的第三信号。通过本发明，在任何频率差异下，均可在检测时钟信号与输入数据相位的同时，检测到时钟信号与输入数据的频率关系，从而采样时钟可以锁定数据频率。

权利要求

1.一种信号检测装置，其特征在于，包括：

采样电路，用于根据时钟信号对数据信号进行采样，以得到连续的三个采样结果，其中，所述连续的三个采样结果依次为第一采样数据、采样数据沿和第二采样数据；

相位判断电路，与所述采样电路相连接，用于当所述采样数据沿仅与所述第二采样数据相同时，输出用于指示所述时钟信号滞后于所述数据信号的第一信号，当所述采样数据沿仅与所述第一采样数据相同时，输出用于指示所述时钟信号超前于所述数据信号的第二信号；以及频率判断电路，与所述采样电路相连接，用于当所述采样数据沿与所述第一采样数据和所述第二采样数据均不相同时，输出用于指示所述时钟信号频率低于所述数据信号频率的第三信号，其中，所述频率判断电路包括：

第一逻辑电路，用于当所述采样数据沿为高电平，所述第一采样数据和所述第二采样数据均为低电平时，输出第一电平；

第二逻辑电路，用于当所述采样数据沿为低电平，所述第一采样数据和所述第二采样数据均为高电平时，输出所述第一电平；以及第三逻辑电路，用于当所述第二逻辑电路或所述第三逻辑电路输出所述第一电平时，输出所述第三信号。

2.根据权利要求1所述的信号检测装置，其特征在于，

所述频率判断电路还包括：第一非门，用于将所述第一采样数据反相；第二非门，用于将所述第二采样数据反相；以及第三非门，用于将所述采样数据沿反相，所述第一逻辑电路包括：第一与门，具有三个输入端和一个输出端，其中，所述第一与门的三个输入端输入所述采样数据沿、反相后的所述第一采样数据和反相后的所述第二采样数据；

所述第二逻辑电路包括：第二与门，具有三个输入端和一个输出端，其中，所述第二与门的三个输入端输入所述第一采样数据、所述第二采样数据和反相后所述采样数据沿；以及所述第三逻辑电路包括：第一或门，具有两个输入端和一个输出端，其中，所述第一或门的第一输入端用于连接所述第一与门的输出端，所述第一或门的第二输入端用于连接所述第二与门的输出端。

3.根据权利要求1所述的信号检测装置，其特征在于，所述相位判断电路包括第一相位判断子电路和第二相位判断子电路，其中，所述第一相位判断子电路包括：

第四逻辑电路，用于当所述采样数据沿和所述第二采样数据为高电平，且所述第一采样数据为低电平时，输出第二电平；

第五逻辑电路，用于当所述采样数据沿和所述第二采样数据均为低电平，且所述第一采样数据为高电平时，输出所述第二电平；以及第六逻辑电路，用于当所述第四逻辑电路或所述第五逻辑电路输出所述第二电平时，输出所述第一信号，所述第二相位判断子电路包括：

第七逻辑电路，用于当所述采样数据沿和所述第一采样数据为高电平，且所述第二采样数据为低电平时，输出第三电平；

第八逻辑电路，用于当所述采样数据沿和所述第一采样数据均为低电平，且所述第二采样数据为高电平时，输出所述第三电平；以及第九逻辑电路，用于当所述第七逻辑电路或所述第八逻辑电路输出所述第三电平时，输出所述第二信号。

4.根据权利要求3所述的信号检测装置，其特征在于，

所述第四逻辑电路包括：第三与门，具有三个输入端和一个输出端，其中，所述第三与门的三个输入端输入所述采样数据沿、所述第二采样数据和反相后的所述第一采样数据；

所述第五逻辑电路包括：第四与门，具有三个输入端和一个输出端，其中，所述第四与门的三个输入端输入所述第一采样数据、反相后的所述采样数据沿和反相后的所述第二采样数据；以及所述第六逻辑电路包括：第二或门，具有两个输入端和一个输出端，其中，所述第二或门的第一输入端用于连接所述第三与门的输出端，所述第二或门的第二输入端用于连接所述第四与门的输出端。

5.根据权利要求3所述的信号检测装置，其特征在于，

所述第七逻辑电路包括：第五与门，具有三个输入端和一个输出端，其中，所述第五与门的三个输入端输入所述第二采样数据、反相后的所述采样数据沿和反相后的所述第一采样数据；

所述第八逻辑电路包括：第六与门，具有三个输入端和一个输出端，其中，所述第六与门的三个输入端输入所述第一采样数据、所述采样数据沿和反相后的所述第二采样数据；

以及

所述第九逻辑电路包括：第三或门，具有两个输入端和一个输出端，其中，所述第三或门的第一输入端用于连接所述第五与门的输出端，所述第三或门的第二输入端用于连接所述第六与门的输出端。

6.根据权利要求1所述的信号检测装置，其特征在于，所述采样电路包括：第一D触发器，D端用于输入所述数据信号，时钟端用于输入所述时钟信号；

第二D触发器，D端用于连接所述第一D触发器的Q输出端，时钟端用于输入超前所述时钟信号90度的信号，所述第二D触发器的Q输出端用于输出所述第二采样数据；

第三D触发器，D端用于输入所述数据信号，时钟端用于输入所述时钟信号的反相信号；

第四D触发器，D端用于连接所述第三D触发器的Q输出端，时钟端用于输入超前所述时钟信号90度的信号，所述第四D触发器的Q输出端用于输出所述第一采样数据；

第五D触发器，D端用于输入所述数据信号，时钟端用于输入超前所述时钟信号90度的信号的反相信号；以及第六D触发器，D端用于连接所述第五D触发器的Q输出端，时钟端用于输入超前所述时钟信号90度的信号，所述第六D触发器的Q输出端用于输出所述采样数据沿。

7.根据权利要求1所述的信号检测装置，其特征在于，所述采样电路包括：第七D触发器，D端用于输入所述数据信号，时钟端用于输入所述时钟信号；

第八D触发器，D端用于连接所述第七D触发器的Q输出端，时钟端用于输入超前所述时钟信号90度的信号，所述第八D触发器的Q输出端用于输出所述第一采样数据；

第九D触发器，D端用于输入所述数据信号，时钟端用于输入所述时钟信号的反相信号，所述第九D触发器的Q输出端用于输出所述第二采样数据；以及第十D触发器，D端用于输入所述数据信号，时钟端用于输入超前所述时钟信号90度的信号的反相信号，所述第十D触发器的Q输出端用于输出所述采样数据沿。

8.一种PLL系统，其特征在于，包括：权利要求1至7中任一项所述的信号检测装置。

9.一种CDR系统，其特征在于，包括：权利要求1至7中任一项所述的信号检测装置。

说明书

信号检测方法、装置和具有该装置的PLL和CDR系统

技术领域

[0001] 本发明涉及信号处理领域，具体而言，涉及一种信号检测方法、检测装置和具有该装置的PLL和CDR系统。

背景技术

[0002] 相位检测器广泛应用于CDR和PLL系统，以检测输入数据与时钟信号的差异，根据检测结果调整时钟信号，使得时钟信号锁定输入数据。但是，现有的相位检测器只能检测时钟信号与输入数据相位差，当采样时钟和输入数据的频率相差较大时，无法检测到时钟信号与输入数据的差异，进而不能正确反应的时钟信号的调整方向。

[0003] 针对相关技术中相位检测器在采样时钟和输入数据的频率相差较大时，无法检测到时钟信号与输入数据差异的问题，目前尚未提出有效的解决方案。

发明内容

[0004] 本发明的主要目的在于提供一种信号检测方法、检测装置和具有该装置的PLL和CDR系统，以解决相位检测器在采样时钟和输入数据的频率相差较大时，无法检测到时钟信号与输入数据差异的问题。

[0005] 为了实现上述目的，根据本发明的一个方面，提供了一种信号检测装置。

[0006] 根据本发明的信号检测装置包括：采样电路，用于根据时钟信号对数据信号进行采样，以得到连续的三个采样结果，其中，连续的三个采样结果依次为第一采样数据、采样数据沿和第二采样数据；相位判断电路，与采样电路相连接，用于当采样数据沿仅与第二采样数据相同时，输出用于指示时钟信号滞后于数据信号的第一信号，当采样数据沿仅与第一采样数据相同时，输出用于指示时钟信号超前于数据信号的第二信号；以及频率判断电路，与采样电路相连接，用于当采样数据沿与第一采样数据和第二采样数据均不相同时，输出用于指示时钟信号频率低于数据信号频率的第三信号。

[0007] 进一步地，频率判断电路包括：第一逻辑电路，用于当采样数据沿为高电平，第一采样数据和第二采样数据均为低电平时，输出第一电平；第二逻辑电路，用于当采样数据沿为低电平，第一采样数据和第二采样数据均为高电平时，输出第一电平；以及第三逻辑电路，用于当第二逻辑电路或第三逻辑电路输出第一电平时，输出第三信号。

[0008] 进一步地，频率判断电路还包括：第一非门，用于将第一采样数据反相；第二非门，用于将第二采样数据反相；以及第三非门，用于将采样数据沿反相，第一逻辑电路包括：第一与门，具有三个输入端和一个输出端，其中，第一与门的三个输入端输入采样数据沿、反相后的第一采样数据和反相后的第二采样数据；第二逻辑电路包括：第二与门，具有三个输入端和一个输出端，其中，第二与门的三个输入端输入第一采样数据、第二采样数据和反相后采样数据沿；以及第三逻辑电路包括：第一或门，具有两个输入端和一个输出端，其中，第一或门的第一输入端用于连接第一与门的输出端，第一或门的第二输入端用于连接第二与门的输出端。

[0009] 进一步地，相位判断电路包括第一相位判断子电路和第二相位判断子电路，其中，第一相位判断子电路包括：第四逻辑电路，用于当采样数据沿和第二采样数据为高电平，且第一采样数据为低电平时，输出第二电平；第五逻辑电路，用于当采样数据沿和第二采样数据均为低电平，且第一采样数据为高电平时，输出第二电平；以及第六逻辑电路，用于当第四逻辑电路或第五逻辑电路输出第二电平时，输出第一信号，第二相位判断子电路包括：第七逻辑电路，用于当采样数据沿和第一采样数据为高电平，且第二采样数据为低电平时，输出第三电平；第八逻辑电路，用于当采样数据沿和第一采样数据均为低电平，且第二采样数据为高电平时，输出第三电平；以及第九逻辑电路，用于当第七逻辑电路或第八逻辑电路输出第三电平时，输出第二信号。

[0010] 进一步地，第四逻辑电路包括：第三与门，具有三个输入端和一个输出端，其中，第三与门的三个输入端输入采样数据沿、第二采样数据和反相后的第一采样数据；第五逻辑电路包括：第四与门，具有三个输入端和一个输出端，其中，第四与门的三个输入端输入第一采样数据、反相后的采样数据沿和反相后的第二采样数据；以及第六逻辑电路包括：第二或门，具有两个输入端和一个输出端，其中，第二或门的第一输入端用于连接第三与门的输出端，第二或门的第二输入端用于连接第四与门的输出端。

[0011] 进一步地，第七逻辑电路包括：第五与门，具有三个输入端和一个输出端，其中，第五与门的三个输入端输入第二采样数据、反相后的采样数据沿和反相后的第一采样数据；第八逻辑电路包括：第六与门，具有三个输入端和一个输出端，其中，第四与门的三个输入端输入第一采样数据、采样数据沿和反相后的第二采样数据；以及第九逻辑电路包括：第三或门，具有两个输入端和一个输出端，其中，第三或门的第一输入端用于连接第五与门的输出端，第三或门的第二输入端用于连接第六与门的输出端。

[0012] 进一步地，采样电路包括：第一D触发器，D端用于输入数据信号，时钟端用于输入时钟信号；第二D触发器，D端用于连接第一D触发器的Q输出端，时钟端用于输入超前时钟信号90度的信号，第二D触发器的Q输出端用于输出第二采样数据；第三D触发器，D端用于输入数据信号，时钟端用于输入时钟信号的反相信号；第四D触发器，D端用于连接第三D触发器的Q输出端，时钟端用于输入超前时钟信号90度的信号，第四D触发器的Q输出端用于输出第一采样数据；第五D触发器，D端用于输入数据信号，时钟端用于输入超前时钟信号90度的信号的反相信号；以及第六D触发器，D端用于连接第五D触发器的Q输出端，时钟端用于输入超前时钟信号90度的信号，第六D触发器的Q输出端用于输出采样数据沿。

[0013] 进一步地，采样电路包括：第七D触发器，D端用于输入数据信号，时钟端用于输入时钟信号；第八D触发器，D端用于连接第七D触发器的Q输出端，时钟端用于输入超前时钟信号90度的信号，第八D触发器的Q输出端用于输出第一采样数据；第九D触发器，D端用于输入数据信号，时钟端用于输入时钟信号的反相信号，第九D触发器的Q输出端用于输出第二采样数据；以及第十D触发器，D端用于输入数据信号，时钟端用于输入超前时钟信号90度的信号的反相信号，第十D触发器的Q输出端用于输出采样数据沿。

[0014] 为了实现上述目的，根据本发明的一个方面，提供了一种PLL系统。

[0015] 根据本发明的PLL系统包括本发明提供的任意一种信号检测装置。

[0016] 为了实现上述目的，根据本发明的一个方面，提供了一种CDR系统。

[0017] 根据本发明的CDR系统包括：发明提供的任意一种信号检测装置。

[0018] 为了实现上述目的，根据本发明的一个方面，提供了一种信号检测方法。

[0019] 根据本发明的信号检测方法包括：根据时钟信号对采样数据信号进行采样，以得到连续的三个采样结果，其中，三个连续采样结果依次为第一采样数据、采样数据沿和第二采样数据；判断第一采样数据、第二采样数据和采样数据沿的逻辑关系；当采样数据沿仅与第二采样数据相同时，输出用于指示时钟信号滞后于数据信号的第一信号；当采样数据沿仅与第一采样数据相同时，输出用于指示时钟信号超前于数据信号的第二信号；以及当采样数据沿与第一采样数据和第二采样数据均不相同时，输出用于指示时钟信号频率低于数据信号频率的第三信号。

[0020] 在本发明中，通过采样电路根据时钟信号对数据信号进行采样，得到连续的三个采样结果，即第一采样数据、采样数据沿和第二采样数据，利用相位判断电路根据采样数据沿、第一采样数据和第二采样数据的关系，输出指示时钟信号和数据信号相位关系的信号，利用频率判断电路根据采样数据沿、第一采样数据和第二采样数据的关系，输出指示时钟信号和数据信号频率关系的信号，在采样时钟和输入数据的频率相差较大时，能够通过频率判断电路得到时钟信号与输入数据的频率关系，解决了相位检测器在采样时钟和输入数据的频率相差较大时，无法检测到时钟信号与输入数据差异的问题，进而在任何频率差异下，均可在检测时钟信号与输入数据相位的同时，检测到时钟信号与输入数据的频率关系，从而达到采样时钟锁定数据频率的效果。

附图说明

[0021] 构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

[0022] 图1是根据本发明实施例的信号检测装置的框图；

[0023] 图2是根据本发明第一实施例的信号检测装置的电路示意图；

[0024] 图3是根据本发明第一实施例的信号时序图；

[0025] 图4是根据本发明第二实施例的信号检测装置的电路示意图；

[0026] 图5是根据本发明第三实施例的信号检测装置的电路示意图；以及[0027] 图6是根据本发明实施例的信号检测方法的流程图。

具体实施方式

[0028] 需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

[0029] 图1是根据本发明实施例的信号检测装置的框图，如图1所示，该检测装置包括采样电路20、相位判断电路40和频率判断电路60。

[0030] 该信号检测装置接收来自任何设备的外部时钟信号或内部时钟信号作为采样时钟信号，采样电路20用于根据该采样时钟信号对数据信号进行采样，以得到连续的三个采样结果，包括两个采样数据和一个采样数据沿，具体地，连续的三个采样结果依次为第一采样数据、采样数据沿和第二采样数据。

[0031] 相位判断电路40与采样电路20相连接，通过第一采样数据、采样数据沿和第二采样数据的逻辑关系，输出时钟信号和数据信号的相位关系。具体地，当采样数据沿仅与第二采样数据相同时，也即当采样数据沿和第二采样数据均为高电平或均为低电平时，输出Phase Up信号，以指示时钟信号的相位滞后于数据信号的相位，为使时钟信号锁定数据信号，需要增加采样时钟信号的相位；当采样数据沿仅与第一采样数据相同时，也即当采样数据沿和第一采样数据均为高电平或均为低电平时，输出Phase Down信号，以指示时钟信号的相位滞后于数据信号的相位，为使时钟信号锁定数据信号，需要降低采样时钟信号的相位；当采样数据沿与第一采样数据和第二采样数据均不相同或均相同时，也即采样数据沿为高电平、第一采样数据和第二采样数据均为低电平时，或者采样数据沿为低电平、第一采样数据和第二采样数据均为高电平时，或者采样数据沿、第一采样数据和第二采样数据均为高电平或低电平时，输出Phase Hold信号，以指示时钟信号的相位与数据信号的相位相当。

[0032] 频率判断电路60与采样电路20相连接，通过第一采样数据、采样数据沿和第二采样数据的逻辑关系，输出时钟信号和数据信号的频率关系。具体地，当采样数据沿与第一采样数据和第二采样数据均不相同时，也即采样数据沿为高电平、第一采样数据和第二采样数据均为低电平时，或者采样数据沿为低电平、第一采样数据和第二采样数据均为高电平时，输出Frequency Up信号，以指示时钟信号的频率低于数据信号的频率；当采样数据沿与第一采样数据和第二采样数据的逻辑关系为其他情况时，输出Frequency Hold信号，以指示时钟信号的频率与数据信号的频率相当。

[0033] 采用该实施例提供的信号检测装置，在采样时钟和输入数据的频率相差较大时，能够通过频率判断电路得到时钟信号与输入数据的频率关系，因而，在任何频率差异下，均可在检测时钟信号与输入数据相位的同时，检测到时钟信号与输入数据的频率关系，从而能够正确的调整采样时钟，以使采样时钟锁定数据频率。

[0034] 优选地，通过逻辑电路来实现相位判断电路40和频率判断电路60。频率判断电路60由三个逻辑电路组成，相位判断电路40包括两个相位判断子电路，分别由三个逻辑电路组成。

[0035] 在频率判断电路60中，第一逻辑电路在采样数据沿为高电平、第一采样数据和第二采样数据均为低电平时，输出第一电平；第二逻辑电路在采样数据沿为低电平，第一采样数据和第二采样数据均为高电平时，输出第一电平；第三逻辑电路的输入端连接第一逻辑电路和第二逻辑电路的输出端，在第二逻辑电路或第三逻辑电路输出第一电平时，输出Frequency Up信号，其中，第一电平可为高电平，也可为低电平。

[0036] 在相位判断电路40的第一相位判断子电路中，第四逻辑电路在采样数据沿和第二采样数据为高电平，且第一采样数据为低电平时，输出第二电平；第五逻辑电路在采样数据沿和第二采样数据均为低电平，且第一采样数据为高电平时，输出第二电平；第六逻辑电路的输入端连接第四逻辑电路和第五逻辑电路的输出端，在第四逻辑电路或第五逻辑电路输出第二电平时，输出Phase Up信号，其中，第二电平可为高电平，也可为低电平。

[0037] 在相位判断电路40的第一相位判断子电路中，第七逻辑电路在采样数据沿和第一采样数据为高电平，且第二采样数据为低电平时，输出第三电平；第八逻辑电路在采样数据沿和第一采样数据均为低电平，且第二采样数据为高电平时，输出第三电平；第九逻辑电路的输入端连接第七逻辑电路和第八逻辑电路的输出端，在第七逻辑电路或第八逻辑电路输出第三电平时，输出Phase Down信号，其中，第三电平可为高电平，也可为低电平。

[0038] 图2是根据本发明第一实施例的信号检测装置的电路示意图，在该实施例中，采样电路包括触发器，频率判断电路和相位判断电路均包括非门、与门以及或门，其中，方框内的电路为频率判断电路和相位判断电路PFD，该实施例中的信号时序图如图3所示，其中，Data为数据信号，CKI为时钟信号，CKQ超前于时钟信号CKI 90度，CKIB为时钟信号的反相信号，CKQB为CKQ信号的反相信号。

[0039] 采样电路由6个触发器组成，其中，第一D触发器的D端输入Data，时钟端输入CKI，Q输出端输出Q0信号；第二D触发器的D端连接第一D触发器的Q输出端，时钟端CKQ，第二D触发器的Q输出端输出第二采样数据Q0d；第三D触发器的D端输入数据信号Data，时钟端输入CKIB，Q输出端输出Q2信号；第四D触发器的D端连接第三D触发器的Q输出端，时钟端输入CKQ，第四D触发器的Q输出端输出第一采样数据Q2d；第五D触发器的D端输入数据信号Data，时钟端输入CKQB，Q输出端输出Q3信号；第六D触发器的D端连接第五D触发器的Q输出端，时钟端输入CKQ，Q输出端输出采样数据沿Q3d。

[0040] 频率判断电路包括三个非门、两个与门和一个或门，其中，第一非门将第一采样数据Q2d反相；第二非门将第二采样数据Q0d反相；第三非门将采样数据沿Q3d反相；第一与门C1具有三个输入端和一个输出端，其第一输入端连接第一非门的输出端，以输入反相后的第一采样数据，其第二输入端连接第六触发器的Q输出端，以输入采样数据沿，其第三输入端连接第二非门的输出端，以输入反相后的第二采样数据；第二与门C2具有三个输入端输入第一采样数据，其第一输入端连接第四触发器D的Q输出端，以输入第一采样数据，其第二输入端连接第三非门的输出端，以输入反相后采样数据沿，其第三输入端连接第二触发器的Q输出端，以输入第二采样数据；第一或门C具有两个输入端和一个输出端，其第一输入端连接第一与门C1的输出端，第一或门C的第二输入端连接第二与门C2的输出端。

[0041] 相位判断电路包括六个非门、四个与门和两个或门，其中，第四非门和第七非门将第一采样数据Q2d反相；第五非门和第八非门将采样数据沿Q3d反相；第六非门和第九非门将第二采样数据Q0d反相；第三与门A1具有三个输入端和一个输出端，其第一输入端连接第四非门的输出端，以输入反相后的第一采样数据，其第二输入端连接第六触发器的Q输出端，以输入采样数据沿，其第三输出端连接第二D触发器的Q输出端，以输入第二采样数据；第四与门A2具有三个输入端和一个输出端，其第一输入端连接第四触发器的Q输出端，以输入第一采样数据，其第二输入端连接第五反相器，以输入反相后的采样数据沿，其第三输入端连接第六反相器，以输入反相后的第二采样数据；第二或门A具有两个输入端和一个输出端，其第一输入端连接第三与门A1的输出端，第二或门A的第二输入端连接第四与门A2的输出端。

[0042] 第五与门B1具有三个输入端和一个输出端，其第一输入端连接第七非门的输出端，以输入反相后的第一采样数据，其第二输入端连接第八非门的输出端，以输入反相后的采样数据沿，其第三输入端连接第二D触发器的Q输出端，以输入第二采样数据；第六与门B2具有三个输入端和一个输出端，其第一输入端连接第四D触发器的Q输出端，以输入第一采样数据，其第二输入端连接第六D触发器的Q输出端，以输入采样数据沿，其第三输入端连接第九反相器的输出端，以输入反相后的第二采样数据；第三或门B具有两个输入端和一个输出端，其第一输入端连接第五与门B1的输出端，第三或门B的第二输入端连接第六与门B2的输出端。

[0043] 采样该实施例提供的信号检测装置，如下表一所示，当第三与门A1或第四与门A2输出高电平时，第二或门A相应的输出高电平作为Phase up信号，除此之外的其他情况下，第二或A均输出低电平，当第五与门B1或第六与门B2输出高电平时，第三或门B相应的输出高电平作为Phase Down信号，除此之外的其他情况下，第三或门B均输出低电平，其中，将第二或门A和第三或门B同时输出的低电平作为Phasehold信号；当第一与门C1或第二与门C2输出高电平时，第一或门C相应的输出高电平作为Frequency up信号，除此之外的其他情况下，第一或门C输出的低电平作为Frequency hold信号。

[0044] 表一

[0045]Q2d Q3d Q0d PFD
0 1 1 Phase up/Frequency hold
1 0 0 Phase Up/Frequency hold
0 0 0 Both Hold
0 0 1 Phase Down/Frequency hold
0 1 0 Phase hold/Frequency up
1 0 1 Phase hold/Frequency up
1 1 0 Phase Down/Frequency hold
1 1 1 Both hold

[0046] 图4是根据本发明第二实施例的信号检测装置的电路示意图，在该实施例中，采样电路包括触发器，频率判断电路和相位判断电路均包括非门、与门以及或门，其中，方框内的电路为频率判断电路和相位判断电路PFD。

[0047] 采样电路由4个触发器组成，其中，第七D触发器的D端输入数据信号Data，时钟端输入时钟信号CKI，Q输出端输出Q0信号；第八D触发器的D端连接第七D触发器的Q输出端，时钟端输入超前CKI信号90度的CKQ信号，第八D触发器的Q输出端输出第一采样数据Q0d；第九D触发器的D端输入数据信号Data，时钟端输入时钟信号CKI的反相信号CKIB，Q输出端输出第二采样数据Q2；第十D触发器的D端输入数据信号Data，时钟端输入CKQ信号，Q输出端输出采样数据沿Q1。

[0048] 频率判断电路包括三个非门、两个与门和一个或门，其中，第一非门将第一采样数据Q0d反相；第二非门将第二采样数据Q2反相；第三非门将采样数据沿Q1反相；第一与门C1′具有三个输入端和一个输出端，其第一输入端连接第一非门的输出端，以输入反相后的第一采样数据，其第二输入端连接第四D触发器的Q输出端，以输入采样数据沿，其第三输入端连接第二非门的输出端，以输入反相后的第二采样数据；第二与门C2′具有三个输入端输入第一采样数据，其第一输入端连接第二D触发器的Q输出端，以输入第一采样数据，其第二输入端连接第三非门的输出端，以输入反相后的采样数据沿，其第三输入端连接第三D触发器的Q输出端，以输入第二采样数据；第一或门C′具有两个输入端和一个输出端，其第一输入端连接第一与门C1′的输出端，第一或门C′的第二输入端连接第二与门C2′的输出端。

[0049] 相位判断电路包括六个非门、四个与门和两个或门，其中，第四非门和第七非门将第一采样数据Q0d反相；第五非门和第八非门将采样数据沿Q1反相；第六非门和第九非门将第二采样数据Q2反相；第三与门A1′具有三个输入端和一个输出端，其第一输入端连接第四非门的输出端，以输入反相后的第一采样数据，其第二输入端连接第四D触发器的Q输出端，以输入采样数据沿，其第三输出端连接第三D触发器的Q输出端，以输入第二采样数据；第四与门A2′具有三个输入端和一个输出端，其第一输入端连接第二D触发器的Q输出端，以输入第一采样数据，其第二输入端连接第五反相器，以输入反相后的采样数据沿，其第三输入端连接第六反相器，以输入反相后的第二采样数据；第二或门A′具有两个输入端和一个输出端，其第一输入端连接第三与门A1′的输出端，第二或门A′的第二输入端连接第四与门A2′输出端。

[0050] 第五与门B1′具有三个输入端和一个输出端，其第一输入端连接第七非门的输出端，以输入反相后的第一采样数据，其第二输入端连接第八非门的输出端，以输入反相后的采样数据沿，其第三输入端连接第三D触发器的Q输出端，以输入第二采样数据；第六与门B2′具有三个输入端和一个输出端，其第一输入端连接第二D触发器的Q输出端，以输入第一采样数据，其第二输入端连接第四D触发器的Q输出端，以输入采样数据沿，其第三输入端连接第九反相器的输出端，以输入反相后的第二采样数据；第三或门B′具有两个输入端和一个输出端，其第一输入端连接第五与门B1′的输出端，第三或门B′的第二输入端连接第六与门B2′的输出端。

[0051] 表二

[0052]Q0d Q1 Q2 PFD
0 1 1 Phase up/frequency hold
1 0 0 Phase Up/frequency hold
0 0 0 Both Hold
0 0 1 Phase Down/frequency hold
0 1 0 Phase hold/Frequency up
1 0 1 Phase hold/Frequency up
1 1 0 Phase Down/frequency hold
1 1 1 Both hold

[0053] 采样该实施例提供的信号检测装置，如上表二所示，当第三与门A1′或第四与门A2′输出高电平时，第二或门A′相应的输出高电平作为Phase up信号，除此之外的其他情况下，第二或A′均输出低电平，当第五与门B1′或第六与门B2′输出高电平时，第三或门B′相应的输出高电平作为Phase Down信号，除此之外的其他情况下，第三或门B′均输出低电平，其中，将第二或门A′和第三或门B′同时输出的低电平作为Phase hold信号；当第一与门C1′或第二与门C2′输出高电平时，第一或门C′相应的输出高电平作为Frequency up信号，除此之外的其他情况下，第一或门C′输出的低电平作为Frequency hold信号。

[0054] 图5是根据本发明第三实施例的信号检测装置的电路示意图，如图5所示，采样电路包括7个触发器，以得到连续的5个采样结果，包括三个采样数据和两个采样数据沿，方框内的电路为频率判断电路和相位判断电路PFD，其中，该实施例中频率判断电路包括图2所示实施例中的频率判断电路和图4所示实施例中的频率判断电路，该实施例中相位判断电路包括图2所示实施例中的相位判断电路和图4所示实施例中的相位判断电路，电路具体的连接关系此处不再赘述。

[0055] 图6是根据本发明实施例的信号检测方法的流程图，如图6所示，该方法包括如下的步骤S102至步骤S110：

[0056] 步骤S102：根据时钟信号对采样数据信号进行采样，以得到连续的三个采样结果，其中，三个连续采样结果依次为第一采样数据、采样数据沿和第二采样数据。

[0057] 步骤S104：判断第一采样数据、第二采样数据和采样数据沿的逻辑关系。

[0058] 步骤S106：当采样数据沿仅与第二采样数据相同时，输出用于指示时钟信号滞后于数据信号的第一信号。也即，当采样数据沿和第二采样数据均为高电平或均为低电平时，输出Phase Up信号(即第一信号)，为使时钟信号锁定数据信号，需要增加采样时钟信号的相位。

[0059] 步骤S108：当采样数据沿仅与第一采样数据相同时，输出用于指示时钟信号超前于数据信号的第二信号。也即，当采样数据沿和第一采样数据均为高电平或均为低电平时，输出Phase Down信号(即第二信号)，为使时钟信号锁定数据信号，需要降低采样时钟信号的相位。

[0060] 步骤S110：当采样数据沿与第一采样数据和第二采样数据均不相同时，输出用于指示时钟信号频率低于数据信号频率的第三信号。也即，当采样数据沿为高电平、第一采样数据和第二采样数据均为低电平时，或者采样数据沿为低电平、第一采样数据和第二采样数据均为高电平时，输出Frequency Up信号(即第三信号)，为使时钟信号锁定数据信号，需要增加采样时钟信号的频率。

[0061] 采用该实施例提供的信号检测方法，在采样时钟和输入数据的频率相差较大时，能够判断出采样时钟频率是否低于输入数据频率，从而能够正确反应采样时钟的调整方向，以使采样时钟锁定数据频率。

[0062] 从以上的描述中，可以看出，本发明实现了如下技术效果：在采样时钟和输入数据的频率相差较大时，能够通过频率判断电路得到时钟信号与输入数据的频率关系，因而，在任何频率差异下，均可在检测时钟信号与输入数据相位的同时，检测到时钟信号与输入数据的频率关系，从而能够正确的调整采样时钟，以使采样时钟锁定数据频率。

[0063] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。