栅氧化层界面陷阱密度测试结构及测试方法

摘要

本发明涉及MOS器件质量及可靠性研究领域，公开了一种栅氧化层界面陷阱密度测试结构及方法。本发明使得n型和p型MOS器件的栅氧化层界面陷阱密度测试可以在同一测试结构上完成，不仅可以缩短一半的测量的时间，而且由于本测试方法是基于简单的电流－电压扫描测试，无需使用脉冲发生器等设备，降低了常规方法的测量仪器成本。本发明测量获得的具有谱峰特征的测试结果，也便于数据的分析与计算。另外，本发明测试结构是四端结构，因为可同时完成两种测试，所以等效于减小了测试结构的版图面积，降低了测试成本，满足了对于先进工艺节点下，制造成本的急速增加而带来的成本控制的需求。

权利要求

1.一种栅氧化层界面陷阱密度测试结构，其特征在于，包括p型MOS器件的栅氧化层测试部分和n型MOS器件的栅氧化层测试部分，两个测试部分共用一个栅极；

所述p型MOS器件的栅氧化层测试部分包括p型MOS器件的栅氧化层、p型发射极和p型衬底；所述n型MOS器件的栅氧化层测试部分包括n型MOS器件的栅氧化层、n型发射极和n型衬底，所述p型MOS器件的栅氧化层和n型MOS器件的栅氧化层位于同一层，构成所述测试结构的栅氧化层，所述栅极位于所述测试结构的栅氧化层的上层，所述n型发射极和p型发射极分别位于所述测试结构的栅氧化层的两侧，所述n型衬底和p型衬底构成所述测试结构的衬底，所述测试结构的衬底位于所述测试结构的栅氧化层的下层。

2.如权利要求1所述的测试结构，其特征在于，所述测试结构的沟道宽度大于制备工艺要求的最小沟道宽度。

3.一种利用权利要求1或2所述的测试结构测量栅氧化层界面陷阱密度的方法，其特征在于，包括以下步骤：

S1、在所述n型发射极与所述测试结构的衬底以及所述p型发射极与所述测试结构的衬底之间分别施加正向偏置电压；

S2、测量所述测试结构的衬底电流，根据测量到的衬底电流的峰值确定所述p型MOS器件的栅氧化层以及n型MOS器件的栅氧化层的界面陷阱密度。

4.如权利要求3所述的方法，其特征在于，步骤S2具体为：在相同测试温度下，改变所述n型发射极与所述测试结构的衬底之间的正向偏置电压以及所述p型发射极与所述测试结构的衬底之间的正向偏置电压，得到不同的衬底电流峰值，通过线性外推法得到两种正向偏置电压为零时所分别对应的衬底电流峰值，除以相应的系数得到所述p型MOS器件的栅氧化层以及n型MOS器件的栅氧化层的界面陷阱密度。

5.如权利要求3所述的方法，其特征在于，步骤S2具体为：在所述n型发射极与所述测试结构的衬底之间的正向偏置电压不变，且所述p型发射极与所述测试结构的衬底之间的正向偏置电压不变的情况下，改变测试温度值T，测量得到不同的衬底电流峰值，通过线性外推法得到等效于1/T为零时所对应的衬底电流峰值，除以相应的系数得到p型MOS器件的栅氧化层以及n型MOS器件的栅氧化层的界面陷阱密度。

6.如权利要求4或5所述的方法，其特征在于，所述衬底电流峰值与正向偏置电压的关系式如下：

其中，A为所述测试结构的面积，σ为界面陷阱的俘获截面，vth为电子的热运动速度，Vf为n型发射极或p型发射极与衬底之间的正向偏置电压，KB为玻尔兹曼常数，T为测试温度，Nit为界面陷阱密度，q为电子电量，ni是本征半导体浓度；所述相应的系数根据所述关系式得到。

7.如权利要求6所述的方法，其特征在于，所述测试结构的面积等于沟道长度与宽度的乘积。

8.如权利要求3所述的方法，其特征在于，所述n型发射极与所述测试结构的衬底之间的正向偏置电压为负电压，所述p型发射极与所述测试结构的衬底之间的正向偏置电压为正电压，且二者数值相等。

9.如权利要求8所述的方法，其特征在于，所述n型发射极与所述测试结构的衬底之间的正向偏置电压以及所述p型发射极与所述测试结构的衬底之间的正向偏置电压的绝对值均小于0.7V。

说明书

栅氧化层界面陷阱密度测试结构及测试方法

技术领域

[0001] 本发明涉及MOS器件质量及可靠性研究领域，特别是涉及一种栅氧化层界面陷阱密度测试结构及测试方法。

背景技术

[0002] 随着半导体技术的飞速发展和微电子芯片集成度的大幅提高，集成电路设计和加工水平已经进入纳米MOS时代，栅氧化层作为MOS器件的核心，在MOS器件质量、可靠性评估方面具有举足轻重的作用，栅氧化层界面陷阱的产生使得器件迁移率下降，导致器件性能降低，因此，在工艺流程中对栅氧化层界面陷阱的监测是十分必要的。常用的栅氧化层界面陷阱密度测试结构是氧化层电容结构或MOSFET器件，如图1a所示，是一个包括栅极和衬底的两端电容器件结构，图1b是一个包括源极、栅极、漏极和衬底的四端MOSFET器件结构，其中Tox表示器件的栅氧化层厚度。由于常规测试方法分别针对n型和p型MOS器件的栅氧化层测试结构进行测量，而类似于图1a、图1b这样的测试结构是单个的栅氧化层电容或MOSFET器件，需要分别在不同测试结构上进行栅氧化层界面陷阱密度的测量，才能获得CMOS集成电路工艺中涉及的n型和p型MOS器件的栅氧化层界面陷阱密度的信息，因此往往需要进行相当数量的样品测试，测量时间长、效率低。而且，常规测试方法需要使用脉冲发生器等仪器进行测试，因此测试仪器成本高。

发明内容

[0003] （一）要解决的技术问题

[0004] 本发明要解决的技术问题是：如何将n型和p型MOS器件栅氧化层界面陷阱密度的测试集成在一个测试结构。

[0005] （二）技术方案

[0006] 为了解决上述技术问题，本发明提供一种栅氧化层界面陷阱密度测试结构，包括p型MOS器件的栅氧化层测试部分和n型MOS器件的栅氧化层测试部分，两个测试部分共用一个栅极。

[0007] 优选地，所述p型MOS器件的栅氧化层测试部分包括p型MOS器件的栅氧化层、p型发射极和p型衬底；所述n型MOS器件的栅氧化层测试部分包括n型MOS器件的栅氧化层、n型发射极和n型衬底，所述p型MOS器件的栅氧化层和n型MOS器件的栅氧化层位于同一层，构成所述测试结构的栅氧化层，所述栅极位于所述测试结构的栅氧化层的上层，所述n型发射极和p型发射极分别位于所述测试结构的栅氧化层的两侧，所述n型衬底和p型衬底构成所述测试结构的衬底，所述测试结构的衬底位于所述测试结构的栅氧化层的下层。

[0008] 优选地，所述测试结构的沟道宽度大于制备工艺要求的最小沟道宽度。

[0009] 本发明还提供了一种利用所述的测试结构测量栅氧化层界面陷阱密度的方法，包括以下步骤：

[0010] S1、在所述n型发射极与所述测试结构的衬底以及所述p型发射极与所述测试结构的衬底之间分别施加正向偏置电压；

[0011] S2、测量所述测试结构的衬底电流，根据测量到的衬底电流的峰值确定所述p型MOS器件的栅氧化层以及n型MOS器件的栅氧化层的界面陷阱密度。

[0012] 优选地，步骤S2具体为：在相同测试温度下，改变所述n型发射极与所述测试结构的衬底之间的正向偏置电压以及所述p型发射极与所述测试结构的衬底之间的正向偏置电压，得到不同的衬底电流峰值，通过线性外推法得到两种正向偏置电压为零时所分别对应的衬底电流峰值，除以相应的系数得到所述p型MOS器件的栅氧化层以及n型MOS器件的栅氧化层的界面陷阱密度。

[0013] 优选地，步骤S2具体为：在所述n型发射极与所述测试结构的衬底之间的正向偏置电压不变，且所述p型发射极与所述测试结构的衬底之间的正向偏置电压不变的情况下，改变测试温度值T，测量得到不同的衬底电流峰值，通过线性外推法得到等效于1/T为零时所对应的衬底电流峰值，除以相应的系数得到p型MOS器件的栅氧化层以及n型MOS器件的栅氧化层的界面陷阱密度。

[0014] 优选地，所述衬底电流峰值与正向偏置电压的关系式如下：

[0015]

[0016] 其中，A为所述测试结构的面积，σ为界面陷阱的俘获截面，vth为电子的热运动速度，Vf为n型发射极或p型发射极与衬底之间的正向偏置电压，KB为玻尔兹曼常数，T为测试温度，Nit为界面陷阱密度，q为电子电量，ni是本征半导体浓度；所述相应的系数根据所述关系式得到。

[0017] 优选地，所述测试结构的面积等于沟道长度与宽度的乘积。

[0018] 优选地，所述n型发射极与所述测试结构的衬底之间的正向偏置电压为负电压，所述p型发射极与所述测试结构的衬底之间的正向偏置电压为正电压，且二者数值相等。

[0019] 优选地，所述n型发射极与所述测试结构的衬底之间的正向偏置电压以及所述p型发射极与所述测试结构的衬底之间的正向偏置电压的绝对值均小于0.7V。

[0020] （三）有益效果

[0021] 上述技术方案具有如下优点：利用本发明可以将n型和p型MOS器件栅氧化层界面陷阱密度的测试集成在一个测试结构中，而没有额外增加压焊点（PAD）的数量，从而节省了测试结构的面积；通过对同一结构的单次测量，完成栅氧化层界面陷阱密度测试，缩短了测量时间，提高了测试效率；利用本发明提出的直流IV扫描测试方法，得到了具有峰值特征的测量结果，峰值电流正比与栅氧化层界面陷阱密度，减少数据的不确定型，有益于数据的获取和分析；本发明提出的直流IV扫描测试方法，无需电荷泵方法中采用的脉冲信号发生器，简化了测试设置的环节，使得常规半导体参数测试仪就可以满足测试要求，节省了测试设备成本。

附图说明

[0022] 图1a是一种传统栅氧化层界面陷阱密度测试结构示意图；

[0023] 图1b是另一种传统栅氧化层界面陷阱密度测试结构示意图；

[0024] 图2是本发明的测试结构示意图；

[0025] 图3是利用本发明的测试结构进行界面陷阱密度测试的电路连接示意图；

[0026] 图4是测试结果图；

[0027] 图5是提取栅氧化层界面陷阱密度参数的方法示意图。

具体实施方式

[0028] 下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

[0029] 本发明的目的在于提供一种可同时测量n型和p型MOS器件栅氧化层界面陷阱密度的测试结构及方法，使得n型和p型MOS器件的栅氧化层界面陷阱密度测试可以在同一测试结构上完成，不仅可以缩短一半的测量的时间，而且由于本测试方法是基于简单的电流－电压扫描测试，无需使用脉冲发生器等设备，降低了常规方法的测量仪器成本。本发明测量获得的具有谱峰特征的测试结果，也便于数据的分析与计算。另外，本发明测试结构是四端结构，因为可同时完成两种测试，所以等效于减小了测试结构的版图面积，降低了测试成本，满足了对于先进工艺节点下，制造成本的急速增加而带来的成本控制的需求。

[0030] 本发明提供了一种可同时n型和p型MOS器件栅氧化层界面陷阱密度测量的测试结构。此测试结构将n型和p型MOS器件常用的测试结构进行了组合，构成了本发明的四端测试结构，如图2所示，包括p型MOS器件的栅氧化层测试部分和n型MOS器件的栅氧化层+测试部分。测试结构的左侧是n型MOS器件的栅氧化层测试部分，由N、P-well构成其n型+
发射极E-n、n型衬底，测试结构的右侧是p型MOS器件的栅氧化层测试部分，由P、N-well构成其p型发射极E-p、衬底，两个测试部分的栅极是共用的，n发射极和p型发射极的设计、制备方法与常规n型器件和p型MOS器件的源、漏极相同，这样就形成了一个同时包含了n型MOS器件和p型MOS器件的栅氧化层界面陷阱密度测试结构，其中Ln和Lp分别表示测试结构中n型栅氧化层和p型栅氧化层的长度，与栅氧化层界面陷阱数量成正比（栅氧化层的界面陷阱数量与本结构测试面积成正比，因为宽度为固定值，因此，也与沟道长度成正比）。在栅氧化层界面陷阱密度测试中，Ln和Lp应大于等于工艺节点所允许的最短沟道长度，而沟道宽度为远大于最小宽度的固定值。每个工艺节点都有一个最小沟道宽度的要求，本发明测试结构的沟道宽度需要远大于制备工艺要求的最小沟道宽度值，比如为10微米。图2中，Tox表示测试结构的栅氧化层厚度。

[0031] 本发明还提供了一种利用上述的测试结构测量栅氧化层界面陷阱密度的方法，包括以下步骤：

[0032] S1、在所述n型发射极与所述测试结构的衬底以及所述p型发射极与所述测试结构的衬底之间分别施加正向偏置电压；

[0033] S2、测量所述测试结构的衬底电流，根据测量到的衬底电流的峰值确定所述p型MOS器件的栅氧化层以及n型MOS器件的栅氧化层的界面陷阱密度。

[0034] 在进行栅氧化层界面陷阱密度测试时，需要在n型发射极、p型发射极和衬底之间施加正向偏置（P-well和N-well连接在一起形成一个如图2所示的衬底，因此，只是在栅极施加扫描电压即可），电压的绝对值小于0.7V，栅极扫描电压覆盖器件积累扫描和器件弱反型状态，最大不能超过电源电压，以免造成对栅氧化层的高压损伤，在栅电压扫描过程中，同时测量衬底电流，结构测试电路如图3所示，在n型发射极、p型发射极和衬底之间施加正向偏置电压，由于衬底类型不同，n型发射极与衬底之间形成的电压Vfn和p型发射极与衬底之间形成的电压Vfp两个电压应该是数值相等而方向相反的，即Vfn取负电压，Vfp取正电压。

[0035] 对于本发明的测试结构，根据Shockley-Read-Hall理论（一个以三个科学家的名字命名的复合理论），当栅极电压使得栅氧化层界面处的电子和空穴浓度相等时，栅氧化层界面陷阱作为复合中心而产生的复合电流最大，即在衬底电流上呈现出峰值特性，如图4所示。其中衬底电流的峰值可以表示为：

[0036]

[0037] 其中A为测试器件的面积（等于沟道长度与宽度的乘积），σ为界面陷阱的俘获截面（表示了陷阱对电荷的俘获能力），vth为电子的热运动速度，Vf为n型发射极和p型发射极对衬底的正向偏置电压，KB为玻尔兹曼常数，T为开尔文温度，Nit为界面陷阱密度，q为电子电量，ni是本征半导体浓度。因此，衬底电流Isub的峰值ΔIsub与正向偏置电压和1/T成指数关系。由于n-well和p-well的类型相反，所以衬底电流出现峰值的位置不同，从图5中可以看出，在栅电压Vg扫描范围内，衬底电流出现两个峰值，这两个峰位于零栅电压的两侧，两峰的方向相反，根据上述分析可知这两个峰的高度分别正比于测试结构中n型和p型MOS器件栅氧化层界面陷阱的密度，因此实现了同时测量n和p型MOS器件栅氧化层界面陷阱密度的目的。

[0038] 栅氧化层界面陷阱密度可以由以下两种方法分析得到（即上述步骤S2的具体实现方式）：

[0039] 1、在相同温度下，改变正向偏置电压，测量得到不同的衬底电流峰值，通过线性外推得到正向偏置电压为零时所对应的衬底电流峰值（如图5所示），除以相应的系数即可得到栅氧化层界面陷阱密度（Nit）。

[0040] 2、在相同的正向偏置电压下，改变温度值，测量得到不同的衬底电流峰值，取1/T作为横轴，通过线性外推得到等效于1/T为零时所对应的衬底电流峰值（如图5所示），除以相应的系数即可得到栅氧化层界面陷阱密度（Nit）。1/T为零的条件是不能实测的，只有通过外推法得到，其准确性是由实测的数据外推决定的，在公式（1）中等效于exp函数为1的情况。

[0041] 可以看出，利用本发明可以将n型和p型MOS器件栅氧化层界面陷阱密度的测试集成在一个测试结构中，而没有额外增加压焊点（PAD）的数量，从而节省了测试结构的面积；通过对同一结构的单次测量，完成栅氧化层界面陷阱密度测试，缩短了测量时间，提高了测试效率；利用本发明提出的直流IV扫描测试方法，得到了具有峰值特征的测量结果，峰值电流正比与栅氧化层界面陷阱密度，减少数据的不确定型，有益于数据的获取和分析；本发明提出的直流IV扫描测试方法，无需电荷泵方法中采用的脉冲信号发生器，简化了测试设置的环节，使得常规半导体参数测试仪就可以满足测试要求，节省了测试设备成本。

[0042] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。