晶体管控制电路

摘要

一种晶体管控制电路，用以控制串联的一高端晶体管及一低端晶体管。晶体管控制电路包含一高端驱动电路以及一低端驱动电路。高端驱动电路根据一占空比控制信号产生一高端控制信号以导通高端晶体管及产生一高端导通信号。低端驱动电路根据占空比控制信号及高端导通信号产生一低端控制信号以导通低端晶体管。低端驱动电路包含一延迟电路以及一穿通防止电路。现有的同步驱动电路于占空比控制信号的占空比过短时，会造成穿通现象。本发明于占空比控制信号处于短占空比时设定适当的延迟来避免穿通现象。

权利要求

1.一种晶体管控制电路，用以控制串联的一高端晶体管及一低端晶体管，该晶体管控制电路包含：一高端驱动电路，根据一占空比控制信号产生一高端控制信号以导通该高端晶体管及产生一高端导通信号；以及一低端驱动电路，根据该占空比控制信号及该高端导通信号产生一低端控制信号以导通该低端晶体管，该低端驱动电路包含：一延迟电路，根据该占空比控制信号产生一延迟信号，使该延迟信号的脉宽大于该占空比控制信号的脉宽一预定时间长度以上；以及一穿通(Short Through)防止电路，根据该延迟信号及该高端导通信号产生该低端控制信号，使该低端晶体管于该高端晶体管被关断后导通，而于该高端晶体管被导通前关断该低端晶体管，其中该延迟电路根据该占空比控制信号的脉宽调整该延迟信号的脉宽与该占空比控制信号的脉宽的一脉宽差，使该脉宽差于该占空比控制信号的脉宽越宽时越小。

2.根据权利要求1所述的晶体管控制电路，其中该延迟电路包含一受控电流源及一延迟电容，该受控电流源根据该占空比控制信号的脉宽提供一电流以调整该延迟电容的一电位，该延迟电路根据该延迟电容的电位调整该延迟信号的脉宽。

3.根据权利要求2所述的晶体管控制电路，其中该延迟电路还包含一脉宽判断电路，该脉宽判断电路包含一电流源及一脉宽判断电容，该电流源根据该占空比控制信号对该脉宽判断电容充电。

4.一种晶体管控制电路，用以控制串联的一高端晶体管及一低端晶体管，该晶体管控制电路包含：一高端驱动电路，根据一占空比控制信号产生一高端控制信号以导通该高端晶体管及产生一高端导通信号；以及一低端驱动电路，根据该占空比控制信号及该高端导通信号产生一低端控制信号以导通该低端晶体管，该低端驱动电路包含：一延迟电路，产生一延迟信号，其中该延迟信号的一开始时点是根据该占空比控制信号的一开始时点而决定，而该延迟信号的一结束时点是于接收该高端导通信号后根据该占空比控制信号的逻辑准位而决定；以及一穿通(Short Through)防止电路，根据该延迟信号及该高端导通信号产生该低端控制信号，使该低端晶体管于该高端晶体管被关断后导通，而于该高端晶体管被导通前关断该低端晶体管，其中该延迟电路于检测到该高端导通信号的一上升沿后开始判断该占空比控制信号的逻辑准位以根据该占空比控制信号的逻辑准位调整该延迟信号的逻辑准位。

5.根据权利要求4所述的晶体管控制电路，其中该延迟信号的该开始时点是该延迟信号由高准位转为低准位的时点，该延迟信号的该结束时点是该延迟信号由低准位转为高准位的时点。

6.根据权利要求4所述的晶体管控制电路，其中该延迟电路于检测到该占空比控制信号的一上升沿后停止改变该延迟信号的逻辑准位。

说明书

晶体管控制电路

技术领域

[0001] 本发明涉及一种晶体管控制电路，尤其涉及一种具有防止穿通功能的晶体管控制电路。

背景技术

[0002] 对于同步驱动电路来讲，最需要注意的问题就是导通高端晶体管与低端晶体管的时间出现重叠，而造成穿通(Short Through)的问题。为了避免上述问题发生，会在控制高端晶体管与低端晶体管的两个信号之间设置一个死区时间(Dead Time)。但是由于晶体管的特性不同，所以需要设定的死区时间也会有所不同。死区时间设定较长，可以符合大部分晶体管，却会使整体效率变低，倘若设定太短则会造成有些晶体管可能发生穿通的问题。为了配合晶体管使同步驱动电路具有自我调整的能力，常见的办法就是驱动电路在导通对应的晶体管前通过检测驱动信号来确认另一个晶体管是否确实关断来避免穿通现象的发生。

[0003] 请参见图1，为现有的同步驱动电路的电路示意图。同步驱动电路包含RS触发器(RS latch)10、20，以及反向器5、15、25，以根据一占空比控制信号Spwm驱动一降压转换电路(Buck Converter)，其中降压转换电路包含一高端晶体管Q1、一低端晶体管Q2、一电感L以及一电容C，用以将一输入电压Vin转换成一输出电压Vout。占空比控制信号Spwm分别输入RS触发器10的S端及通过反向器5到RS触发器20的S端。RS触发器10、20再分别通过反向器15、25产生一高端控制信号HDRV、一低端控制信号LDRV以导通对应的高端晶体管Q1及低端晶体管Q2。图2，为现有的RS触发器的电路示意图，由两个与非门(NAND Gate)所组成。因此当触发器10、20的R端接收高逻辑准位信号时，Q端会维持原输出。请同时参见图1，RS触发器10的R端接收低端控制信号LDRV，而RS触发器20的R端接收高端控制信号HDRV。因此，当RS触发器10、20的R端所接收的信号由高逻辑准位转为低逻辑准位后，才会根据占空比控制信号Spwm改变Q端的输出逻辑准位。换句话说，当高端晶体管Q1被关断(高端控制信号HDRV为低逻辑准位)时，RS触发器20才会导通低端晶体管Q2；当低端晶体管Q2被关断(低端控制信号LDRV为低逻辑准位)时，RS触发器10才会导通高端晶体管Q1。

[0004] 然而，上述情况都是在没有考虑各个电路模组具有延迟的理想情况。在高端晶体管Q1、低端晶体管Q2均为N型金氧半场效晶体管的应用环境，为确保高端晶体管Q1能顺利的导通，需外加一自举升压电路(Boot Strap)。请参见图3，为现有的另一种同步驱动电路的电路示意图。相较于图1所示的降压转换电路，额外增加一自举升压电路70，以根据高端晶体管Q1及低端晶体管Q2的一连接点电位及输入电压Vin提供适当的驱动准位给反向器15，使反向器15产生的高端控制信号HDRV能确实的导通高端晶体管Q1。而为了使RS触发器10、20与反向器15之间传递信号时逻辑位准判断正确，需于RS触发器10与反向器15之间及RS触发器20与反向器15之间各增加一移位电路(Level Shifter)45、50(也可以是准位检测电路)。而移位电路及准位检测电路相较于其他电路有较大的延迟，而这样的延迟对于短占空比的占空比控制信号Spwm时，会造成误判。

[0005] 请参见图4，为图3所示同步驱动电路的信号波形图。由于相较于移位电路的时间延迟，RS正反器触发器及反向器的时间延迟相当小，故在此忽略RS正反器触发器及反向器的时间延迟。占空比控制信号Spwm与移位电路45的输出信号S45以及移位电路45的输出信号S45与移位电路50的输出信号S50之间会有一延迟时间dt1、dt2。所以，请参见图4左侧并同时参见图3，当占空比控制信号Spwm转为高准位，经反向器5反向输出低准位的输出信号S5，并触发RS正反器触发器20于Q端输出高准位的输出信号S20。反向器25反相输出信号S20后输出低准位的低端控制信号LDRV以关断低端晶体管Q2。然后经延迟时间dt1后，移位电路45的输出信号S45才转为低准位。并经反向器15转为高准位的高端控制信号HDRV以导通高端晶体管Q1。然后再经过延迟时间dt2后，移位电路50的输出信号S50才转为高准位。当占空比控制信号Spwm转为低准位，反向器5反相而输出高准位的输出信号S5。同时，RS正反器触发器10被触发于Q端产生高准位信号。然后经延迟时间dt1后，移位电路45的输出信号S45才转为高准位，并经反向器15反相成低准位的高端控制信号HDRV以关断高端晶体管Q1。并触发RS正反器触发器20于Q端输出低准位的输出信号S20。然后再经延迟时间dt2后输出信号S50才转为低准位，以触发RS正反器触发器
20于Q端输出低准位的输出信号S20。反向器25反相输出信号S20后输出高准位的低端控制信号LDRV以导通低端晶体管Q2。

[0006] 然而，请同时参见图4右侧并同时参见图3，当占空比控制信号Spwm为短占空比时，占空比已由低准位转高准位又转低准位，因移位电路45、50的延迟，输出信号S50仍维持低准位。而此时反向器5输出高准位信号，而使RS触发器20输出信号低准位信号并经反向器25输出高准位的低端控制信号LDRV而导通低端晶体管Q2。于后输出信号S45才转为低准位，经反向器15反相成高准位的高端控制信号HDRV而导通高端晶体管Q1。因此造成高端晶体管Q1与低端晶体管Q2同时导通一时间长度st(即占空比控制信号Spwm的短占空比的时间长度)而造成穿通问题。

发明内容

[0007] 鉴于现有技术中的同步驱动电路，于占空比控制信号的占空比过短时，会造成穿通现象。本发明于占空比控制信号处于短占空比时设定适当的延迟来避免穿通现象。

[0008] 为达上述目的，本发明提供了一种晶体管控制电路，用以控制串联的一高端晶体管及一低端晶体管。晶体管控制电路包含一高端驱动电路以及一低端驱动电路。高端驱动电路根据一占空比控制信号产生一高端控制信号以导通高端晶体管及产生一高端导通信号。低端驱动电路根据占空比控制信号及高端导通信号产生一低端控制信号以导通低端晶体管。低端驱动电路包含一延迟电路以及一穿通防止电路。延迟电路，根据占空比控制信号产生一延迟信号，使延迟信号的脉宽大于占空比控制信号的脉宽一预定时间长度以上。穿通(Short Through)防止电路，根据延迟信号及高端导通信号产生低端控制信号，使低端晶体管于高端晶体管被关断后导通，而于高端晶体管被导通前关断低端晶体管。

[0009] 本发明也提供了一种晶体管控制电路，用以控制串联的一高端晶体管及一低端晶体管。晶体管控制电路包含一高端驱动电路以及一低端驱动电路。高端驱动电路根据一占空比控制信号产生一高端控制信号以导通高端晶体管及产生一高端导通信号。低端驱动电路根据占空比控制信号及高端导通信号产生一低端控制信号以导通低端晶体管。低端驱动电路包含一延迟电路以及一穿通防止电路。延迟电路产生一延迟信号，其中延迟信号的一开始时点是根据占空比控制信号的一开始时点而决定，而延迟信号的一结束时点是于接收高端导通信号后根据占空比控制信号的逻辑准位而决定。穿通防止电路根据延迟信号及高端导通信号产生低端控制信号，使低端晶体管于高端晶体管被关断后导通，而于高端晶体管被导通前关断低端晶体管。

[0010] 以上的概述与接下来的详细说明皆为示范性质，是为了进一步说明本发明的权利要求。而有关本发明的其他目的与优点，将在后续的说明与附图加以阐述。

附图说明

[0011] 图1为现有的同步驱动电路的电路示意图。

[0012] 图2为现有的RS触发器的电路示意图。

[0013] 图3为现有的另一种同步驱动电路的电路示意图。

[0014] 图4为图3所示同步驱动电路的信号波形图。

[0015] 图5为根据本发明的一第一较佳实施例的晶体管控制电路的电路示意图。

[0016] 图6为根据应用于图5所示晶体管控制电路的一延迟电路的一较佳实施例的电路示意图。

[0017] 图7为图5所示晶体管控制电路的信号波形图。

[0018] 图8为根据本发明的一第二较佳实施例的晶体管控制电路的电路示意图。

[0019] 图9为根据应用于图7所示晶体管控制电路的一延迟电路的一较佳实施例的电路示意图。

[0020] 图10为图8所示晶体管控制电路及图9所示延迟电路的信号波形图。

[0021] 附图标记：

[0022] 现有技术：

[0023] 5、15、25：反向器

[0024] 10、20：RS触发器

[0025] 45、50：移位电路

[0026] 70：自举升压电路

[0027] Spwm：占空比控制信号

[0028] Q1：高端晶体管

[0029] Q2：低端晶体管

[0030] L：电感

[0031] C：电容

[0032] Vin：输入电压

[0033] Vout：输出电压

[0034] HDRV：高端控制信号

[0035] LDRV：低端控制信号

[0036] S20、S45、S50：输出信号

[0037] dt1、dt2：延迟时间

[0038] st：时间长度

[0039] 本发明：

[0040] 100H：高端驱动电路

[0041] 100L：低端驱动电路

[0042] 115、125、166、168：反向器

[0043] 110、120：RS触发器

[0044] 145、150：移位电路

[0045] 160、160’：延迟电路

[0046] 161：SR触发器

[0047] 163：或非门

[0048] 170：自举升压电路

[0049] Spwm：占空比控制信号

[0050] Q1：高端晶体管

[0051] Q2：低端晶体管

[0052] L：电感

[0053] C：电容

[0054] Vin：输入电压

[0055] Vout：输出电压

[0056] HDRV：高端控制信号

[0057] LDRV：低端控制信号

[0058] S110、S120、S145、S161、S166：输出信号

[0059] S150：高端导通信号

[0060] S160、S160’：延迟信号

[0061] 165：或非门

[0062] S1、S2、S3：开关

[0063] C1：电容

[0064] 162、164：驱动器

[0065] C2：延迟电容

[0066] I1、I2、I3、I4：电流源

[0067] dt1、dt2、dt’、dt”：延迟时间

具体实施方式

[0068] 请参见图5，为根据本发明的一第一较佳实施例的晶体管控制电路的电路示意图。晶体管控制电路接收一占空比控制信号Spwm，以据此产生一高端控制信号HDRV及一低端控制信号LDRV分别控制串联的一高端晶体管Q1及一低端晶体管Q2。在本实施例中，高端晶体管Q1的另一端耦接一高共同电位(即输入电压Vin)而低端晶体管Q2的另一端耦接一低共同电位(即接地)，且与一电感L及一电容C组成一降压转换电路。晶体管控制电路包含一高端驱动电路100H以及一低端驱动电路100L。高端驱动电路100H包含一RS触发器
110、移位电路145、150以及一反向器115，根据占空比控制信号Spwm产生一高端控制信号HDRV以导通高端晶体管Q1。低端驱动电路100L包含一延迟电路160及一穿通防止电路，其中穿通防止电路包含一RS触发器120及一反向器125。低端驱动电路100L根据占空比控制信号Spwm及高端驱动电路100H所产生的一高端导通信号S150产生一低端控制信号LDRV以导通低端晶体管Q2。

[0069] RS触发器110的S端接收占空比控制信号Spwm、R端接收一低端导通信号(在本实施例即为低端控制信号LDRV)，并据此在Q端产生输出信号S110。移位电路145的耦接RS触发器110的Q端、一自举升压电路170以及一反向器115，并根据自举升压电路170所提供的准位调整输出信号S110的准位成一输出信号S145输出至反向器115的输入端。反向器115耦接自举升压电路170以根据自举升压电路提供的准位进行逻辑运算，以将输出信号S145反相成高端控制信号HDRV以控制高端晶体管Q1的导通与关断。移位电路150耦接反向器115的输出端，以将高端控制信号HDRV的准位进行调整成一高端导通信号S150，以通知低端驱动电路100L高端晶体管Q1导通与否。移位电路150的主要作用是将高端控制信号HDRV的准位平移至低端驱动电路100L可以进行逻辑处理的准位范围。

[0070] 延迟电路160接收占空比控制信号Spwm，以据此产生一延迟信号S160，其中延迟信号S160的结束时点将较占空比控制信号Spwm的结束时点延迟一时间长度，且此时间长度大于一预定时间长度，在此预定时间长度的设定较佳为等于或长于移位电路145的一延迟时间dt1。RS触发器120的S端接收延迟信号S160、R端接收一移位电路150的高端导通信号S150，并据此在Q端产生输出信号S120至反向器125的输入端。反向器125将输出信号S120反相成低端控制信号LDRV以控制低端晶体管Q2的导通与关断。值得注意的是，在本发明中，信号的结束时点是指此信号所代表电路运作的结束时间点，而并非一定是此信号的逻辑准位由高转低，而也有可能是由低转高，此端看电路设计者如何设计。例如，上述的占空比控制信号Spwm代表的是高端晶体管Q1的导通，所以当占空比控制信号Spwm由高逻辑准位转成低逻辑准位的时间点即为上述占空比控制信号Spwm的结束时点。上述的延迟信号S160代表的是低端晶体管Q2的结束关断状态(而转为导通状态)的终止时间点，所以当延迟信号S160由低逻辑准位转成高逻辑准位的时间点即延迟信号S160的结束时点。

[0071] 接着，请参见图6，为根据应用于图5所示晶体管控制电路的一延迟电路的一较佳实施例的电路示意图。延迟电路160包含一脉宽判断电路及一延迟决定电路。脉宽判断电路包含一或非门165、晶体管M1、开关S1、电容C1以及驱动器162、164。延迟决定电路包含一受控电流源及一延迟电容C2、一晶体管M2及反向器166、168，其中受控电流源由电流源I2、I3、I4及开关S2、S3所组成。延迟电路160根据占空比控制信号Spwm的占空比的长短来调整延迟信号S160的结束时点与占空比控制信号Spwm的结束时点之间的延迟时间长短。当占空比控制信号Spwm的占空比越长，则延迟时间越短，而当占空比控制信号Spwm的占空比越长短，则延迟时间越长。这样的设定，除在占空比控制信号Spwm为短占空比时可避免穿通问题，且在占空比控制信号Spwm为长占空比时可使高端晶体管与低短晶体管之间的死区时间缩小，而提升降压转换电路的转换效率。

[0072] 当占空比控制信号Spwm为高逻辑准位时，晶体管M2及开关S1被导通而晶体管M1被关断。此时，电流源I1通过开关S1对电容C1充电。而驱动器162、164为逻辑判断准位不同的两个驱动器。当电容C1被充电至第一准位时，驱动器162输出高逻辑准位以导通开关S2，使电流源I2可以开始提供电流；于后电容C1仍被充电至第二准位时，驱动器164输出高逻辑准位以导通开关S3，使电流源I3可以开始提供电流，其中第二准位高于第一准位。所以，占空比控制信号Spwm的占空比越长，使得可以对电容C2充电的电流越大。然，此时晶体管M2为导通状态，故电流源I2～I4无法对电容C2充电而维持低准位，此时反向器166输出高准位的输出信号S166至或非门165的输入端。而反向器168反相输出信号S166成低准位的延迟信号S160输出。

[0073] 当占空比控制信号Spwm转为低逻辑准位时，此时开关S1被关断；同时晶体管M2也被关断，电容C2开始被充电。由于输出信号S166此时仍为高准位，或非门165仍输出低准位信号而关断晶体管M1。由于开关S1及晶体管M1同时关断，而使电容C1的准位被固定而维持驱动器162、164的输出。当电容C2被充电至一预定准位使反向器166输出的输出信号S166转为低准位，因此反向器168输出高准位的延迟信号S160。此时，输出信号S166及占空比控制信号Spwm均为低准位，或非门165输出高准位信号使晶体管M1导通以对电容C1放电，使开关S2、S3均为关断以等待下一周期的操作。此时，电流源I4仍持续对电容C2充电，故延迟信号S160会维持高准位直到占空比控制信号Spwm转为高逻辑准位为止。

[0074] 如上述说明，当占空比控制信号Spwm转为低准位时，电容C2才开始被充电以延迟延迟信号S160转为高准位的时间点。而占空比控制信号Spwm的占空比越长，电流源I2～I4中用以对电容C2的充电电流越大而使延迟的时间越短；相反地，占空比控制信号Spwm的占空比越短，电流源I2～I4中用以对电容C2的充电电流越小而使延迟的时间越长。

[0075] 请参见图7，为图5所示晶体管控制电路的信号波形图。占空比控制信号Spwm与移位电路145的输出信号S145以及移位电路145的输出信号S145与移位电路150的输出信号S150之间分别有一延迟时间dt1、dt2。当占空比控制信号Spwm转为高准位时，延迟信号S160立即由高准位转为低准位，而当占空比控制信号Spwm转为低准位时，延迟信号S160会经过一延迟时间后才转为高准位。而低端驱动电路100L会根据延迟信号S160的结束时点(在本实施例为低准位转高准位的时间点)来决定低端控制信号LDRV转为高准位以导通低端晶体管Q2的时间点。另外，请比较图7左侧及右侧的信号波形图。在图7左侧的占空比控制信号Spwm的占空比长于右侧的占空比控制信号Spwm的占空比，所以左侧的延迟信号S160的结束时点与占空比控制信号Spwm的结束时点间的延迟时间dt’短于右侧的延迟信号S160的结束时点与占空比控制信号Spwm的结束时点间的延迟时间dt”。由于延迟信号S160的开始时点(在本实施例为高准位转为低准位的时间点)与占空比控制信号Spwm的开始时点为相同，故延迟电路160的时间延迟作用，将使延迟信号的作用周期(activation period)，即低准位的脉宽大于占空比控制信号的作用周期的脉宽。

[0076] 请参见图8，为根据本发明的一第二较佳实施例的晶体管控制电路的电路示意图。相较于图5所示的实施例，本实施例与其的主要差异在于延迟电路的不同。在此针对此差异进行说明。延迟电路160’同时接收高端导通信号S150及占空比控制信号Spwm产生一延迟信号S160’，而RS触发器120于R端接收高端导通信号S150及于S端接收延迟信号S160’以据此产生输出信号S120并经反向器125反相输出低端控制信号LDRV以控制低端晶体管Q2。延迟电路160’根据占空比控制信号Spwm的一开始时点而决定延迟信号S160’的开始时点，而延迟信号S160’的一结束时点是于接收高端导通信号S150后根据占空比控制信号Spwm的逻辑准位而决定。

[0077] 接着，请参见图9，为根据应用于图7所示晶体管控制电路的一延迟电路的一较佳实施例的电路示意图。请同时参见图10，为图8所示晶体管控制电路及图9所示延迟电路的信号波形图。延迟电路160’包含一SR触发器161及一或非门163。SR触发器的S端接收占空比控制信号Spwm，R端接收高端导通信号S150，以据此于Q端产生输出信号S161。因此，输出信号S161于占空比控制信号Spwm转为高准位信号时也转为高准位信号，直至高端导通信号S150转为高准位时才转为低准位。或非门163用以检测高端导通信号S150及占空比控制信号Spwm是否均为低准位，若是才输出高准位的延迟信号S160’，使低端驱动电路100L输出高准位的低端控制信号LDRV以导通低端晶体管Q2。因此，可确保当高端导通信号S150转为低准位后(此时高端控制信号HDRV于延迟时间dt1之前已转为低准位而关断高端晶体管Q1)，低端晶体管Q2才被导通。

[0078] 如上所述，本发明在上文中已以较佳实施例揭示，然所属技术领域的普通技术人员应理解的是，该实施例仅用于描述本发明，而不应解读为限制本发明的范围。应注意的是，举凡与该实施例等效的变化与置换，均应设为涵盖于本发明的范畴内。因此，本发明的保护范围当以权利要求所界定者为准。