本发明涉及一种解决QC-LDPC码低延时并行编码的方案，其特征在于，所述QC-LDPC低延时并行编码器主要由寄存器、求和阵列、选择扩展器和b位二输入异或门四部分组成。本发明提供的QC-LDPC低延时并行编码器无缓存延时，能在总体上提高编码速度的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。
1.一种QC-LDPC码的低延时并行编码器，QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi,j构成的阵列，其中，a、t、b是正整数，c＝t-a，1≤i≤a，1≤j≤t，b＝ux，u、x是正整数，ab/u＝ax，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s＝(e0,e1,…,eab-1)，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s1,s2,…,sa)，校验向量p被等分为c段，即p＝(p1,p2,…,pc)，其特征在于，所述编码器包括以下部件：寄存器R1～Rt，寄存器R1～Ra用于缓存信息向量s＝(s1,s2,…,sa)，寄存器Ra+1～Rt用于计算和存储校验向量p＝(p1,p2,…,pc)；
求和阵列，对并行输入的u位信息比特eun,eun+1,...,eun+u-1进行组合求和，其中，
选择扩展器M1～Mc，在求和阵列运算结果的基础上，完成向量(eun,eun+1,...,eun+u-1)与子块行矩阵Uρ的并行乘法，其中，1≤ρ≤a，ρ＝[n/x]+1，符号[n/x]表示不大于n/x的最大整数；
b位二输入异或门A1～Ac，Al将向量(eun,eun+1,...,eun+u-1)与子块行矩阵Uρ乘积的第l段b比特累加到寄存器Ra+l中，其中，1≤l≤c。
2.如权利要求1所述的并行编码器，其特征在于，所述子块行矩阵Uρ是由生成矩阵G第ρ块行、后c块列中所有循环矩阵的前u行构成的。
3.如权利要求1所述的并行编码器，其特征在于，所述求和阵列有u个输入端和2-1个输出端，求和阵列对并行输入的u位信息比特eun,eun+1,...,eun+u-1进行组合求和，所有子u u块行矩阵共有2-1个不同的非零列向量，它们与向量(eun,eun+1,...,eun+u-1)的内积对应2-1u个求和表达式，这些求和表达式用2-1个多输入异或门加以实现。
4.如权利要求1所述的并行编码器，其特征在于，所述选择扩展器Ml根据子块行矩阵Uρ的下标ρ从求和阵列的输出端中选择一部分并扩展成b个，以构成向量(eun,eun+1,...,eun+u-1)与子块行矩阵Uρ乘积的第l段b比特，选择方式完全取决于Uρ的bc个列向量。
5.一种QC-LDPC码的低延时并行编码方法，QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi,j构成的阵列，其中，a、t、b是正整数，c＝t-a，1≤i≤a，1≤j≤t，b＝ux，u、x是正整数，ab/u＝ax，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s＝(e0,e1,…,eab-1)，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s1,s2,…,sa)，校验向量p被等分为c段，即p＝(p1,p2,…,pc)，其特征在于，所述编码方法包括以下步骤：第1步，清零寄存器Ra+1～Rt；
第2步，并行输入u位信息比特eun,eun+1,...,eun+u-1，寄存器R1～Ra串行左移u位，缓冲信息向量s，选择扩展器的块行号控制端输入ρ＝[n/x]+1，选择扩展器M1～Mc根据ρ的数值分别从求和阵列的输出端中选择一部分并扩展成b个，以共同构成向量(eun,eun+1,...,eun+u-1)与子块行矩阵Uρ的乘积，b位二输入异或门Al将乘积的第l段b比特与寄存器Ra+l串行循环左移u位的结果相加，和存回寄存器Ra+l；
第3步，以1为步长递增改变n的取值，重复第2步ax次，完成后，寄存器R1～Ra存储的是信息向量s＝(s1,s2,…,sa)，寄存器Ra+1和Ra+2存储的是校验向量p＝(p1,p2,…,pc)；
一种低延时的QC-LDPC并行编码器和编码方法
技术领域
[0001] 本发明涉及通信领域，特别涉及一种通信系统中QC-LDPC码并行编码器的低延时实现方法。
背景技术
[0002] 由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。
[0003] 低密度奇偶校验（Low-Density Parity-Check,LDPC）码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator,SRAA）加以实现。
[0004] SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi,j（1≤i≤a,1≤j≤t）构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。并行SRAA法的编码速度快，但需要先把信息向量缓存完毕才能开始编码，导致延时长。如果采用逐位输入信息比特的方式，那么缓存信息向量造成的延时长达ab个时钟周期。并行SRAA法完成一次编码需要b+t个时钟周期，需要(ac+t)b个寄存器、acb个二输入与门和acb个二输入异或门。假设循环矩阵的阶数b不是素数，可被分解为b=ux（u≤x），其中，u不等于1，x不等于b。QC-LDPC高速编码的现有解决方案是采用并行SRAA法，所需的编码时间仅为b+t个时钟周期。然而，逐位串行缓存信息向量造成的延时长达ab个时钟周期，远远大于编码时间。即使以u位并行方式高速缓存信息向量，也会产生ax个时钟周期的延时。此外，当采用硬件实现高速编码时，如此多的资源需求意味着功耗大、成本高。
发明内容
[0005] 针对QC-LDPC码高速编码的现有实现方案中存在的延时长和资源需求量大缺点，本发明提供了一种低延时的并行编码方法，无缓存延时，能在总体上提高编码速度的同时，减少资源需求。
[0006] 如图1所示，QC-LDPC码的低延时并行编码器主要由4种功能模块组成：寄存器、求和阵列、选择扩展器和b位二输入异或门。整个编码过程分4步完成：第1步，清零寄存器Ra+1～Rt；第2步，并行输入u位信息比特eun，eun+1，…,eun+u-1（0≤n
[0007] 本发明提供的QC-LDPC低延时并行编码器，能在总体上提高编码速度的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。
[0008] 关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。
附图说明
[0009] 图1是QC-LDPC码的低延时并行编码器整体结构；
[0010] 图2是求和阵列的构成示意图；
[0011] 图3比较了传统的并行SRAA法与本发明的编码速度和资源消耗。
具体实施方式
[0012] 下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。
[0013] QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行（首行是末行）循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列（首列是末列）循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi,j（1≤i≤a,1≤j≤t）构成的阵列：
[0014]
[0015] G（或H）的连续b行和b列分别被称为块行和块列。假设循环矩阵的阶数b不是素数，可被分解为b=ux（u≤x），其中，u不等于1，x不等于b。那么，生成矩阵G第ρ（1≤ρ≤a）块行、后c块列中所有循环矩阵的前u行构成了一个u×bc阶矩阵，称之为子块行矩阵，记作Uρ。Uρ可视为由bc个u维列向量构成的。
[0016] 生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s=(e0,e1，…,eab-1)，后c块列对应的是校验向量p。以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)；校验向量p被等分为c段，即p=(p1,p2,…,pc)。
[0017] 由式(1)、循环矩阵和子块行矩阵的特点，图1给出了QC-LDPC码的低延时并行编码器，它主要由寄存器、求和阵列、选择扩展器和b位二输入异或门四种功能模块组成。
[0018] 寄存器R1～Ra用于缓存信息向量s=(s1,s2,…,sa)，寄存器Ra+1～Rt用于计算和存储校验向量p=(p1,p2,…,pc)。
[0019] 求和阵列对并行输入的u位信息比特eun,eun+1,…,eun+u-1（0≤n
多输入异或门的输入端数目范围是1~u，当只有一个输入端时，单输入异或门实际上是直连u u
线。综上，求和阵列有u个输入端和2-1个输出端，其内部由2-1个多输入异或门组成，如图2所示。
[0020] 选择扩展器M（l 1≤l≤c）受控于生成矩阵G的块行号ρ，它与向量(eun,eun+1,…,eun+u-1)（0≤n
[0021] b位二输入异或门Al（1≤l≤c）将向量(eun,eun+1,…,eun+u-1)（0≤n
[0022] 本发明提供了一种QC-LDPC码的低延时并行编码方法，结合QC-LDPC码的低延时并行编码器（如图1所示），其编码步骤描述如下：
[0023] 第1步，清零寄存器Ra+1～Rt；
[0024] 第2步，并行输入u位信息比特eun,eun+1,…,eun+u-1（0≤n
[0025] 第3步，以1为步长递增改变n的取值，重复第2步ax次，完成后，寄存器R1～Ra存储的是信息向量s=(s1,s2,…,sa)，寄存器Ra+1和Ra+2存储的是校验向量p=(p1,p2,…,pc)；
[0026] 第4步，并行输出码字v=(s,p)。
[0027] 从以上步骤不难看出，整个编码过程在缓冲信息向量s的同时进行编码，相当于缓存延时为0，共需ax+t个时钟周期。传统的并行SRAA法需要先把信息向量s缓存完毕才能开始编码，如果以u位并行方式高速缓存信息向量s，那么会产生ax个时钟周期的延时。虽然并行SRAA法的编码时间仅为b+t个时钟周期，但整个编码过程共需ax+b+t个时钟周期。总体上讲，本发明的编码速度比传统的并行SRAA法要快。图3比较了传统的并行SRAA法与本发明的编码速度。
[0028] 图3还比较了传统的并行SRAA法与本发明的资源消耗。注意，这里将选择扩展器的基本选择单元视为一个二输入与门。从图3可清楚看到，本发明使用了较少的寄存器和与门。
[0029] 综上可见，与传统的并行SRAA法相比，本发明无缓存延时，提高了编码速度，具有控制简单、资源消耗少、功耗小、成本低等优点。
[0030] 以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。
