一种3D集成电路结构以及检测芯片结构键合是否对齐的方法，通过在其中一芯片结构上形成包括第一导体和第二导体的检测结构，在另一芯片结构上形成包括第三导体的检测结构，当这两个芯片结构键合在一起时，通过测量第一导体与第三导体之间、第二导体与第三导体之间的导电情况，与预期数值进行比较，从而判断两芯片结构是否对齐，并且，通过导电情况的测量，能够准确得到错位的偏移方向和大小。
所述第一芯片结构包括第一半导体衬底、第一绝缘层以及第一检测结构，其中第一绝缘层位于所述第一半导体衬底上，第一检测结构嵌入于第一绝缘层形成；所述第一检测结构包括：第一检测基体和第二监测基体，第一检测基体包括多个在第一方向延伸的第一导体，第二监测基体包括多个在第二方向延伸的第二导体，第一导体与第二导体关于一对称线对称并相互绝缘；多个所述第一导体远离所述对称线的一端具有第一焊垫，多个所述第一导体靠近所述对称线的一端呈阶梯状分布，多个所述第二导体远离所述对称线的一端具有第二焊垫，多个所述第二导体靠近所述对称线的一端呈阶梯状分布；
所述第二芯片结构包括第二半导体衬底、第二绝缘层以及第二检测结构，其中第二绝缘层位于所述第二半导体衬底上，第二检测结构嵌入于第二绝缘层形成；所述第二检测结构包括第三导体，第三导体的尺寸和位置满足下述条件：在所述第一芯片结构和所述第二芯片结构对齐键合的情况下，第三导体与至少一个第一导体相接触，并且第三导体与至少一个第二导体相接触；
第三导体的尺寸和位置还满足下述条件：在所述第一芯片结构和所述第二芯片结构对齐键合的情况下，和第三导体相接触的至少一个第一导体与和第三导体相接触的至少一个第二导体以所述对称线对称。
2.根据权利要求1所述的3D集成电路结构，其特征在于，多个第一导体和多个第二导体为条状，第三导体为正方形。
3.根据权利要求1所述的3D集成电路结构，其特征在于，第一方向与第二方向互相垂直。
4.根据权利要求3所述的3D集成电路结构，其特征在于，第一方向为水平方向，第二方向为竖直方向。
5.根据权利要求1或2所述的3D集成电路结构，其特征在于，多个第一导体之间的间距相同，多个第二导体之间的间距相同。
6.根据权利要求1或2所述的3D集成电路结构，其特征在于，多个第一导体、多个第二导体和第三导体由Cu、Al、W、Ti、Ni、TiAl中的一种或多种形成。
7.一种检测芯片结构键合是否对齐的方法，包括形成第一芯片结构，形成第二芯片结构，以及进行检测和判断,其特征在于：所述第一芯片结构包括第一半导体衬底、第一绝缘层以及第一检测结构，其中第一绝缘层位于所述第一半导体衬底上，第一检测结构嵌入于第一绝缘层形成；所述第一检测结构包括：第一检测基体和第二监测基体，第一检测基体包括多个在第一方向延伸的第一导体，第二监测基体包括多个在第二方向延伸的第二导体，第一导体与第二导体关于一对称线对称并相互绝缘；多个所述第一导体远离所述对称线的一端具有第一焊垫，多个所述第一导体靠近所述对称线的一端呈阶梯状分布，多个所述第二导体远离所述对称线的一端具有第二焊垫，多个所述第二导体靠近所述对称线的一端呈阶梯状分布；
所述第二芯片结构包括第二半导体衬底、第二绝缘层以及第二检测结构，其中第二绝缘层位于所述第二半导体衬底上，第二检测结构嵌入于第二绝缘层形成；所述第二检测结构包括第三导体，第三导体的尺寸和位置满足下述条件：在所述第一芯片结构和所述第二芯片结构对齐键合的情况下，第三导体与至少一个第一导体相接触，并且第三导体与至少一个第二导体相接触；
将第一芯片结构与第二芯片结构进行键合，测量多个第一导体与第三导体之间的第一导电情况，测量多个第二导体与第三导体之间的第二导电情况，同时，根据所设计的第一检测结构和第二检测结构的位置和尺寸，在第一芯片结构与第二芯片结构对齐键合的情况下，多个第一导体与第三导体之间存在预期的第一导电情况,多个第二导体与第三导体之间存在预期的第二导电情况；将测量得到的第一导电情况和第二导电情况与上述预期的第一导电情况和预期的第二导电情况进行比较，以比较结果来判断第一芯片结构与第二芯片结构键合是否对齐。
8.根据权利要求7所述的检测芯片结构键合是否对齐的方法，其特征在于，还包括根据上述比较结果，判断第一芯片结构与第二芯片结构键合的偏差大小与方向。
9.根据权利要求7或8所述的检测芯片结构键合是否对齐的方法，其特征在于，上述预期的第一导电情况和第二导电情况相同。
10.根据权利要求7或8所述的检测芯片结构键合是否对齐的方法，其特征在于，测量多个第一导体与第三导体之间的第一导电情况时的测量位置分别是第一焊垫与第三导体，测量多个第二导体与第三导体之间的第二导电情况时的测量位置分别是第二焊垫与第三导体。
11.根据权利要求7或8所述的检测芯片结构键合是否对齐的方法，其特征在于，第三导体的尺寸和位置还满足下述条件：在所述第一芯片结构和所述第二芯片结构对齐键合的情况下，和第三导体相接触的至少一个第一导体与和第三导体相接触的至少一个第二导体以所述对称线对称。
12.根据权利要求7或8所述的检测芯片结构键合是否对齐的方法，其特征在于，多个第一导体和多个第二导体为条状，第三导体为正方形。
13.根据权利要求7或8所述的检测芯片结构键合是否对齐的方法，其特征在于，第一方向与第二方向互相垂直。
14.根据权利要求13所述的检测芯片结构键合是否对齐的方法，其特征在于，第一方向为水平方向，第二方向为竖直方向。
15.根据权利要求7或8所述的检测芯片结构键合是否对齐的方法，其特征在于，多个第一导体之间的间距相同，多个第二导体之间的间距相同。
16.根据权利要求7或8所述的检测芯片结构键合是否对齐的方法，其特征在于，多个第一导体、多个第二导体和第三导体由Cu、Al、W、Ti、Ni、TiAl中的一种或多种形成。
17.一种检测芯片结构键合是否对齐的方法，包括形成第一芯片结构，形成第二芯片结构，以及进行检测和判断,其特征在于：所述第一芯片结构包括第一半导体衬底、第一绝缘层以及第一检测结构，其中第一绝缘层位于所述第一半导体衬底上，第一检测结构嵌入于第一绝缘层形成；所述第一检测结构包括：第一检测基体和第二监测基体，第一检测基体包括多个在第一方向延伸的第一导体，第二监测基体包括多个在第二方向延伸的第二导体，第一导体与第二导体关于一对称线对称并相互绝缘；多个所述第一导体远离所述对称线的一端具有第一焊垫，多个所述第一导体靠近所述对称线的一端呈阶梯状分布，多个所述第二导体远离所述对称线的一端具有第二焊垫，多个所述第二导体靠近所述对称线的一端呈阶梯状分布；
所述第二芯片结构包括第二半导体衬底、第二绝缘层以及第二检测结构，其中第二绝缘层位于所述第二半导体衬底上，第二检测结构嵌入于第二绝缘层形成；所述第二检测结构包括第三导体，第三导体的尺寸和位置满足下述条件：在所述第一芯片结构和所述第二芯片结构对齐键合的情况下，第三导体与至少一个第一导体相接触，并且第三导体与至少一个第二导体相接触；
将第一芯片结构与第二芯片结构进行键合，测量多个第一导体与多个第二导体之间的导电情况，同时，根据所设计的第一检测结构和第二检测结构的位置和尺寸，在第一芯片结构与第二芯片结构对齐键合的情况下，多个第一导体与多个第二导体之间存在预期的导电情况；将测量得到的导电情况与上述预期的导电情况进行比较，以比较结果来判断第一芯片结构与第二芯片结构键合是否对齐。
18.根据权利要求17所述的检测芯片结构键合是否对齐的方法，其特征在于，测量多个第一导体与多个第二导体之间的导电情况时,测量位置分别是第一焊垫与第二焊垫。
3D集成电路结构以及检测芯片结构是否对齐的方法
技术领域
[0001] 本发明涉及半导体领域，具体地，涉及一种3D集成电路结构以及检测芯片结构是否对齐的方法。
背景技术
[0002] 随着半导体器件的尺寸越来越小，集成电路发展的趋势是在越来越小的芯片上集成越来越多的电子器件。3D集成电路需要将芯片与芯片、芯片与晶片、晶片与晶片之间进行结合。然而，在芯片或晶片的结合过程中，由于对齐误差，可能会造成短路或互连开路等问题，使得集成电路的可靠性大大降低，集成电路制造的良率也随之下降，这在很大程度上增加了集成电路制造的成本。
[0003] 有鉴于此，需要提供一种3D集成电路结构以及检测芯片结构是否对齐的方法，以增大互连的可靠性。
发明内容
[0004] 本发明的目的在于提供一种3D集成电路结构以及检测半导体衬底是否对齐的方法，采用测量检测结构之间的电连接状况来判断是否对齐，以克服上述现有技术中的问题。
[0005] 根据本发明的一方面，提供了一种3D集成电路结构，包括：第一芯片结构和第二芯片结构；
[0006] 所述第一芯片结构包括第一半导体衬底、第一绝缘层以及第一检测结构，其中第一绝缘层位于所述第一半导体衬底上，第一检测结构嵌入于第一绝缘层形成；所述第一检测结构包括：第一检测基体和第二监测基体，第一检测基体包括多个在第一方向延伸的第一导体，第二监测基体包括多个在第二方向延伸的第二导体，第一导体与第二导体关于一对称线对称并相互绝缘；多个所述第一导体远离所述对称线的一端具有第一焊垫，多个所述第一导体靠近所述对称线的一端呈阶梯状分布，多个所述第二导体远离所述对称线的一端具有第二焊垫，多个所述第二导体靠近所述对称线的一端呈阶梯状分布；
[0007] 所述第二芯片结构包括第二半导体衬底、第二绝缘层以及第二检测结构，其中第二绝缘层位于所述第二半导体衬底上，第二检测结构嵌入于第二绝缘层形成；所述第二检测结构包括第三导体，第三导体的尺寸和位置满足下述条件：在所述第一芯片结构和所述第二芯片结构对齐键合的情况下，第三导体与至少一个第一导体相接触，并且第三导体与至少一个第二导体相接触。
[0008] 本发明的结构中，多个第一导体和多个第二导体为条状，第三导体为正方形。
[0009] 本发明的结构中，第三导体的尺寸和位置还满足下述条件：在所述第一芯片结构和所述第二芯片结构对齐键合的情况下，和第三导体相接触的至少一个第一导体与和第三导体相接触的至少一个第二导体以所述对称线对称。
[0010] 本发明的结构中，第一方向与第二方向互相垂直；优选地，第一方向为水平方向，第二方向为竖直方向。
[0011] 本发明的结构中，多个第一导体之间的间距相同，多个第二导体之间的间距相同。
[0012] 本发明的结构中，多个第一导体、多个第二导体和第三导体由Cu、Al、W、Ti、Ni、TiAl中的一种或多种形成。
[0013] 根据本发明的另一方面，提供了一种检测芯片结构键合是否对齐的方法，包括形成第一芯片结构，形成第二芯片结构，以及进行检测和判断，其中：
[0014] 所述第一芯片结构包括第一半导体衬底、第一绝缘层以及第一检测结构，其中第一绝缘层位于所述第一半导体衬底上，第一检测结构嵌入于第一绝缘层形成；所述第一检测结构包括：第一检测基体和第二监测基体，第一检测基体包括多个在第一方向延伸的第一导体，第二监测基体包括多个在第二方向延伸的第二导体，第一导体与第二导体关于一对称线对称并相互绝缘；多个所述第一导体远离所述对称线的一端具有第一焊垫，多个所述第一导体靠近所述对称线的一端呈阶梯状分布，多个所述第二导体远离所述对称线的一端具有第二焊垫，多个所述第二导体靠近所述对称线的一端呈阶梯状分布；
[0015] 所述第二芯片结构包括第二半导体衬底、第二绝缘层以及第二检测结构，其中第二绝缘层位于所述第二半导体衬底上，第二检测结构嵌入于第二绝缘层形成；所述第二检测结构包括第三导体，第三导体的尺寸和位置满足下述条件：在所述第一芯片结构和所述第二芯片结构对齐键合的情况下，第三导体与至少一个第一导体相接触，并且第三导体与至少一个第二导体相接触；
[0016] 将第一芯片结构与第二芯片结构进行键合，测量多个第一导体与第三导体之间的第一导电情况，测量多个第二导体与第三导体之间的第二导电情况，同时，根据所设计的第一检测结构和第二检测结构的位置和尺寸，在第一芯片结构与第二芯片结构对齐键合的情况下，多个第一导体与第三导体之间存在预期的第一导电情况，多个第二导体与第三导体之间存在预期的第二导电情况；将测量得到的第一导电情况和第二导电情况与上述预期的第一导电情况和预期的第二导电情况进行比较，以比较结果来判断第一芯片结构与第二芯片结构键合是否对齐。
[0017] 本发明的方法中，还包括根据上述比较结果，判断第一芯片结构与第二芯片结构键合的偏差大小与方向。
[0018] 本发明的方法中，上述预期的第一导电情况和第二导电情况相同。
[0019] 本发明的方法中，测量多个第一导体与第三导体之间的第一导电情况时的测量位置分别是第一焊垫与第三导体，测量多个第二导体与第三导体之间的第二导电情况时的测量位置分别是第二焊垫与第三导体。
[0020] 本发明的方法中，第三导体的尺寸和位置还满足下述条件：在所述第一芯片结构和所述第二芯片结构对齐键合的情况下，和第三导体相接触的至少一个第一导体与和第三导体相接触的至少一个第二导体以所述对称线对称。
[0021] 本发明的结构中，多个第一导体和多个第二导体为条状，第三导体为正方形。
[0022] 本发明的方法中，第一方向与第二方向互相垂直；优选地，第一方向为水平方向，第二方向为竖直方向。
[0023] 本发明的方法中，多个第一导体之间的间距相同，多个第二导体之间的间距相同。
[0024] 本发明的方法中，多个第一导体、多个第二导体和第三导体由Cu、Al、W、Ti、Ni、TiAl中的一种或多种形成。
[0025] 根据本发明的另一方面，还提供了一种检测芯片结构键合是否对齐的方法，包括形成第一芯片结构，形成第二芯片结构，以及进行检测和判断，其中：
[0026] 所述第一芯片结构包括第一半导体衬底、第一绝缘层以及第一检测结构，其中第一绝缘层位于所述第一半导体衬底上，第一检测结构嵌入于第一绝缘层形成；所述第一检测结构包括：第一检测基体和第二监测基体，第一检测基体包括多个在第一方向延伸的第一导体，第二监测基体包括多个在第二方向延伸的第二导体，第一导体与第二导体关于一对称线对称并相互绝缘；多个所述第一导体远离所述对称线的一端具有第一焊垫，多个所述第一导体靠近所述对称线的一端呈阶梯状分布，多个所述第二导体远离所述对称线的一端具有第二焊垫，多个所述第二导体靠近所述对称线的一端呈阶梯状分布；
[0027] 所述第二芯片结构包括第二半导体衬底、第二绝缘层以及第二检测结构，其中第二绝缘层位于所述第二半导体衬底上，第二检测结构嵌入于第二绝缘层形成；所述第二检测结构包括第三导体，第三导体的尺寸和位置满足下述条件：在所述第一芯片结构和所述第二芯片结构对齐键合的情况下，第三导体与至少一个第一导体相接触，并且第三导体与至少一个第二导体相接触；
[0028] 将第一芯片结构与第二芯片结构进行键合，测量多个第一导体与多个第二导体之间的导电情况，同时，根据所设计的第一检测结构和第二检测结构的位置和尺寸，在第一芯片结构与第二芯片结构对齐键合的情况下，多个第一导体与多个第二导体之间存在预期的导电情况；将测量得到的导电情况与上述预期的导电情况进行比较，以比较结果来判断第一芯片结构与第二芯片结构键合是否对齐。
[0029] 本发明的方法中，测量多个第一导体与多个第二导体之间的导电情况时，测量位置分别是第一焊垫与第二焊垫。
[0030] 本发明提供的3D集成电路结构以及检测芯片结构键合是否对齐的方法，通过在其中一芯片结构上形成包括第一导体和第二导体的检测结构，在另一芯片结构上形成包括第三导体的检测结构，当这两个芯片结构键合在一起时，通过测量第一导体与第三导体之间、第二导体与第三导体之间的导电情况，与预期数值进行比较，从而判断两芯片结构是否对齐，并且，通过导电情况的测量，能够准确得到错位的偏移方向和大小。
附图说明
[0031] 图1第一芯片结构的平面俯视的示意图；
[0032] 图2第一芯片结构衬底上的光刻胶图案；
[0033] 图3第一芯片结构衬底上刻蚀出沟槽；
[0034] 图4第一芯片结构衬底上的第二导体；
[0035] 图5第二芯片结构的平面俯视的示意图；
[0036] 图6第二芯片结构的截面的示意图；
[0037] 图7第一芯片结构和第二芯片结构对齐键合的平面视图；
[0038] 图8～9第一芯片结构和第二芯片结构对齐键合不同截面视图；
[0039] 图10第一芯片结构和第二芯片结构键合未对齐时的平面视图；
[0040] 图11第一芯片结构和第二芯片结构键合未对齐时的截面视图。
具体实施方式
[0041] 以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
[0042] 在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0043] 图1～11详细示出了根据本发明实施例检测半导体芯片键合是否对齐方法中各步骤对应的3D集成电路的示意图。以下，将参照这些附图来对根据本发明实施例的各个步骤以及由此得到的3D集成电路予以详细说明。
[0044] 首先，形成第一芯片结构，第一芯片结构的俯视的示意图如图1所示，其中，该第一芯片结构包括第一半导体衬底10、第一绝缘层11以及第一检测结构，其中第一绝缘层11位于所述第一半导体衬底上10，第一检测结构嵌入于第一绝缘层11形成。其中，第一检测结构包括第一检测基体和第二监测基体，第一检测基体包括多个在第一方向延伸的第一导体，在图1中以1～7表示，第二监测基体包括多个在第二方向延伸的第二导体，在图1中以a～g，需要说明的是，附图以及附图标记并不表示只有7个第一个导体或7个第二导体，第一导体以及第二导体的数目可以根据需求任意设置多个。多个第一导体与多个第二导体关于一对称线OO’对称并相互绝缘，也即在空间上是隔离开的。多个第一导体远离对称线OO’的一端具有多个第一焊垫，在附图1中，以虚线框中T1示出，同时，多个第一导体1～7接近所述对称线OO’的一端呈阶梯状分布。多个第二导体远离对称线OO’的一端具有第二焊垫，在附图1中，以虚线框中T2示出，同时，多个第二导体a～g接近对称线OO’的一端呈阶梯状分布。
[0045] 多个第一导体1～7和多个第二导体a～g的形状可以根据实际需求设置，优选地，如附图1中示出的，设计为条状。同时，多个第一导体1～7之间的间距以及多个第二导体a～g之间的间距也可以随意设置，为了便于测量和比较，优选地将上述间距设置为相同的数值。
[0046] 多个第一导体1～7延伸的第一方向和多个第二导体a～g延伸的第二方向也可以随意设置，考虑到工艺实现的便利程度以及测量、比较的准确性，优选地将第一方向和第二方向设置为互相垂直，更加优选地，如附图1所示，第一方向设置为水平方向，第二方向设置为竖直方向。
[0047] 下面具体介绍第一芯片结构的形成过程，以图1中AA’截面图为具体示例。如图2所示，提供第一半导体衬底10，在第一半导体衬底10上可能已经完成了半导体器件制造以及后道互连等工艺，但需要说明的是这些步骤与本发明的本质无关，这里只是举例，不再对其进行详述。在第一半导体衬底10上形成有第一绝缘层11，具体地，形成的第一绝缘层
11是SiO2或其他介质材料。在第一绝缘层11上涂覆光刻胶，并对光刻胶图案化以形成图
2中所示的光刻胶图案12，光刻胶图案12对应于附图1中的第一检测结构。
[0048] 以图2所示的光刻胶图案12为掩膜，对第一绝缘层11进行刻蚀，在第一绝缘层11中形成沟槽13，如图3所示。
[0049] 接着，将光刻胶层去除。
[0050] 接着如图4，在第一绝缘层11表面和沟槽13内填充导电材料，例如可以是Cu、Al、W、Ti、Ni、TiAl中任一种或多种，或者是它们的合金，本发明的实施例中优选用Cu作为填充材料。接着，通过CMP处理，将第一绝缘层11表面上的导电材料去除，直至露出第一绝缘层11上表面，使导电材料仅保留在沟槽13中，于是，导电材料，例如是Cu，镶嵌在第一绝缘层
11的沟槽13中从而形成了第一检测结构。图4中AA’截面为第二导体a～g。
[0051] 接下来，介绍第二芯片结构的形成过程，其中，第二芯片结构平面俯视示意图如图5所示，图5中的CC’截面图为附图6所示。其中，该第二芯片结构包括第二半导体衬底20、第二绝缘层21以及第二检测结构，其中第二绝缘层21位于所述第二半导体衬底20上，第二检测结构嵌入于第二绝缘层21形成。第二芯片衬底上的第二检测结构的制造方法可以参照第一芯片结构中第一检测结构的制造方法，此书不再复述，其中，第二检测结构包括第三导体22，第三导体22的材料可以是Cu、Al、W、Ti、Ni、TiAl中任一种或多种，或者是它们的合金。第三导体22的尺寸和位置满足下述条件：在第一芯片结构和第二芯片结构对齐键合的情况下，第三导体22与至少一个第一导体1～7相接触，第三导体22与至少一个第二导体a～g相接触。
[0052] 在满足上述条件的情况下，第三导体22的位置和尺寸可以根据具体需求来设置，优选地，在第一芯片结构和第二芯片结构对齐键合的情况下，和第三导体22相接触的至少一个第一导体1～7与和第三导体相22接触的至少一个第二导体a～f相对称，参见附图7，第三导体22与第一导体4～7接触，与第二导体d～g接触，并且，第一导体4～7与第二导体d～g以对称线OO’对称。另外，第三导体22的形状不受限制，其优选为正方形，其位置可以设置为在第一芯片结构和第二芯片结构对齐键合的情况下，对称线OO’也是第三导体22本身的对称线。
[0053] 根据本发明的另一方面，提供了一种检测芯片结构键合是否对齐的方法，包括形成第一芯片结构，形成第二芯片结构，以及进行检测和判断，其中第一芯片结构和第二芯片结构的形成过程在之前已经详述，接下来将具体介绍如何进行检测和判断。
[0054] 在检测和判断之前，将第一芯片结构与第二芯片结构进行键合，然后，测量多个第一导体1～7与第三导体22之间的第一导电情况，测量多个第二导体a～g与第三导体22之间的第二导电情况，同时，根据所设计的第一检测结构和第二检测结构的位置和尺寸，在第一芯片结构与第二芯片结构对齐键合的情况下，多个第一导体与第三导体之间存在预期的第一导电情况，多个第二导体与第三导体之间存在预期的第二导电情况；将测量得到的第一导电情况和第二导电情况与上述预期的第一导电情况和预期的第二导电情况进行比较，以比较结果来判断第一芯片结构与第二芯片结构键合是否对齐。
[0055] 根据所设计的第一检测结构和第二检测结构的位置和尺寸，在第一芯片结构与第二芯片结构对齐键合的情况下，存在预期的第一导电情况和第二导电情况，此时的第一导电情况和第二导电情况可以相同，也可以不同，所谓第一导电情况和第二导电情况相同，是指和第三导体22相接触的至少一个第一导体1～7与和第三导体22相接触的至少一个第二导体a～f相对称，如不对称，则称为第一导电情况和第二导电情况不同。通过测量获得第一导电情况和第二导电情况，然后与对齐键合情况下预期的第一导电情况和第二导电情况相对比，则可以判断键合是否对齐，同时，还可以根据上述比较结果，判断第一芯片结构与第二芯片结构键合的偏差大小与方向。其中，测量多个第一导体1～7与第三导体22之间的第一导电情况时的测量位置分别是第一焊垫T1与第三导体22，测量多个第二导体a～g与第三导体之间的第二导电情况时的测量位置分别是第二焊垫T2与第三导体22。
[0056] 参见附图7～9，附图7第一芯片结构和第二芯片结构对齐键合的平面视图情形，附图8为AA’截面图，附图9为BB’截面图。优选地，在键合对齐情况下，预期的第一导电情况和第二导电情况相同，也即和第三导体22相接触的至少一个第一导体1～7与和第三导体22相接触的至少一个第二导体a～f相对称，在图7中，第三导体22与第一导体4～7接触，与第二导体d～g接触，并且，第一导体4～7与第二导体d～g以对称线OO’对称。此时具体的导电情况为：第一导体1～7中的4～7与第三导体22是导电连通的，第二导体a～g中的d～g与第三导体22是导电连通的。
[0057] 另外，参见附图10～11，附图10示出了第一芯片结构和第二芯片结构键合未对齐的平面视图情形，附图11为BB’截面图。此时，第三导体22与第一导体5～7接触，与第二导体c～g接触，此时具体的第一和第二导电情况分别为：第一导体1～7中的5～7与第三导体22是导电连通的，第二导体a～g中的c～g与第三导体22是导电连通的，由此可见，此时第一导电情况与第二导电情况与键合对齐情况下预期的第一导电情况和第二导电情况并不相同，可以认定键合未对齐。并且，根据具体的导电情况，可以判断键合偏离方向，例如在图10中，与键合对齐情况下预期情况相比，第一导体4与第三导体22未相接，而第二导体c与第三导体22相接，可以判断，在以第一芯片结构为参考位置的前提下，第二芯片结构向右和向上偏移了。第一导体5～7和第二导体a～g的数目越多，分布越密，并且它们靠近对称线OO’的一端呈阶梯状分布时的阶梯差值越小，则判断偏离的方向和大小就越精确。
[0058] 如上所述，测量第一导电情况时，测量位置分别是第一焊垫T1与第三导体22，测量第二导电情况时，测量位置分别是第二焊垫T2与第三导体22；然而，为了更快速地判断键合是否对齐以及偏差程度，可以直接选择测量第一焊垫T1和第二焊垫T2之间的导电情况。可以参考附图7和附图10，在附图7中，若直接测量T1和T2之间的导电情况，可以将测量装置的两个探针分别置于多个T1和多个T2上并变换位置，可以得知第一导体4～7中任意一个的焊垫和第二导体d～g中任意一个的焊垫之间均存在导电通路，而此时存在通路的第一导体4～7和第二导体d～g对称，这与预期的键合对齐时的导电情况相一致(在图7中，预期的键合对齐时，第一导电情况与第二导电情况相同)，可以确定键合对齐；而图10中，通过直接测量T1和T2可以得知，第一导体5～7和第二导体c～g是导通的，而它们并不对称，这与预期的键合对齐时的导电情况不一致，因此，可以确定键合未对齐。
[0059] 本发明的实施例采用在半导体衬底上形成检测结构的方法，在芯片结构之间键合之后根据不同检测结构之间形成的导电情况来判断芯片结构之间是否对齐，这种方法简便有效，检测效果好。并且本发明的实施例工艺简单，用常规的半导体制造工艺即可完成。
[0060] 在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
[0061] 以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
