半导体器件、半导体器件制造方法及电子装置

摘要

本发明公开了半导体器件、半导体器件制造方法及电子装置。所述半导体器件包括第一基板和第二基板。所述第一基板包括第一电极以及第一绝缘膜，所述第一绝缘膜由针对所述第一电极的防扩散材料构成并覆盖所述第一电极的周边。所述第一电极与所述第一绝缘膜互相配合而构成结合表面。所述第二基板结合至所述第一基板并设置于所述第一基板上，且所述第二基板包括第二电极以及第二绝缘膜，所述第二电极接合至所述第一电极，所述第二绝缘膜由针对所述第二电极的防扩散材料构成并覆盖所述第二电极的周边。所述第二电极与所述第二绝缘膜互相配合而构成与所述第一基板相结合的结合表面。本发明能够确保电极的结合强度，同时能够防止电极材料的扩散。

权利要求

1.一种半导体器件，其包括第一基板和第二基板，

所述第一基板包括：第一电极；以及第一绝缘膜，所述第一绝缘膜包括第一层间绝缘膜和第一防扩散绝缘膜，所述第一防扩散绝缘膜由针对所述第一电极的防扩散材料构成并围绕所述第一电极的周边，所述第一电极与所述第一防扩散绝缘膜互相配合而构成结合表面，所述第二基板结合至所述第一基板并设置于所述第一基板上，且所述第二基板包括：第二电极，所述第二电极接合至所述第一电极；以及第二绝缘膜，所述第二绝缘膜包括第二层间绝缘膜和第二防扩散绝缘膜，所述第二防扩散绝缘膜由针对所述第二电极的防扩散材料构成并围绕所述第二电极的周边，并且，所述第二电极与所述第二防扩散绝缘膜互相配合而构成与所述第一基板相结合的结合表面，所述第一基板的所述结合表面仅由所述第一电极和所述第一防扩散绝缘膜构成，并且，所述第二基板的所述结合表面仅由所述第二电极和所述第二防扩散绝缘膜构成。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一电极及所述第二电极中的每一者均由单个材料层构成。

3.根据权利要求1所述的半导体器件，其特征在于，所述第一基板的所述结合表面及所述第二基板的所述结合表面中的每一者均被构造成平坦化表面。

4.根据权利要求1所述的半导体器件，其特征在于，

所述第一电极被埋入至形成于所述第一层间绝缘膜上的沟槽图案中，并且，所述第二电极被埋入至形成于所述第二层间绝缘膜上的沟槽图案中。

5.根据权利要求1所述的半导体器件，其特征在于，

所述第一防扩散绝缘膜由针对所述第二电极及所述第一电极的构成材料的防扩散材料构成，并且，所述第二防扩散绝缘膜由针对所述第一电极及所述第二电极的构成材料的防扩散材料构成。

6.根据权利要求1所述的半导体器件，其特征在于，所述第一电极及所述第二电极由相同的材料构成。

7.根据权利要求1所述的半导体器件，其特征在于，所述第一防扩散绝缘膜及所述第二防扩散绝缘膜由相同材料构成。

8.一种半导体器件制造方法，其包括如下步骤：

在两个基板中的每一者上均形成包括层间绝缘膜和防扩散绝缘膜的绝缘膜，所述防扩散绝缘膜由针对电极材料的防扩散材料构成，并在所述层间绝缘膜上形成沟槽图案；

在所述两个基板中的每一者上的所述绝缘膜上形成电极膜，所述电极膜以如下状态由所述电极材料构成：所述电极膜填满形成于所述层间绝缘膜上的所述沟槽图案；

研磨所述两个基板中的每一者上的所述电极膜，直至所述防扩散绝缘膜露出，由此以所述电极膜埋入至所述沟槽图案中的方式形成了电极的图案；以及使每一者上均形成有所述电极的所述两个基板结合起来，且处于让所述两个基板上的所述电极接合于一起的状态，所述两个基板中的每一者的结合表面仅由所述电极和所述防扩散绝缘膜构成。

9.根据权利要求8所述的半导体器件制造方法，其特征在于，当形成所述电极的所述图案时，执行化学机械研磨处理，在此研磨处理中使用所述防扩散绝缘膜作为停止层。

10.根据权利要求8所述的半导体器件制造方法，其特征在于，当形成所述电极的所述图案时，从通过对所述电极膜的所述研磨处理使所述防扩散绝缘膜在周围露出的所述电极膜部分开始，依序执行会自动停止所述研磨处理的化学机械研磨处理。

11.一种半导体器件，其包括：

第一基板，所述第一基板具有结合表面，第一电极及第一绝缘膜从所述第一基板的所述结合表面露出；

绝缘薄膜，所述绝缘薄膜被构造成覆盖所述第一基板的所述结合表面；以及第二基板，所述第二基板具有结合表面，第二电极及第二绝缘膜从所述第二基板的所述结合表面露出，并且所述第二基板以如下状态结合至所述第一基板：所述绝缘薄膜夹置于所述第二基板的所述结合表面与所述第一基板的所述结合表面之间，且所述第一电极与所述第二电极夹着所述绝缘薄膜而被相互电连接。

12.根据权利要求11所述的半导体器件，其特征在于，所述绝缘薄膜为氧化物膜。

13.根据权利要求11所述的半导体器件，其特征在于，所述绝缘薄膜为氮化物膜。

14.根据权利要求11所述的半导体器件，其特征在于，所述绝缘薄膜具有层叠结构。

15.根据权利要求11所述的半导体器件，其特征在于，所述绝缘薄膜被设置成处于如下状态：所述绝缘薄膜覆盖所述第一基板的所述结合表面及所述第二基板的所述结合表面中的每一者的全部区域。

16.根据权利要求11至15中任一项所述的半导体器件，其特征在于，所述第一基板的所述结合表面及所述第二基板的所述结合表面均为平坦化表面。

17.一种半导体器件制造方法，其包括如下步骤：

准备分别具有结合表面的两个基板，电极及绝缘膜从所述两个基板的所述结合表面露出；

形成绝缘薄膜，且所述绝缘薄膜处于覆盖所述两个基板中的至少一者的所述结合表面的状态；以及将所述两个基板设置成使所述两个基板的所述结合表面以夹着所述绝缘薄膜的方式相互面对，将所述两个基板定位成处于让所述两个基板的所述电极夹着所述绝缘薄膜而相互电连接的状态，并在所述定位状态下将所述两个基板结合起来。

18.根据权利要求17所述的半导体器件制造方法，其特征在于，在所述两个基板二者上都形成所述绝缘薄膜。

19.根据权利要求17所述的半导体器件制造方法，其特征在于，在所述两个基板二者上都形成由相同材料制成的所述绝缘薄膜。

20.根据权利要求17所述的半导体器件制造方法，其特征在于，所述绝缘薄膜是通过原子层沉积法来形成的。

21.根据权利要求17至20中任一项所述的半导体器件制造方法，其特征在于，所述两个基板的所述结合表面都是通过平坦化处理来形成的。

22.一种半导体器件，其包括：

第一半导体部，在所述第一半导体部的位于接合界面侧的表面上形成有第一金属膜；

第二半导体部，所述第二半导体部具有第二金属膜，所述第二金属膜在所述接合界面处接合至所述第一金属膜，所述第二金属膜在所述接合界面侧的表面积小于所述第一金属膜在所述接合界面侧的表面积，且所述第二半导体部被设置成处于让所述第二半导体部在所述接合界面处结合至所述第一半导体部的状态；以及界面障壁部，所述界面障壁部设置于所述第一金属膜的位于所述接合界面侧的表面区域的一部分中，在所述一部分所包含的表面区域中所述第一金属膜未接合至所述第二金属膜。

23.根据权利要求22所述的半导体器件，其特征在于，所述第二半导体部具有界面障壁膜，所述第二半导体部的所述界面障壁膜设置于所述第一金属膜的位于所述接合界面侧的所述表面区域的所述一部分中，在所述一部分所包含的表面区域中所述第一金属膜未接合至所述第二金属膜。

24.根据权利要求23所述的半导体器件，其特征在于，

所述第二半导体部包括绝缘膜，所述绝缘膜被设置成覆盖所述第二金属膜的侧部，并且，所述界面障壁膜形成于所述绝缘膜的位于所述接合界面侧的表面上。

25.根据权利要求23所述的半导体器件，其特征在于，所述界面障壁膜由SiN、SiON、SiCN及有机树脂材料中的一者形成。

26.根据权利要求23所述的半导体器件，其特征在于，

所述第一半导体部包括：第一氧化物膜，所述第一氧化物膜被设置成覆盖所述第一金属膜的侧部；以及籽晶层，所述籽晶层设置于所述第一氧化物膜与所述第一金属膜之间并包含预定的金属材料，所述第二半导体部包括第二氧化物膜，所述第二氧化物膜被设置成覆盖所述第二金属膜的侧部，并且，所述界面障壁膜由用所述预定的金属材料制成的氧化物膜构成。

27.根据权利要求26所述的半导体器件，其特征在于，所述预定的金属材料为Mn、Mg、Ti及Al中的一者。

28.根据权利要求23所述的半导体器件，其特征在于，

所述第二半导体部包括障壁金属层，所述障壁金属层具有障壁本体部和界面层部，所述障壁本体部被设置成覆盖所述第二金属膜的侧部及所述第二金属膜的在所述接合界面的相对侧上的表面，所述界面层部被形成为从所述障壁本体部的位于所述接合界面侧的端部沿着所述接合界面延伸，并且，所述界面障壁部由所述障壁金属层的所述界面层部构成。

29.根据权利要求28所述的半导体器件，其特征在于，所述障壁金属层由Ti、Ta、Ru、TiN、TaN及RuN中的一者形成。

30.根据权利要求22所述的半导体器件，其特征在于，

在所述第一半导体部的位于所述接合界面侧的所述表面区域的所述一部分中设置有凹陷部，在所述一部分中所述第一金属膜未接合至所述第二金属膜，所述界面障壁部由如下部分构成：所述第一金属膜的所述凹陷部；以及所述第二半导体部的位于所述接合界面侧且与所述凹陷部相对的表面区域部，并且，所述界面障壁部中具有密封的空隙，所述空隙由所述凹陷部及所述表面区域部界定。

31.根据权利要求30所述的半导体器件，其特征在于，

所述第二半导体部具有绝缘膜，所述绝缘膜被设置成覆盖所述第二金属膜的侧部，并且，所述第二半导体部的位于所述接合界面侧且与所述凹陷部相对的所述表面区域部由所述绝缘膜构成。

32.根据权利要求30所述的半导体器件，其特征在于，

所述第二半导体部具有界面障壁膜，所述第二半导体部的所述界面障壁膜设置于所述第一金属膜的位于所述接合界面侧的所述表面区域的所述一部分中，在所述一部分所包含的表面区域中所述第一金属膜未接合至所述第二金属膜，并且，所述第二半导体部的位于所述接合界面侧且与所述凹陷部相对的所述表面区域部由所述界面障壁膜构成。

33.根据权利要求22至32中任一项所述的半导体器件，其特征在于，所述第一金属膜及所述第二金属膜中的每一者均为Cu膜。

34.一种电子装置，其包括半导体器件和被构造成处理所述半导体器件的输出信号的信号处理电路，所述半导体器件是如权利要求22至33中任一项所述的半导体器件。

35.一种半导体器件制造方法，其包括如下步骤：

制造第一半导体部，所述第一半导体部在位于接合界面侧的表面上形成有第一金属膜；

制造第二半导体部，所述第二半导体部具有第二金属膜，所述第二金属膜在所述接合界面侧的表面积小于所述第一金属膜在所述接合界面侧的表面积；以及使所述第一半导体部的位于所述第一金属膜侧的表面与所述第二半导体部的位于所述第二金属膜侧的表面相互结合，由此使所述第一金属膜与所述第二金属膜相互接合，并在所述第一金属膜的位于所述接合界面侧的表面区域的一部分中设置界面障壁部，在所述一部分所包含的表面区域中所述第一金属膜未接合至所述第二金属膜。

36.一种半导体器件，其包括：

第一半导体基板；

第一绝缘层，所述第一绝缘层形成于所述第一半导体基板上；

第一接合电极，所述第一接合电极形成于所述第一绝缘层的表面上；

第一保护层，所述第一保护层形成于所述第一绝缘层的所述表面上并围绕着所述第一接合电极，且所述第一绝缘层夹置于所述第一保护层与所述第一接合电极之间；

第二半导体基板，所述第二半导体基板在接合面处结合至所述第一半导体基板；

第二绝缘层，所述第二绝缘层形成于所述第二半导体基板上；

第二接合电极，所述第二接合电极形成于所述第二绝缘层的表面上，并接合至所述第一接合电极，所述第二接合电极在所述接合面侧的表面积小于所述第一接合电极在所述接合面侧的表面积；以及第二保护层，所述第二保护层形成于所述第二绝缘层的所述表面上并围绕着所述第二接合电极，且所述第二绝缘层夹置于所述第二保护层与所述第二接合电极之间。

37.根据权利要求36所述的半导体器件，其特征在于，从上面形成有所述第一接合电极的所述表面露出的所述第一保护层和从上面形成有所述第二接合电极的所述表面露出的所述第二保护层被构造成包含选自Ta、Ti、Ru、TaN及TiN中的至少一者。

38.根据权利要求36所述的半导体器件，其特征在于，所述第一保护层或者所述第二保护层由如下部分构成：覆盖层，所述覆盖层包含选自Ta、Ti、Ru、TaN及TiN中的至少一者，并被构造成覆盖所述绝缘层的凹陷部的内表面；以及导体层，所述导体层形成于所述覆盖层上，且由所述接合电极的构成材料制成。

39.根据权利要求36所述的半导体器件，其特征在于，所述第一保护层围绕着一个所述第一接合电极或多个所述第一接合电极的周边，并且所述第二保护层围绕着一个所述第二接合电极或多个所述第二接合电极的周边。

40.根据权利要求36所述的半导体器件，其特征在于，所述第一接合电极及上面形成有所述第一保护层的所述第一绝缘层均由SiN制成，并且所述第二接合电极及上面形成有所述第二保护层的所述第二绝缘层均由SiN制成。

41.一种半导体器件制造方法，其包括如下步骤：

在第一半导体基板上形成第一绝缘层；

在所述第一绝缘层的表面上形成第一接合电极；

在所述第一绝缘层的所述表面的如下位置处形成第一保护层：在该位置处，所述第一保护层围绕着所述第一接合电极，且所述第一绝缘层夹置于所述第一保护层与所述第一接合电极之间；

在第二半导体基板上形成第二绝缘层，所述第二半导体基板在接合面处结合至所述第一半导体基板；

在所述第二绝缘层的表面上形成第二接合电极，所述第二接合电极接合至所述第一接合电极，所述第二接合电极在所述接合面侧的表面积小于所述第一接合电极在所述接合面侧的表面积；以及在所述第二绝缘层的所述表面的如下位置处形成第二保护层：在该位置处，所述第二保护层围绕着所述第二接合电极，且所述第二绝缘层夹置于所述第二保护层与所述第二接合电极之间。

42.一种电子装置，其包括半导体器件和用于处理所述半导体器件的输出信号的信号处理电路，所述半导体器件是如权利要求36至40中任一项所述的半导体器件。

说明书

半导体器件、半导体器件制造方法及电子装置

技术领域

[0001] 本发明涉及半导体器件、用于制造该半导体器件的方法以及包括该半导体器件的电子装置，在所述半导体器件中，多个基板相互结合以实现各电极或各布线之间的接合。

背景技术

[0002] 曾经开发了且例如在日本专利公开公报第2000-299379号中揭露了一种用于使两个晶片或基板相互结合以使形成于各半导体基板上的接合电极相互接合的技术。

[0003] 此外，作为用于实现半导体器件的更高集成度的结构之一，已提出了这样的三维结构：该结构中，上面形成有元件及布线的两个基板被层叠在一起并相互结合。当想要制造如上所述的此种三维结构的半导体器件时，首先准备上面均形成有元件的两个基板，并将接合用电极（即结合用板（bonding pad））引出至这两个基板的结合表面侧。随后，例如，运用被称为镶嵌技术（damascene technique）的埋入式布线技术来形成结合表面，所述结合表面被构造成使由铜（Cu）制成的接合用电极被绝缘膜围绕。此后，上述两个基板被设置成使它们的结合表面相互面对，然后被层叠成使设置于它们的结合表面上的电极相互对应，并在此状态下执行热处理。由此，实现上述两个基板的结合，且使两个基板的电极接合于一起。关于上述制造方法，参照例如日本专利公开公报第2006-191081号（在下文中被称为专利文献1）。

[0004] 例如，以如下方式通过通常的埋入式布线技术来实现电极的形成。首先，在覆盖基板表面的绝缘膜上形成沟槽图案，然后，在上述绝缘膜上以覆盖上述沟槽图案的内壁的状态形成针对于铜（Cu）具有障壁性能的导电性基底层或障壁金属层。然后，在上述障壁金属层上以填满上述沟槽图案的状态形成用铜（Cu）制成的电极膜，随后研磨该电极膜直至上述障壁金属层露出。此外，研磨上述障壁金属层及上述电极膜直至上述绝缘膜露出。因此，形成了如下的埋入式电极：其中，电极膜埋入至在绝缘膜中形成的沟槽图案中，且障壁金属层夹置于该电极膜与该绝缘膜之间。

[0005] 利用上述埋入式布线技术，对电极膜的研磨可在将电极膜研磨得直至障壁金属层露出的时刻自动停止。然而，在随后执行的对电极膜及障壁金属层的研磨过程中，对电极膜的研磨无法在绝缘膜露出的时刻自动停止。因此，在研磨表面中，易于出现碟化缺陷（dishing）或侵蚀缺陷（erosion），该碟化缺陷是指沟槽图案中的电极膜被过度地研磨的情形，该侵蚀缺陷是指取决于电极布局而定、沟槽图案中的电极膜被过度地研磨的情形，因而难以获得平坦化的研磨表面。因此，采用如下方法：该方法中，在形成电极膜之前，将绝缘膜上的障壁金属层移除，使得障壁金属层仅保留于沟槽图案的内表面上，随后在剩余的障壁金属层上形成电极膜，并然后对该电极膜进行研磨。该方法揭露于例如日本专利公开公报第2000-12540号（在下文中被称为专利文献2）中。

[0006] 顺便一提，关于通过如上所述的此种结合而获得的三维结构的半导体器件，对其结构的要求是：能够确保两个基板间的结合强度及电极之间的接合强度，同时防止电极材料扩散至绝缘膜中。然而，在专利文献1中所揭露的半导体器件制造方法未能防止电极材料扩散至绝缘膜中。

[0007] 在另一方面，利用专利文献2中所揭露的埋入式布线技术，由于为电极膜设置有障壁金属层或基底层，因此可防止电极材料扩散至绝缘膜中。然而，此种埋入式布线技术未考虑到基板间的结合，且障壁金属层被置于如下状态：该障壁金属层与电极及绝缘膜一起从通过研磨而获得的平坦化表面露出。因此，难以确保该平坦化表面的全部区域上都有足够的结合强度。

发明内容

[0008] 因此，期望提供这样一种三维结构的半导体器件：其中，在通过使两个基板相互结合而实现电极之间的相互接合的结构中，能够确保结合强度，同时防止电极材料扩散至绝缘材料中，因此实现了可靠性的增强。还期望提供用于制造如上所述的此种半导体器件的方法以及包括此种半导体器件的电子装置。

[0009] 根据本发明的第一实施方案，提供一种半导体器件，其包括第一基板和第二基板。所述第一基板包括：第一电极；以及第一绝缘膜，所述第一绝缘膜由针对所述第一电极的防扩散材料构成并覆盖所述第一电极的周边。所述第一电极与所述第一绝缘膜互相配合而构成结合表面。所述第二基板结合至所述第一基板并设置于所述第一基板上，且所述第二基板包括：第二电极，所述第二电极接合至所述第一电极；以及第二绝缘膜，所述第二绝缘膜由针对所述第二电极的防扩散材料构成并覆盖所述第二电极的周边。并且，所述第二电极与所述第二绝缘膜互相配合而构成与所述第一基板相结合的结合表面。

[0010] 根据本发明的第一实施方案，可通过一种半导体器件制造方法来制造上述半导体器件，所述方法包括如下步骤：在两个基板中的每一者上均形成由针对电极材料的防扩散材料构成的绝缘膜，并在所述绝缘膜上形成沟槽图案；在所述两个基板中的每一者上的所述绝缘膜上形成电极膜，所述电极膜以如下状态由所述电极材料构成：所述电极膜填满形成于所述绝缘膜上的所述沟槽图案；研磨所述两个基板中的每一者上的所述电极膜，直至所述绝缘膜露出，由此以所述电极膜埋入至所述沟槽图案中的方式形成了电极的图案；以及使每一者上均形成有所述电极的所述两个基板结合起来，且处于让所述两个基板的所述电极接合于一起的状态。

[0011] 利用上述半导体器件及上述制造方法，在通过两个基板的结合来实现电极之间的互相接合的结构中，能够确保结合强度，同时防止电极材料的扩散。因此，上述三维结构的半导体器件能够实现可靠性的增强。

[0012] 根据本发明的第二实施方案，提供一种半导体器件，其包括：第一基板，所述第一基板具有结合表面，第一电极及第一绝缘膜从所述第一基板的所述结合表面露出；绝缘薄膜，所述绝缘薄膜被构造成覆盖所述第一基板的所述结合表面；以及第二基板，所述第二基板具有结合表面，第二电极及第二绝缘膜从所述第二基板的所述结合表面露出。所述第二基板以如下状态结合至所述第一基板：所述绝缘薄膜夹置于所述第二基板的所述结合表面与所述第一基板的所述结合表面之间，且所述第一电极与所述第二电极夹着所述绝缘薄膜而被相互电连接。

[0013] 根据本发明的第二实施方案，可通过一种半导体器件制造方法来制造上述半导体器件，所述方法包括如下步骤：准备分别具有结合表面的两个基板，电极及绝缘膜从所述两个基板的所述结合表面露出；形成绝缘薄膜，且所述绝缘薄膜处于覆盖所述两个基板中的至少一者的所述结合表面的状态；以及将所述两个基板设置成使所述两个基板的所述结合表面以夹着所述绝缘薄膜的方式相互面对，将所述两个基板定位成处于让所述两个基板的所述电极夹着所述绝缘薄膜而被相互电连接的状态，并在所述定位状态中将所述两个基板结合起来。

[0014] 在本发明的半导体器件（电子装置）及其制造方法中，第二金属膜的与第一金属膜相接合的接合侧表面的面积被制作成小于第一金属膜的接合侧表面的面积。此外，在第一金属膜的位于接合界面侧的表面区域的一部分（这一部分包括其中第一金属膜未接合至第二金属膜的表面区域）中设置有界面障壁膜。利用上述结构，可进一步抑制在接合界面处的电性特性的劣化，由此进一步为接合界面提供更高的可靠性。

[0015] 根据本发明的第三实施方案，提供一种半导体器件，其包括：第一半导体部，在所述第一半导体部的位于接合界面侧的表面上形成有第一金属膜；第二半导体部，所述第二半导体部具有第二金属膜，所述第二金属膜在所述接合界面处接合至所述第一金属膜，所述第二金属膜在所述接合界面侧的表面积小于所述第一金属膜在所述接合界面侧的表面积，且所述第二半导体部被设置成处于让所述第二半导体部在所述接合界面处结合至所述第一导体部的状态；以及界面障壁部，所述界面障壁部设置于所述第一金属膜的位于所述接合界面侧的表面区域的一部分中，所述一部分包括其中所述第一金属膜未接合至所述第二金属膜的表面区域。

[0016] 根据本发明的第三实施方案，还提供一种电子装置，其包括半导体器件和被构造成处理所述半导体器件的输出信号的信号处理电路。所述半导体器件包括：第一半导体部，所述第一半导体部在位于接合界面侧的表面上形成有第一金属膜；第二半导体部，所述第二半导体部具有第二金属膜，所述第二金属膜在所述接合界面处接合至所述第一金属膜，所述第二金属膜在所述接合界面侧的表面积小于所述第一金属膜在所述接合界面侧的表面积，且所述第二半导体部被设置成处于让所述第二半导体部在所述接合界面处结合至所述第一导体部的状态；以及界面障壁部，所述界面障壁部设置于所述第一金属膜的位于所述接合界面侧的表面区域的一部分中，所述一部分包括其中所述第一金属膜未接合至所述第二金属膜的表面区域。

[0017] 根据本发明的第三实施方案，可通过一种半导体器件制造方法来制造上述半导体器件，所述方法包括如下步骤：制造第一半导体部，所述第一半导体部在位于接合界面侧的表面上形成有第一金属膜；制造第二半导体部，所述第二半导体部具有第二金属膜，所述第二金属膜在所述接合界面侧的表面积小于所述第一金属膜在所述接合界面侧的表面积；以及使所述第一半导体部的位于所述第一金属膜侧的表面与所述第二半导体部的位于所述第二金属膜侧的表面相互结合，由此使所述第一金属膜与所述第二金属膜相互接合，并在所述第一金属膜的位于所述接合界面侧的表面区域的一部分中设置界面障壁部，所述一部分包括其中所述第一金属膜未接合至所述第二金属膜的表面区域。

[0018] 根据本发明的第四实施方案，提供一种半导体器件，其包括：半导体基板；绝缘层，所述绝缘层形成于所述半导体基板上；接合电极，所述接合电极形成于所述绝缘层的表面上；以及保护层，所述保护层形成于所述绝缘层的所述表面上并围绕着所述接合电极，且所述绝缘层夹置于所述保护层与所述接合电极之间。

[0019] 根据本发明的第四实施方案，可通过一种半导体器件制造方法来制造上述半导体器件，所述方法包括如下步骤：在半导体基板上形成绝缘层；在所述绝缘层的表面上形成接合电极；以及在所述绝缘层的所述表面的如下位置处形成保护层：在该位置处，所述保护层围绕着所述接合电极，且所述绝缘层夹置于所述保护层与所述接合电极之间。

[0020] 根据本发明的第五实施方案，提供一种电子装置，其包括半导体器件和用于处理所述半导体器件的输出信号的信号处理电路。所述半导体器件包括：半导体基板；绝缘层，所述绝缘层形成于所述半导体基板上；接合电极，所述接合电极形成于所述绝缘层的表面上；以及保护层，所述保护层形成于所述绝缘层的所述表面上并围绕着所述接合电极，且所述绝缘层夹置于所述保护层与所述接合电极之间。

[0021] 根据下列说明及随附的权利要求书并且结合附图，本发明的上述和其他特征及优势将变得一目了然。在附图中，相同的参考标记指示相同的部件或元件。

附图说明

[0022] 图1为显示了运用本发明实施方案的半导体器件的实例的方框图；

[0023] 图2为显示了根据本发明第一实施方案的半导体器件的构造的局部剖视图；

[0024] 图3A至图3F为例示了在制造图2所示半导体器件时传感器基板的制造过程的不同步骤的示意性剖视图；

[0025] 图4A至图4E为例示了在制造图2所示半导体器件时电路板的制造过程的不同步骤的示意性剖视图；

[0026] 图5A及图5B为例示了在制造图2所示半导体器件时结合过程的不同步骤的示意性剖视图；

[0027] 图6A至图6C、图6A′至图6C′及图6D为例示了一半导体器件的制造方法的实例的示意性剖视图，该半导体器件被用作图2所示半导体器件的比较例；

[0028] 图7为显示了一半导体器件的构造的局部示意性剖视图，该半导体器件为图2所示半导体器件的变形例；

[0029] 图8为显示了根据本发明第二实施方案的半导体器件的构造的局部剖视图；

[0030] 图9A至图9E为例示了在制造根据本发明第二实施方案的半导体器件时第一基板或传感器基板的制造过程的示意性剖视图；

[0031] 图10A及图10B为例示了在制造根据该第二实施方案的半导体器件时第二基板或电路基板的制造过程的示意性剖视图；

[0032] 图11A及图11B为例示了在制造根据该第二实施方案的半导体器件时结合过程的不同步骤的示意性剖视图；

[0033] 图12A及图12B为例示了在Cu-Cu接合时出现的问题的示意性剖视图；

[0034] 图13为例示了在Cu-Cu接合时出现的另一问题的示意性剖视图；

[0035] 图14为根据本发明第三实施方案的第一实施例的半导体器件的接合界面附近的示意性剖视图；

[0036] 图15为图14所示半导体器件的接合界面附近的示意性俯视平面图；

[0037] 图16A至图16M为例示了图15所示半导体器件的制造过程的不同步骤的示意性剖视图；

[0038] 图17为根据本发明第三实施方案的第二实施例的半导体器件的接合界面附近的示意性剖视图；

[0039] 图18为图17所示半导体器件的接合界面附近的示意性俯视平面图；

[0040] 图19A至图19E为例示了图17所示半导体器件的制造过程的不同步骤的示意性剖视图；

[0041] 图20为根据本发明第三实施方案的第三实施例的半导体器件的接合界面附近的示意性剖视图；

[0042] 图21为图20所示半导体器件的接合界面附近的示意性俯视平面图；

[0043] 图22A至图22H为例示了图20所示半导体器件的制造过程的不同步骤的示意性剖视图；

[0044] 图23为根据变形例1的半导体器件的接合界面附近的示意性剖视图；

[0045] 图24为例示了图23所示半导体器件的制造过程的示意性剖视图；

[0046] 图25及图26为根据变形例3及变形例4的半导体器件的接合界面附近的示意性剖视图；

[0047] 图27及图28为根据参考例1及参考例2的半导体器件的接合界面附近的示意性剖视图；

[0048] 图29及图30为例示了在现有的Cu-Cu接合技术中可能出现的问题的示意图；

[0049] 图31为根据本发明第三实施方案的第四实施例的半导体器件的接合界面附近的示意性剖视图；

[0050] 图32为图31所示半导体器件的接合界面附近的示意性俯视平面图；

[0051] 图33A至图33D为例示了图31所示半导体器件的制造过程的不同步骤的示意性剖视图；

[0052] 图34为根据本发明第三实施方案的第五实施例的半导体器件的接合界面附近的示意性剖视图；

[0053] 图35为图34所示半导体器件的接合界面附近的示意性俯视平面图；

[0054] 图36A至图36D为例示了图34所示半导体器件的制造过程的不同步骤的示意性剖视图；

[0055] 图37为显示了可应用本发明的Cu-Cu接合技术的应用实例1中的半导体器件的构造的实例的示意性剖视图；

[0056] 图38为显示了可应用本发明的Cu-Cu接合技术的应用实例2中的半导体器件的构造的实例的示意性剖视图；

[0057] 图39为显示了根据本发明第四实施方案的半导体器件的接合电极的一般构造的示意性剖视图；

[0058] 图40A为显示了包括图39所示接合电极的半导体器件的一般构造的示意性剖视图，而图40B为图40A中所示的第一接合部的接合表面的平面图；

[0059] 图41A至图41K为例示了制造图40A所示半导体器件时的不同步骤的示意图；

[0060] 图42A为显示了包括图39变形后的变形例1中的接合电极的半导体器件的一般构造的示意性剖视图，而图42B为图42A中所示的第一接合部的接合表面的平面图；

[0061] 图43A至图43G为例示了制造图42A所示半导体器件时的不同步骤的示意性剖视图；

[0062] 图44为显示了包括图39变形后的变形例2中的接合电极的半导体器件的一般构造的示意性剖视图；以及

[0063] 图45为显示了电子装置的方框图，所述电子装置包括通过应用本发明而获得的半导体器件。

具体实施方式

[0064] 第一实施方案

[0065] 1、第一实施方案的半导体器件的一般构造的实例

[0066] 图1显示了固体摄像器件的一般构造，该固体摄像器件为应用了本发明的三维结构的半导体器件的实例。参照图1，所示的半导体器件1为三维结构的半导体器件（即固体摄像器），其包括作为第一基板的传感器基板2及作为第二基板的电路基板7，电路基板7以层叠的状态结合至传感器基板2。在以下说明中，作为第一基板的传感器基板2仅被称为传感器基板2，且作为第二基板的电路基板7仅被称为电路基板7。

[0067] 在传感器基板2的一个表面侧上设置有像素区域4，在像素区域4中以二维方式有规律地排列有分别包括光电转换元件的多个像素3。在像素区域4内沿行方向布置有多条像素驱动线5，且沿列方向布置有多条垂直信号线6。各像素3被设置成使每一像素都连接至各条像素驱动线5中的一者及各条垂直信号线6中的一者。每一像素3均包括由光电转换元件、电荷累积部、分别呈MOS（金属氧化物半导体）晶体管形式的多个晶体管、以及电容元件等构成的像素电路。应注意，多个像素可共用某一像素电路。

[0068] 此外，在电路基板7的一个表面侧上设置有外围电路，这些外围电路例如是垂直驱动电路8、列信号处理电路9、水平驱动电路10以及用于控制设置于传感器基板2上的像素3的系统控制电路11等。

[0069] 2、第一实施方案的半导体器件的构造

[0070] 图2显示了第一实施方案的半导体器件的剖面构造，并显示了三个如图1中所示的像素的剖面。在下文中，将参照图2所示的剖面来阐述第一实施方案的半导体器件的详细构造。

[0071] 所图示的半导体器件1为三维结构的固体摄像器件，如上所述，在该三维结构的固体摄像器件中，传感器基板2与电路基板7以层叠的关系相互结合。传感器基板2由半导体层2a以及布线层2b和电极层2c构成，布线层2b和电极层2c设置于半导体层2a的位于电路基板
7侧的表面上。电路基板7由半导体层7a、第一布线层7b、第二布线层7c及电极层7d构成，第一布线层7b、第二布线层7c及电极层7d设置于半导体层7a的位于传感器基板2侧的表面上。

[0072] 以如上所述的此种方式构成的传感器基板2与电路基板7在电极层2c的作为结合表面的表面及电极层7d的作为结合表面的表面处相互结合。本实施方案的半导体器件1的特征在于稍后详细阐述的电极层2c及电极层7d的构造。

[0073] 此外，在传感器基板2的位于电路基板7侧的相反侧上的那个表面上，依序层叠有保护膜15、滤色器层17及片上透镜（on-chip lens）19。

[0074] 现在，依次阐述传感器基板2及电路基板7的各构成层的详细构造，并依次阐述保护膜15、滤色器层17及片上透镜19的构造。

[0075] 半导体层2a（传感器基板2侧）

[0076] 传感器基板2侧的半导体层2a由半导体基板形成，该半导体基板例如由薄膜形式的单晶硅制成。在半导体层2a中，在上面设置有滤色器层17、片上透镜19等的第一表面侧上，为每一像素都设置了例如由n型杂质层或p型杂质层形成的光电转换部21。同时，在半导体层2a的第二表面侧上，设置有例如由n+型杂质层和其他杂质层（图中未显示）等构成的浮动扩散部FD及晶体管Tr的源极/漏极23。

[0077] 布线层2b（传感器基板2侧）

[0078] 设置于传感器基板2的半导体层2a上的布线层2b在其与半导体层2a的界面侧上为每一像素均设有：传输门TG；晶体管Tr的门电极27，且设置于传输门TG及门电极27上的门绝缘膜25夹在传输门TG及门电极27与半导体层2a之间；以及其他电极（图中未显示）。传输门TG及门电极27被层间绝缘膜29包覆着，且在设置于层间绝缘膜29中的沟槽图案内设置有例如由Cu制成的埋入式布线31。

[0079] 在这种情况下，使用例如二氧化硅来构成层间绝缘膜29。另一方面，在密集地布置有埋入式布线31的情况下，可使用介电常数低于二氧化硅的介电常数的材料来构成层间绝缘膜29，以减小埋入式布线31之间的电容。在刚才所述的此种层间绝缘膜29中，向电路基板7侧开口的沟槽图案被形成为使这些沟槽图案部分地延伸至传输门TG或门电极27。

[0080] 在如上所述的此种沟槽图案的每一者中，设置有由铜（Cu）制成的布线层31b，障壁金属层31a夹置于布线层31b与沟槽之间，且埋入式布线31由布线层31b及障壁金属层31a这两层构成。障壁金属层31a是用于防止铜（Cu）扩散至层间绝缘膜29中的层，并且是使用例如钽（Ta）或氮化钽（TaN）来构成的，层间绝缘膜29是由二氧化硅或介电常数低于二氧化硅的介电常数的材料制成。

[0081] 应注意，如上所述的此种布线层2b可被构造成层叠的多层式布线层。

[0082] 电极层2c（传感器基板2侧）

[0083] 位于传感器基板2侧且设置于布线层2b上的电极层2c为每一像素均包括有第一电极33及包覆着第一电极33的周边的第一绝缘膜35，第一电极33被引出至传感器基板2的在电路基板7侧的表面。第一电极33及第一绝缘膜35构成了传感器基板2的与电路基板7相结合的结合表面41。

[0084] 第一电极33由例如用铜（Cu）制成的单个材料层构成。如上所述的此种第一电极33被构造成埋入至第一绝缘膜35中的埋入式布线。

[0085] 第一绝缘膜35以覆盖布线层2b的方式设置着，并包括向电路基板7侧开口的沟槽图案35a及埋入至沟槽图案35a中的第一电极33。换言之，第一绝缘膜35被设置成与第一电极33的周边相接触。应注意，虽然图中未显示，但视情况需要，设置于第一绝缘膜35中的沟槽图案35a部分地延伸到埋入至布线层2b中的埋入式布线31，且以此种方式埋入的第一电极33连接至埋入式布线31。

[0086] 如上所述的此种第一绝缘膜35由针对第一电极33的构成材料的防扩散材料构成。作为如上所述的此种防扩散材料，使用针对第一电极33的构成材料具有低的扩散系数的材料。具体而言，在本实施方案中，第一绝缘膜35被构造成用防扩散材料构成的单个材料层。
此外，在本实施方案中，第一绝缘膜35由不仅针对第一电极33而且还针对用于构成第二电极67的材料的防扩散材料构成，第二电极67被引出至电路基板7的在传感器基板2侧的表面。

[0087] 例如，如果使用铜（Cu）来构成第一电极33及第二电极67，则使用分子结构比二氧化硅的分子结构更密集的无机绝缘材料或有机绝缘材料作为构成第一绝缘膜35的防扩散材料。作为此种无机绝缘材料，可适用的有氮化硅（SiN）、氮碳化硅（SiCN）、氮氧化硅（SiON）以及碳化硅（SiC）。同时，作为有机绝缘材料，可适用的有苯并环丁烯（BCB）、聚苯并噁唑（PBO）、聚酰亚胺以及聚烯丙基醚（PAE）。应注意，由于电极层2c是位于传感器基板2侧的最上层，因此第一电极33的布局也是粗糙的。因此，不太可能在第一电极33之间形成电容，且第一绝缘膜35不需要具有低的介电常数。

[0088] 如上所述，传感器基板2的位于电路基板7侧的表面被构造成与电路基板7相结合的结合表面41，并该表面处于仅由第一电极33及第一绝缘膜35构成的状态。此结合表面41被构造成平坦化表面。

[0089] 半导体层7a（电路基板7侧）

[0090] 通过把例如由单晶硅制成的半导体基板形成为薄膜，来形成电路基板7侧的半导体层7a。在半导体层7a的位于传感器基板2侧的表面层上，为每一像素都设置有晶体管Tr的源极/漏极51以及杂质层等（图2中未显示）。

[0091] 第一布线层7b（电路基板7侧）

[0092] 位于电路基板7侧的第一布线层7b在其与半导体层7a的界面侧上为每一像素均设有门电极55和其他电极（图2中未显示），设置于门电极55上的门绝缘膜53夹在在半导体层7a与门电极55之间。门电极55和其他电极被层间绝缘膜57包覆着，且在设置于层间绝缘膜
57中的沟槽图案中设置有例如用铜（Cu）形成的埋入式布线59。

[0093] 层间绝缘膜57及埋入式布线59的构造类似于传感器基板2侧的布线层2b的构造。具体而言，在层间绝缘膜57上，向传感器基板2侧开口的沟槽图案被形成为使这些沟槽图案部分地延伸至门电极55或源极/漏极51。此外，将由铜（Cu）制成的布线层59b设置于此种沟槽图案中，障壁金属层59a夹置于布线层59b与沟槽之间，且埋入式布线59由布线层59b及障壁金属层59a这两层构成。

[0094] 第二布线层7c（电路基板7侧）

[0095] 位于电路基板7侧的第二布线层7c在其与第一布线层7b的界面侧上包括与防扩散绝缘层61层叠的层间绝缘膜63，防扩散绝缘层61夹置于第一布线层7b与层间绝缘膜63之间。在设置于防扩散绝缘层61及层间绝缘膜63内的沟槽图案的每一者中均设置有例如用铜（Cu）形成的埋入式布线65。

[0096] 防扩散绝缘层61由针对设置于第一布线层7b中的埋入式布线59的构成材料的防扩散材料构成。如上所述的此种防扩散绝缘层61例如由氮化硅（SiN）、氮碳化硅（SiCN）、氮氧化硅（SiON）或碳化硅（SiC）形成。

[0097] 层间绝缘膜63及埋入式布线65的构造类似于传感器基板2侧的布线层2b中的构造。具体而言，层间绝缘膜63具有形成于其上的沟槽图案，这些沟槽图案向传感器基板2侧开口并且部分地延伸至第一布线层7b的埋入式布线59。此外，在如上所述的此种沟槽图案中设置有由铜（Cu）制成的布线层65b，障壁金属层65a夹置于布线层65b与沟槽之间，且埋入式布线层65由障壁金属层65a及布线层65b这两层构成。

[0098] 应注意，如上所述的此种第一布线层7b及第二布线层7c可被构造成层叠的多层式布线层。

[0099] 电极层7d（电路基板7侧）

[0100] 电路基板7（其为第二基板）侧的电极层7d为每一像素均包括有第二电极67及包覆着第二电极67的周边的第二绝缘膜69。第二电极67被引出至电路基板7的在传感器基板2侧的表面并且结合至第一电极33。第二电极67及第二绝缘膜69构成电路基板7的与传感器基板2相结合的结合表面71，并且如下所述被构造得类似于传感器基板2侧的电极层2c。

[0101] 具体而言，第二电极67由单个材料层形成，并由可保持与设置于传感器基板2侧的第一电极33的良好结合性的材料构成。因此，第二电极67可由与第一电极33的材料相同的材料构成，例如用铜（Cu）构成。如上所述的此种第二电极67被构造成埋入至第二绝缘膜69中的埋入式布线。

[0102] 此外，第二绝缘膜69以覆盖第二布线层7c的方式被构造而成，并且为每一像素均设有沟槽图案69a，各沟槽图案69a向传感器基板2侧开口且具有埋入其中的第二电极67。换言之，第二绝缘膜69被设置成与第二电极67的周边相接触。应注意，视情况需要，设置于第二绝缘膜69中的沟槽图案69a部分地延伸至埋入式布线65（其为下层），且埋入至沟槽图案69a中的第二电极67被连接至埋入式布线65。

[0103] 如上所述的此种第二绝缘膜69由针对第二电极67的构成材料的防扩散材料构成。具体而言，在本实施方案中，第二绝缘膜69被构造成用防扩散材料构成的单个材料层。此外，在本实施方案中，第二绝缘膜69由不仅针对第二电极67而且针对用于构成第一电极33的材料的防扩散材料构成，上述第一电极33被引出至传感器基板2的与电路基板7相结合的结合表面。

[0104] 可使用选自如下这些材料中的材料来形成如上所述的此种第二绝缘膜69：这些材料是针对设置于传感器基板2侧的第一绝缘膜35而列出的。应注意，第二绝缘膜69由能够保持与传感器基板2侧的第一绝缘膜35的良好结合性的材料构成。因此，第二绝缘膜69可由与第一绝缘膜35的材料相同的材料构成。此外，由于电极层7d为电路基板7侧的最上层，因此，也可粗糙地布局第二电极67。因此，第二电极67之间不太可能有电容，且第二绝缘膜69不需要具有低的介电常数。

[0105] 如上所述，电路基板7的位于传感器基板2侧的表面被构造成与传感器基板2相结合的结合表面71，并仅由第二电极67及第二绝缘膜69构成。此结合表面71被构造成平坦化表面。

[0106] 保护膜15

[0107] 覆盖着传感器基板2中的光电转换部21的保护膜15由具有钝化性能（passivation property）的材料膜构成，并使用例如二氧化硅膜、氮化硅膜或氮氧化硅膜来予以构成。

[0108] 滤色器层17

[0109] 滤色器层17由与光电转换部21以1:1的对应关系设置着的滤色器构成。各颜色的滤色器的阵列不受限制。

[0110] 片上透镜19

[0111] 片上透镜19与光电转换部21及用于构成滤色器层17的各颜色的滤色器中的每一者均以1:1的对应关系设置着，并且片上透镜19被构造成将入射光聚集到光电转换部21上。

[0112] 第一实施方案的半导体器件的作用效果

[0113] 在以如上所述方式构造而成的半导体器件1中，由于该半导体器件1被构造成使第一电极33的周边被第一绝缘膜35包覆着，且绝缘膜35是由针对第一电极33的防扩散材料构成的，因此，不必在第一电极33与第一绝缘膜35之间设置障壁金属层。类似地，由于半导体器件1被构造成使第二电极67的周边被第二绝缘膜69包覆着，且第二绝缘膜69是由针对第二电极67的防扩散材料构成的，因此不必在第二电极67与第二绝缘膜69之间设置障壁金属层。

[0114] 于是，在传感器基板2的结合表面41仅由绝缘膜35和电极33构成且电路基板7的结合表面71仅由绝缘膜69和电极67构成以确保结合强度的同时，可防止电极33及电极67的构成材料扩散至绝缘膜35及69中。

[0115] 结果，在具有其中是通过传感器基板2与电路基板7之间的结合来建立电极33与电极67之间的结合的三维结构的半导体器件1中，在防止电极材料扩散至绝缘膜35及69中的同时，确保了结合强度，并能够预期可靠性的增强。

[0116] 3、第一实施方案的半导体器件的结构中的传感器基板的制造过程

[0117] 图3A至图3F例示了当制造具有在上文中根据第一实施方案所述的构造的半导体器件时所使用的传感器基板的制造过程的不同步骤。在下文中，将阐述本实施方案中所用的传感器基板的制造过程。

[0118] [图3A]

[0119] 首先，如图3A所示，准备由例如单晶硅制成的半导体基板20。在半导体基板20的预定深度处，对应于每一像素均形成由n型杂质制成的光电转换部21，随后，在光电转换部21的表面层上形成由n+型杂质层形成的电荷传输部和由p+型杂质层形成的针对空穴的电荷累积部。在半导体基板20的表面层上形成由n+型杂质层形成的浮动扩散部FD、源极/漏极23及其他的杂质层（图中未显示）。

[0120] 此外，在半导体基板20的表面上形成门绝缘膜25，并在门绝缘膜25上形成传输门TG及门电极27。传输门TG形成于浮动扩散部FD与光电转换部21之间，且门电极27形成于源极/漏极23之间。此外，在该同一步骤中，还形成了其他电极（图中未显示）。

[0121] 此后，例如由二氧化硅制成的层间绝缘膜29以覆盖传输门TG及门电极27的状态形成于半导体基板20上。

[0122] [图3B]

[0123] 随后，如图3B所示在层间绝缘膜29上形成沟槽图案29a。沟槽图案29a被形成为在必要位置处延伸至传输门TG的形状。此外，虽然图3B中未显示，但是视情况需要，可在层间绝缘膜29及门绝缘膜25中形成延伸至源极/漏极23的沟槽图案。

[0124] 然后，障壁金属层31a以覆盖沟槽图案29a的内壁的状态而被形成，且由铜（Cu）制成的布线层31b以埋入至沟槽图案29a中的状态而被形成。

[0125] [图3C]

[0126] 此后，如图3c所示，通过化学机械研磨（在下文中称为CMP）方法将布线层31b移除并平坦化，直至障壁金属层31a露出为止，随后将障壁金属层31a移除并平坦化，直至层间绝缘膜29露出为止。因此，埋入式布线31形成于沟槽图案29a中，在该埋入式布线31中，布线层31b被埋入沟槽中，且布线层31b与沟槽之间夹置有障壁金属层31a，由此获得了包括埋入式布线31的布线层2b。

[0127] 上述各步骤并不具体地限于该步骤过程，也可以在适当选择的一般步骤过程中予以执行。在本发明中，以下步骤为特征步骤。

[0128] [图3D]

[0129] 具体而言，如图3D所示在布线层2b上形成第一绝缘膜35。使用针对稍后将要形成的第一电极膜的构成材料的防扩散材料来形成第一绝缘膜35。例如，当第一电极膜由铜（Cu）制成时，使用分子结构比二氧化硅的分子结构更密集的无机绝缘材料或有机绝缘材料来形成第一绝缘膜35。作为如上所述的此种无机绝缘材料，可采用氮化硅（SiN）、氮碳化硅（SiCN）、氮氧化硅（SiON）以及碳化硅（SiC）。同时，作为上述有机绝缘材料，可采用苯并环丁烯（BCB）、聚苯并噁唑（PBO）、聚酰亚胺及聚烯丙基醚（PAE）。

[0130] 由任意上述此类材料制成的第一绝缘膜35是通过适合于该材料的形成方法来形成的。例如，如果使用无机绝缘材料，则采用化学气相沉积方法（CVD），但如果使用有机绝缘材料，则采用CVD方法或敷贴法。

[0131] 随后，在第一绝缘膜35中形成沟槽图案35a。沟槽图案35a具有让电极板（electrode pad）埋入其内的形状，并且在必要位置（图中未显示）处延伸至下层的埋入式布线31。

[0132] 以如下方式来形成此种沟槽图案35a。例如，如果第一绝缘膜35由无机绝缘材料制成，则首先通过光刻方法在第一绝缘膜35上形成抗蚀剂图案，然后使用该抗蚀剂图案作为掩模来蚀刻第一绝缘膜35。另一方面，如果第一绝缘膜35由有机绝缘材料制成，则首先在第一绝缘膜35上形成无机材料层，然后在该无机材料层上形成抗蚀剂图案。随后，使用该抗蚀剂图案作为掩模来蚀刻该无机材料层，以形成无机掩模，并从该无机掩模的上方来蚀刻第一绝缘膜35。通过该蚀刻来形成沟槽图案35a，此后，将上述无机掩模从第一绝缘膜35上移除。

[0133] [图3E]

[0134] 此后，第一电极膜33a以被埋入沟槽图案35a中的状态直接形成于第一绝缘膜35上，如图3E所示。第一电极膜33a由被防止扩散至第一绝缘膜35中的材料制成，例如用铜（Cu）构成。通过如下方式来执行如上所述的此种第一电极膜33a的形成过程：例如通过溅射方法形成薄的籽晶层（seed layer），然后使用其中将该籽晶层用作电极的电镀方法（plating method）。

[0135] [图3F]

[0136] 随后，通过CMP方法将直接形成于第一绝缘膜35上的第一电极膜33a移除并平坦化，直至第一绝缘膜35露出为止，如图3F所示。于是，使用第一绝缘膜35作为研磨停止层，从第一电极膜33a部分（第一绝缘膜35在研磨表面内从该部分的周围露出）开始依序执行会自动停止研磨的此种CMP。为了执行此种CMP，仅需要第一电极膜33a由以铜（Cu）作为代表的化学活性材料制成。如下所述采用了各种各样的方法。

[0137] 例如，在通过用CMP对第一电极膜33a执行的研磨的进展而让第一绝缘膜35从其周围露出的区域中，会发生研磨浆料的局部温度变化或发生第一电极膜33a在研磨表面上的占有率的局部变化。因此，可推荐如下方法：该方法中，利用了能够利用此种局部变化的化学作用，从而在使第一绝缘膜35从其周围露出的第一电极膜33a区域中，局部地及自动地停止用CMP执行的研磨的进展。

[0138] 可采用如下另一方法：该方法中，仅第一电极膜33a的表面变质，且在不使用化学蚀刻作用的前提下，仅在研磨台（polishing pad）所接触的位置处进行研磨。在这种情况下，在通过用CMP对第一电极膜33a执行的研磨的进展而使第一绝缘膜35从其周围露出的第一电极膜33a区域中，第一绝缘膜35的表面被用作基准面，且研磨不再进行。因此，按照从第一绝缘膜35在其周围暴露出的第一电极33区域开始的顺序，研磨自动停止。具体而言，通过使用针对Cu且磨粒较小的研磨浆料“HS-C430”（由Hitachi Chemical Co.,Ltd.制造的产品名）作为研磨浆料，来执行此种CMP。

[0139] 根据上述内容，第一电极33（该第一电极33中的第一电极膜33a被埋入）被形成为沟槽图案35a中的埋入式电极，从而获得包括第一电极33的电极层2c。由此，产生了传感器基板2作为第一基板，该传感器基板2具有由第一电极33及第一绝缘膜35构成的平坦化结合表面41。

[0140] 4、制造第一实施方案的半导体器件时电路基板的制造过程

[0141] 图4A至图4E例示了当制造在上文中根据第一实施方案所说明的那种构造的半导体器件时电路基板的制造过程。在下文中，将参照图4A至图4E来阐述用于该实施方案中的电路基板的制造过程。

[0142] [图4A]

[0143] 首先，如图4A所示，准备例如由单晶硅制成的半导体基板50。在半导体基板50的表面层上形成各个导电型的源极/漏极51和其他杂质层（图4A中未显示）。此外，在半导体基板50的表面上形成门绝缘膜53，并在门绝缘膜53上形成门电极55。门电极55形成于源极/漏极
51之间。此外，在该同一步骤中，还形成其他电极（图中未显示）。

[0144] 此后，例如由二氧化硅制成的层间绝缘膜57以包覆门电极55的状态形成于半导体基板50上。

[0145] 此后，在层间绝缘膜57中形成凹槽图案57a。凹槽图案57a被形成为如下的形状：其中这些凹槽图案在必要的位置处延伸至门电极55。此外，虽然图4A中未显示，然而在层间绝缘膜57及门绝缘膜53中在必要的位置处形成了延伸至源极/漏极51的沟槽图案。随后，障壁金属层59a以覆盖沟槽图案57a的内壁的状态而形成，且由铜（Cu）制成的布线层59b以埋入沟槽图案57a中的状态形成于障壁金属层59a上。此后，通过CMP相继地将布线层59b及障壁金属层59a平坦化并移除。由此，在沟槽图案57a中形成了埋入式布线59，在该埋入式布线59中，布线层59b被埋入沟槽中且障壁金属层59a夹置于布线层59b与沟槽之间，于是获得了包括埋入式布线59的第一布线层7b。

[0146] [图4B]

[0147] 如图4B所示，将层间绝缘膜63层叠以形成位于第一布线层7b上的膜，且防扩散绝缘层61夹置于层间绝缘膜63与第一布线层7b之间，以便在层间绝缘膜63及防扩散绝缘层61中形成沟槽图案63a。沟槽图案63a被形成为在必要的位置处延伸至下层的埋入式布线59。此后，将布线层65b埋入至沟槽图案63a中，且障壁金属层65a夹置于布线层65b与沟槽之间，由此形成埋入式布线65，从而获得第二布线层7c。

[0148] 上述各步骤可以按照一般的步骤过程来执行，且不限于特定的步骤过程，而是可以通过合适的过程予以执行。在本技术中，下述各步骤为特征步骤。

[0149] [图4C]

[0150] 首先，如图4C所示在第二布线层7c上形成第二绝缘膜69。使用针对稍后将要形成的第二导电膜的构成材料的防扩散材料来形成第二绝缘膜69。例如，如果第二电极层由铜（Cu）制成，则使用与上文所述的传感器基板2侧上的第一绝缘膜35的材料相类似的材料来构成第二绝缘膜69，且第二绝缘膜69被形成为膜。

[0151] 随后，在第二绝缘膜69上形成沟槽图案69a。沟槽图案69a具有让电极板埋入其内的形状，并在必要位置处延伸至形成于第二布线层7c中的埋入式布线65。与上文所述在传感器基板2侧上形成于第一绝缘膜35中的沟槽图案35a的形成过程相类似地，执行此种沟槽图案69a的形成过程。

[0152] [图4D]

[0153] 随后，如图4D所示，第二电极膜67a以被埋入至沟槽图案69a中的状态直接形成于第二绝缘膜69上。第二电极膜67a由被防止扩散至第二绝缘膜69中的材料制成，例如用铜（Cu）构成。例如通过如下方式来执行如上所述的此种第二电极膜67a的形成过程：通过溅射方法形成薄的籽晶膜，然后执行其中将该籽晶层用作电极的电镀方法。

[0154] [图4E]

[0155] 随后，如图4E所示，通过CMP方法将第二电极膜67a平坦化并移除，直至第二绝缘膜69露出为止。在实现第二电极膜67a的平坦化时，类似于在上文中参照图3F所说明的对第一电极膜33a的平坦化中那样，使用第二绝缘膜69作为研磨停止层，从使第二绝缘膜69在研磨表面内在其周围露出的第二电极膜67a部分开始，执行会自动停止研磨的CMP。

[0156] 通过上述过程，在沟槽图案69a中形成了第二电极67，该第二电极67中的第二电极膜67a被埋入沟槽中，由此获得了包括第二电极67作为埋入式电极的电极层7d。此外，制造出了电路基板7作为第二基板，该电路基板7具有由第二电极67及第二绝缘膜69构成的结合表面71。

[0157] 5、当制造第一实施方案的半导体器件时基板之间的结合

[0158] 现在，将参照图5A及图5B来阐述传感器基板2与电路基板7相互结合的过程，在传感器基板2上形成有平坦化的结合表面41，且在电路基板7上形成有平坦化的结合表面71。

[0159] [图5A]

[0160] 首先，如图5A所示，将通过上述过程构造而成的传感器基板2与电路基板7设置成相互面对的关系，其中平坦化的结合表面41与平坦化的结合表面71相互面对。此外，将传感器基板2及电路基板7定位成使传感器基板2侧的第一电极33与电路基板7侧的第二电极67相互对应。在所图示的实例中，虽然第一电极33与第二电极67处于以1:1的对应关系相互对应的状态，但传感器基板2与电路基板7的对应关系并不限于此。

[0161] 应注意，对于传感器基板2的结合表面41及电路基板7的结合表面71，视情况需要可通过湿法处理或等离子体处理来执行用于结合的预处理。

[0162] [图5B]

[0163] 随后，如图5B所示，传感器基板2与电路基板7被层叠成使结合表面41与结合表面71相互接触。随后，在此状态下执行热处理，以使结合表面41的第一电极33与结合表面71的第二电极67相互结合。此外，结合表面41的第一绝缘膜35与结合表面71的第二绝缘膜69相互结合。按照某个范围内的温度及时间来执行此种热处理，所述温度及时间足以使电极33与电极67相互结合，上述范围基于第一电极33及第二电极67的构成材料而定，且在上述范围内该热处理不会影响形成于传感器基板2及电路基板7上的各元件及各布线。

[0164] 例如，在其中第一电极33及第二电极67由包含铜（Cu）作为主要成分的材料构成的情形中，在200℃～600℃下执行大约一个～五个小时的热处理。此种热处理可在加压气氛下执行，或可以在从相互面对的表面侧将传感器基板2与电路基板7相互挤压的状态下执行。作为实例，在400℃下执行四个小时的热处理，以实现Cu-Cu接合。

[0165] 在以如上所述的此种方式将传感器基板2与电路基板7层叠起来并且在结合表面41及结合表面71处相互结合之后，将传感器基板2侧的半导体基板20减薄成半导体层2a，以使光电转换部21露出。

[0166] 此外，必要时，将电路基板7的半导体基板50减薄至形成半导体层7a。

[0167] [图2]

[0168] 此后，如图2所示，在传感器基板2的光电转换部21的露出表面上形成保护膜15，随后在保护膜15上形成滤色器层17及片上透镜19，从而完成半导体器件1（其为固体摄像器件）。

[0169] 第一实施方案的半导体器件制造方法的作用效果

[0170] 在根据上述第一实施方案的制造方法中，如在上文中参照图3F所述，在形成传感器基板2时，通过其中使用第一绝缘膜35作为研磨停止层的CMP来将直接形成于第一绝缘膜35上的第一电极膜33a平坦化并移除。于是，由于从使第一绝缘膜35在其周围露出的第一电极膜33a部分开始依序执行会自动停止研磨的CMP，因此，在研磨表面的全部区域上能够防止碟化缺陷或侵蚀缺陷的出现，并能够获得平坦化的经研磨表面作为结合表面41。

[0171] 此外，同样地，在上文中参照图4E所述的步骤中，类似于上述说明，能够获得平坦化的经研磨表面作为结合表面71。

[0172] 因此，在上文中参照图5A及图5B所述的结合步骤中，传感器基板2与电路基板7在它们的平坦化的结合表面41与平坦化的结合表面71之间相互结合。因此，在结合表面41及结合表面71的全部区域上执行了结合，通过该结合，建立了电极33与67之间的良好接合，并能够维持传感器基板2与电路基板7之间的高的结合强度。

[0173] 此外，构成传感器基板2侧的结合表面41的第一绝缘膜35由针对第一电极33的防扩散材料构成。因此，能够防止第一电极33扩散至第一绝缘膜35中。类似地，构成电路基板7侧的结合表面71的第二绝缘膜69由针对第二电极67的防扩散材料构成。因此，能够防止第二电极67扩散至第二绝缘膜69中。因此，能够实现其中维持了如上所述的电极33与67之间的此种接合强度的结合。

[0174] 此外，传感器基板2侧的第一绝缘膜35由针对电路基板7侧的第二电极67的防扩散材料构成，且电路基板7侧的第二绝缘膜69由针对传感器基板2侧的第一电极33的防扩散材料构成。因此，能够防止传感器基板2与电路基板7之间的电极材料相互扩散。

[0175] 此外，传感器基板2侧的结合表面41仅由第一电极33及第一绝缘膜35构成，且电路基板7侧的结合表面71仅由第二电极67及第二绝缘膜69构成。因此，结合表面41及71都不是由化学活泼且不可能维持接合强度的障壁金属层构成，这些结合表面的构造被简化。也因为此，能够维持接合强度。

[0176] 图6A至6C、图6A′至6C′及图6D例示了比较例的半导体器件的制造过程。以如下方式来执行图6A至图6D所示的比较例的过程。

[0177] 首先，如图6A所示，在覆盖两个基板之一者的表面的第一绝缘膜101上形成沟槽图案101a，并沿沟槽图案101a为电极材料形成障壁金属层102，然后在障壁金属层102上形成由铜（Cu）制成的第一电极膜103a。随后，如图6B所示，通过CMP将第一电极膜103a平坦化并移除，以使障壁金属层102露出。随后，执行其中将障壁金属层102用作研磨停止层的CMP。此外，作为该CMP，从使障壁金属层102在其周围露出于研磨表面上的第一电极膜103a部分开始依序执行会自动停止研磨的此种CMP。

[0178] 此后，如图6C所示，通过研磨将障壁金属层102平坦化并移除，以使第一绝缘膜101露出。通过上述内容，形成了第一电极103，该第一电极103中的由铜（Cu）制成的第一电极膜103a被埋入至第一绝缘膜101的沟槽图案101a中，且障壁金属层102夹置于第一电极膜103a与沟槽之间。

[0179] 同时，如图6A′至图6C′所示，同样地，在另一基板的表面侧上，通过类似的过程在第二绝缘膜201的沟槽图案201a中形成第二电极203，该第二电极203中的由铜（Cu）制成的第二电极膜203a被埋入沟槽中，且障壁金属层202夹置于第二电极膜203a与沟槽之间。

[0180] 此后，如图6D所示，上述两个基板被设置成使它们的经研磨表面相互面对，并在它们的面向彼此的第一电极103及第二电极203处接合于一起，由此使上述两个基板相互结合。

[0181] 在如上所述的比较例的此种过程中，在研磨图6B至图6C所示的障壁金属层102及第一电极膜103a时，在由化学活泼的铜（Cu）制成的第一电极膜103a的露出区域中不会出现突然的变化。因此，无法执行其中从第一电极膜103a部分（第一绝缘膜101在该部分的周围露出）开始依序自动停止研磨的CMP。因此，无法防止碟化缺陷或侵蚀缺陷在研磨表面中的出现，并难以获得平坦化的经研磨表面。这同样也适用于图6C′所示的步骤。

[0182] 因此，如图6D所示，即使这些平坦化低劣的经研磨表面相互面对以使上述两个基板相互结合，也无法获得足够的结合强度。此外，也无法足够地获得第一电极103与第二电极203之间的接合强度。

[0183] 此外，图6C所示的经研磨表面由第一绝缘膜101、障壁金属层102及第一电极103构成。同时，图6C′所示的经研磨表面也由第二绝缘膜201、障壁金属层202及第二电极203构成。因此，在经研磨表面的接合界面上，也产生了第一绝缘膜101及第一电极103与障壁金属层202之间的接合界面以及第二绝缘膜201及第二电极203与障壁金属层102之间的接合界面。然而，由于障壁金属层102及202为化学活泼的，因此在结合时难以通过等离子体处理或湿法处理来进行预处理。为此，在结合表面的有障壁金属层102及202露出的部分处，无法获得高的接合强度。这成为导致基板之间的结合强度明显劣化的因素。

[0184] 与如上所述的此种比较例相比，在图2所示的本实施方案的半导体器件中，在平坦化的结合表面41与平坦化的结合表面71之间执行结合，该结合被简化成两种，即，第一电极33及第一绝缘膜35与第二电极67及第二绝缘膜69的结合。此外，在第一电极33与第二电极
67之间、在第一绝缘膜35与第二绝缘膜69之间、在第一电极33与第二绝缘膜69之间、以及在第二电极67与第一绝缘膜35之间，能够获得足够的接合强度。因此，在传感器基板2（其为第一基板）与电路基板7（其为第二基板）之间，能够获得足够的结合强度。

[0185] 6、第一实施方案的半导体器件的变形例

[0186] 图7显示了根据第一实施方案的变形例的半导体器件1′。参照图7，可在作为第一基板的传感器基板2上设置包括层间绝缘膜35-1及防扩散绝缘膜35-2的第一绝缘膜35′。在这种情况下，沟槽图案35a设置于例如由二氧化硅或低介电材料制成的层间绝缘膜35-1中，且防扩散绝缘膜35-2以覆盖层间绝缘膜35-1（包括沟槽图案35a的内表面）的状态设置着。此外，在沟槽图案35a中设置有第一电极33，防扩散绝缘膜35-2夹置于第一电极33与沟槽之间。因此，第一电极33的周边被防扩散绝缘膜35-2围绕，且结合表面41由第一电极33及防扩散绝缘膜35-2构成。

[0187] 在作为第二基板的电路基板7上，可类似地设置包括层间绝缘膜69-1及防扩散绝缘膜69-2的第二绝缘膜69′。因此，第二电极67的周边被防扩散绝缘膜69-2围绕，且结合表面71由第二电极67及防扩散绝缘膜69-2构成。

[0188] 同样地，在具有如上所述的此种构造的半导体器件1′中，传感器基板2的结合表面41、电路基板7的结合表面71可分别仅由防扩散绝缘膜35-2及电极33、防扩散绝缘膜69-2及电极67构成，以确保接合强度。此外，能够防止电极33及67的构成材料扩散至层间绝缘膜
35-1及69-1中。

[0189] 因此，在其中通过结合两个基板2与7来使第一电极33与第二电极67接合于一起的三维结构的半导体器件1′中，确保了结合强度，同时防止了电极材料的扩散。因此，能够实现可靠性的提高。

[0190] 此外，在制造具有如上所述的此种构造的半导体器件1′的过程中，当制备传感器基板2（其为第一基板）时，可通过使用防扩散绝缘膜35-2作为停止层的CMP来研磨用于构成第一电极33的膜。因此，可精确地侦测防扩散绝缘膜35-2露出的时刻作为研磨的结束时刻，并且CMP结束时不会产生碟化缺陷，从而获得平坦化的经研磨表面作为结合表面41。

[0191] 同样地，在制备电路基板7（其为第二基板）的情形中，类似地，可通过使用防扩散绝缘膜69-2作为停止层的CMP来研磨用于构成第二电极67的膜。因此，类似地，能够获得平坦化的经研磨表面作为结合表面71。

[0192] 因此，类似于在上述第一实施方案的制造方法中那样，执行其中让结合表面41与结合表面71在全部区域上接合于一起的结合，并能够维持传感器基板2与电路基板7之间的结合强度。此外，传感器基板2侧的防扩散绝缘膜35-2可由针对电路基板7侧的第二电极67的防扩散材料构成，且电路基板7侧的防扩散绝缘膜69-2可由针对传感器基板2侧的第一电极33的防扩散材料构成。因此，也能够防止传感器基板2与电路基板7之间的电极材料的扩散。此外，传感器基板2侧的结合表面41仅由第一电极33及防扩散绝缘膜35-2构成，且电路基板7侧的结合表面71仅由第二电极67及防扩散绝缘膜69-2构成。因此，结合表面的构造被简化，且因为此，也能够维持接合强度。

[0193] 第二实施方案

[0194] 1、第二实施方案的半导体器件的构造

[0195] 图8显示了根据本发明第二实施方案的半导体器件的局部剖面构造。在下文中，将参照图8来阐述本实施方案的半导体器件的详细构造。

[0196] 图8所示的半导体器件301为三维结构的固体摄像器件，在所述三维结构的固体摄像器件中，第一基板302与第二基板307相互结合，使得第一基板302的结合表面341与第二基板307的结合表面371被设置成在夹着绝缘薄膜312的状态下相互面对的关系。在本实施方案中，半导体器件301的特征在于如下结构：第一基板302与第二基板307相互结合，且绝缘薄膜312夹置于二者之间。

[0197] 第一基板302包括从与第二基板307侧相反的那一侧依序层叠的半导体层302a、布线层302b及电极层302c。电极层302c的表面被构造成与第二基板307相结合的结合表面341。同时，第二基板307包括从与第一基板302侧相反的那一侧依序层叠的半导体层307a、布线层307b及电极层307c。电极层307c的表面被构造成与第一基板302相结合的结合表面
371。

[0198] 在第一基板302的位于与第二基板307侧相反的那一侧的表面上，如图8所示，依序层叠有保护膜315、滤色器层317及片上透镜319。

[0199] 现在，依序阐述第一基板302及第二基板307的各构成层以及绝缘薄膜312的详细构造，且随后将依序阐述保护膜315、滤色器层317及片上透镜319的构造。

[0200] 半导体层302a（第一基板302侧）

[0201] 第一基板302的半导体层302a为例如由单晶硅制成的半导体基板320的薄膜。在半导体层302a的上面设置有滤色器层317、片上透镜319等的第一表面侧上，为每一像素设置有例如由n型杂质或p型杂质形成的光电转换部321。同时，在半导体层302a的第二表面上，设置有由n+型杂质层和其他杂质层等（图中未显示）形成的浮动扩散部FD及晶体管Tr的源极/漏极区域323。

[0202] 布线层302b（第一基板302侧）

[0203] 设置于第一基板302的半导体层302a上的布线层302b在其与半导体层302a的界面侧上具有传输门TG以及晶体管Tr的门电极327和其他电极（图中未显示），且在半导体层302a与传输门TG及门电极327之间夹置有门绝缘膜235。传输门TG及门电极327被层间绝缘膜329包覆着，且在形成于层间绝缘膜329上的沟槽图案中设置有埋入式布线331。埋入式布线331由障壁金属层331a以及布线层331b构成，该障壁金属层331a覆盖沟槽图案的内壁，该布线层331b由铜（Cu）制成且埋入至沟槽图案中，且障壁金属层331a夹置于布线层331b与沟槽图案之间。

[0204] 应注意，如上所述的此种布线层302b可被进一步构造成层叠的多层式布线层。

[0205] 电极层302c（第一基板302侧）

[0206] 设置于第一基板302的布线层302b上的电极层302c在其与布线层302b的界面侧上包括针对铜（Cu）的防扩散绝缘膜332以及层叠于防扩散绝缘膜332上的第一绝缘膜335。第一绝缘膜335例如由TEOS膜形成，且在形成于第一绝缘膜335上的沟槽图案中设置有第一电极333作为埋入式电极。应注意，TEOS膜为通过化学气相沉积方法（在下文中被称为CVD方法）而形成的二氧化硅膜，该方法中以TEOS气体（四乙氧基硅烷气体：成分Si(OC2H5)4）作为源气体。第一电极333由覆盖沟槽图案的内壁的障壁金属层333a以及用铜（Cu）制成并埋入至沟槽图案中的第一电极膜333b构成，障壁金属层333a夹置于第一电极膜333b与沟槽图案之间。

[0207] 具有如上所述的此种构造的电极层302c的表面被用作第一基板302侧上的与第二基板307相结合的结合表面341。结合表面341被构造成使第一电极333及第一绝缘膜335从该结合表面341露出，并处于例如通过化学机械研磨（在下文中被称为CMP）而被平坦化的状态。

[0208] 应注意，虽然图8中未显示，但视情况需要，设置于第一绝缘膜335中的沟槽图案部分地延伸至设置于布线层302b中的埋入式布线331，且埋入至沟槽图案中的第一电极333处于连接至埋入式布线331的状态。

[0209] 半导体层307a（第二基板307侧）

[0210] 同时，第二基板307的半导体层307a用例如由单晶硅制成的半导体基板350的薄膜形成。在半导体层307a的位于第一基板302侧的表面层上，设置有晶体管Tr的源极/漏极351及杂质层（图中未显示）。

[0211] 布线层307b（第二基板307侧）

[0212] 设置于第二基板307的半导体层307a上的布线层307b在其与半导体层307a的界面侧上具有门电极335和其他电极（图中未显示），其中在半导体层307a与门电极335之间夹置有门绝缘膜353。门电极355和其他电极被层间绝缘膜357包覆着，且在形成于层间绝缘膜357上的沟槽图案中设置有埋入式布线359。埋入式布线359由覆盖沟槽图案的内壁的障壁金属层359a以及用铜（Cu）制成并埋入至沟槽图案中的布线层359b构成，障壁金属层359a夹置于布线层359b与沟槽图案之间。

[0213] 应注意，如上所述的此种布线层307b可具有多层式布线层结构。

[0214] 电极层307c（第二基板307侧）

[0215] 设置于第二基板307的布线层307b上的电极层307c在其与布线层307b的接合侧上包括针对铜（Cu）的防扩散绝缘膜361以及被层叠于防扩散绝缘膜361上的第二绝缘膜369。第二绝缘膜369例如由TEOS膜形成，且在形成于第二绝缘膜369中的沟槽图案中设置有第二电极367作为埋入式电极。第二电极367由覆盖沟槽图案的内壁的障壁金属层367a以及用铜（Cu）制成并埋入至沟槽图案中的第二电极膜367b构成，障壁金属层367a夹置于第二电极膜
367b与沟槽图案之间。第二电极367被设置成与第一基板302侧的第一电极333对应并且电连接至第一基板302侧的第一电极333，第二电极367与第一电极333之间夹置有绝缘薄膜
312。

[0216] 如上所述的此种电极层307c的表面被形成为第二电极307上的与第一电极302相结合的结合表面371。结合表面371被构造成使第二电极367及第二绝缘膜369从结合表面371露出，并处于例如通过CMP而被平坦化的状态。

[0217] 绝缘薄膜312

[0218] 绝缘薄膜312夹置于第一基板302侧的结合表面341与第二基板307侧的结合表面371之间，并覆盖结合表面341及结合表面371的全部区域。换言之，第一基板302与第二基板
307相互结合，且绝缘薄膜312夹置于二者之间。

[0219] 例如由氧化物膜及氮化物膜来形成如上所述的此种绝缘薄膜312，并使用广泛用于半导体的氧化物膜及氮化物膜来形成绝缘薄膜312。在下文中，将详细阐述绝缘薄膜312的组成材料。

[0220] 在绝缘薄膜312由氧化物膜形成的情形中，例如使用的是二氧化硅（SiO2）或二氧化铪（HfO2）。在绝缘薄膜312由氧化物膜形成且第一电极333及第二电极367由铜（Cu）制成的情形中，作为电极材料的铜（Cu）易于扩散至绝缘薄膜312中。由于绝缘薄膜312的电阻会因铜（Cu）的此种扩散而减小，因此第一电极333与第二电极367（二者之间夹置有绝缘薄膜312）之间的介电性会增强。因此，在绝缘薄膜312由氧化物膜形成的情形中，可将绝缘薄膜
312形成为相当厚。

[0221] 在绝缘薄膜312由氮化物膜形成的情形中，例如使用的是氮化硅（SiN）。由氮化物膜形成的绝缘薄膜312针对第一电极333及第二电极367具有防扩散性能。

[0222] 因此，在同一基板中，能够防止在该同一基板的电极之间通过绝缘薄膜312而出现漏电流（leak current）。换言之，在第一基板302中，能够防止在相邻的第一电极333之间通过绝缘薄膜312而出现漏电流。类似地，在第二基板307中，能够防止在相邻的第二电极367之间通过绝缘薄膜312而出现漏电流。

[0223] 另一方面，在不同基板之间，可防止电极材料扩散至相对的电极侧上的绝缘膜中。换言之，可防止第一基板302侧上的第一电极333扩散至相对的第二基板307侧上的第二绝缘膜369中。类似地，可防止第二基板307侧上的第二电极367扩散至相对的第一基板302侧上的第一绝缘膜335中。因此，在每个基板的结合表面的有绝缘膜露出的部分处，不必提供由针对相对的电极侧上的电极的防扩散材料制成的障壁金属层。

[0224] 此外，尤其在本实施方案中重要的是，使第一基板302侧的第一电极333与第二基板307侧的第二电极367相互电连接，且绝缘薄膜312夹置于第一电极333与第二电极367之间。因此，绝缘薄膜312的厚度非常小。绝缘薄膜312的膜厚度依赖于绝缘薄膜312的材料而有所不同，例如对于氧化物（诸如二氧化硅（SiO2）及二氧化铪（HfO2））以及几乎所有的其他材料，绝缘薄膜312的膜厚度等于或小于约2nm。然而，依赖于绝缘薄膜312的膜质量而定，可使用更厚的膜。在以相互面对的关系设置着且二者之间夹置有绝缘薄膜312的第一电极333与第二电极367之间，流动有隧道电流（tunnel current）。此外，如果施加了等于或高于固定水平的电压而引起击穿（breakdown），则第一电极333与第二电极367被置于它们二者之间完全导电的状态，且电流在它们二者之间流动。

[0225] 应注意，在本实施方案的半导体器件301中，绝缘薄膜312不一定必须具有上文中所述的单层式结构，而是也可具有相同材料的层叠式结构或不同材料的层叠式结构。

[0226] 保护膜315、滤色器层317及片上透镜319

[0227] 保护膜315被设置成覆盖第一基板302的光电转换部321。保护膜315由具有钝化性能的材料膜构成，例如将二氧化硅膜、氮化硅膜、氮氧化硅膜或类似的膜用于保护膜315。

[0228] 滤色器层317由不同颜色的滤色器构成，这些不同颜色的滤色器与光电转换部321以一对一的对应关系设置着。各颜色的滤色器的阵列不受特别地限制。

[0229] 片上透镜319与光电转换部321以一对一的对应关系设置着，且构成滤色器层317的不同颜色的滤色器被构造成使入射光在光电转换部321处聚集。

[0230] 本实施方案的半导体器件的构造的效果

[0231] 在以如上所述的此种方式构造而成的本实施方案的半导体器件301中，如图8所示，由于第一基板302与第二基板307以将绝缘薄膜312夹置于二者之间的方式相互结合，因此第一基板302的结合表面341与第二基板307的结合表面371并非直接地相互接触。于是，防止了空隙的产生，所述空隙通常会在各基板的结合表面直接相互接合的构造中沿接合界面产生。因此，在本发明的半导体器件中，两个基板之间的接合强度增大，并实现了可靠性的增强。

[0232] 尤其在第一绝缘膜335及第二绝缘膜369由TEOS膜形成的情形中，由于在TEOS膜的表面上存在许多OH基团，因此会沿接合界面（分别呈TEOS膜接触形式的上述两个绝缘膜沿该接合界面直接相互接合）产生因脱水缩合而形成的空隙。同样地，在绝缘膜为TEOS膜的情形中，由于在本实施方案的半导体器件301中，两基板以将绝缘薄膜312夹置于二者之间的方式相互结合，因此TEOS膜并非直接地相互接合，并且能够防止产生因脱水缩合而形成的空隙。因此，在本发明的半导体器件中，两个基板之间的接合强度增大，并实现了可靠性的增强。

[0233] 2、制造第二实施方案的半导体器件时第一基板（传感器基板）的制造过程[0234] 图9A至图9E例示了用于制造第二实施方案的半导体器件的第一基板302的制造过程。在下文中，将参照图9A至图9E来阐述本实施方案中的用作传感器基板的第一基板302的制造过程。

[0235] 如图9A所示，准备例如由单晶硅制成的半导体基板320。在半导体基板320的预定深度处形成由n型杂质层制成的光电转换部321，随后在光电转换部321的表面层上形成由n+型杂质层形成的电荷传输部及由p+型杂质层形成的针对空穴的电荷累积部。在半导体基板320的表面层上为每一像素均形成由n+型杂质层形成的浮动扩散部FD、源极/漏极323及其他杂质层（图中未显示）。

[0236] 随后，在半导体基板320的表面上形成门绝缘膜325，并在门绝缘膜325上形成传输门TG及门电极327。传输门TG形成于浮动扩散部FD与光电转换部321之间，且门电极327形成于源极/漏极323之间。此外，在该同一步骤中，还形成其他电极（图中未显示）。

[0237] 应注意，上述各步骤可以在适当选择的一般制造过程中予以执行。

[0238] 此后，例如由二氧化硅制成的层间绝缘膜329以包覆传输门TG及门电极327的状态形成于门绝缘膜325上。此外，对应于每一像素，在层间绝缘膜329中形成沟槽图案，并在沟槽图案中形成埋入式布线331，该埋入式布线331中的布线层331b被埋入沟槽中，且布线层331b与沟槽之间夹置有障壁金属层331a。埋入式布线331被形成为使它们在必要位置处连接至传输门TG。此外，虽然图中未显示，但埋入式布线331中的某一些被形成为与源极/漏极
323相接触。因此，获得了包括埋入式布线331的布线层302b。应注意，对于埋入式布线331的形成，运用了下文中参照图9B所说明的埋入式布线技术等。

[0239] 随后，在布线层302b上形成防扩散绝缘膜332，并在防扩散绝缘膜332上形成第一绝缘膜335。例如，采用其中使用TEOS（原硅酸四乙基酯；tetraethylorthosilicate）气体的CVD方法来形成由TEOS膜形成的第一绝缘膜335。此后，采用下述埋入式布线技术在第一绝缘膜335上形成第一电极333。

[0240] 如图9B所示，在第一绝缘膜335上为每一像素均形成沟槽图案335a。虽然图中未显示，但沟槽图案335a被形成为如下的形状：其中，沟槽图案在必要位置处延伸至埋入式布线331。

[0241] 如图9C所示，障壁金属层333a以覆盖沟槽图案335a的内壁的状态而形成，且第一电极膜333b以埋入沟槽图案335a中的状态形成于障壁金属层333a上。障壁金属层333a由具有障壁性能的材料构成，当第一电极膜333b由铜（Cu）制成时，如果利用的是不具有此种障壁性能的材料则第一电极膜333b将会扩散至第一绝缘膜335中。然而，第一电极膜333b的材料并不限于此，而是第一电极膜333b也可由导电材料构成。

[0242] 如图9D所示，通过CMP方法将第一电极膜333b平坦化并移除，直至障壁金属层333a露出，然后将障壁金属层333a平坦化并移除，直至第一绝缘膜335露出。由此，在沟槽图案335a中形成了第一电极333，该第一电极333中的第一电极膜333b被埋入沟槽中，且第一电极膜333b与沟槽之间夹置有障壁金属层333a。因此，获得了包括第一电极333的电极层
302c。

[0243] 通过上述各步骤，制造出具有平坦化的结合表面341（第一电极333及第一绝缘膜335从该平坦化的结合表面341露出）的第一基板302作为传感器基板。应注意，视情况需要，通过湿法处理或等离子体处理来对结合表面341执行预处理。

[0244] 上述各步骤可按一般的步骤顺序来执行，且该步骤过程不受特别地限制，而是可以按照合适的顺序来执行上述各步骤。在本发明中，以下的绝缘薄膜的形成步骤为特征步骤。

[0245] 绝缘薄膜的形成步骤

[0246] 如图9E所示，通过原子层沉积方法（在下文中称为ALD方法）以覆盖第一基板302的结合表面341的全部区域的状态来形成绝缘薄膜312a。

[0247] 下面阐述ALD方法的大致过程。

[0248] 首先，准备包含所要形成的薄膜的组成元素的第一反应物及第二反应物。作为膜形成步骤，执行如下的第一步骤及第二步骤：在第一步骤中将包含第一反应物的气体提供至基板以被基板吸收，在第二步骤中提供包含第二反应物的气体以被基板吸收。此外，在上述两个步骤之间，提供惰性气体以清除未被吸收的反应物。通过将上述膜形成步骤执行一个循环，来累积一个原子层，且通过重复该膜形成步骤循环，来获得所需厚度的膜。应注意，上述第一步骤及上述第二步骤中的任意一者可首先执行。

[0249] 如上所述的此种膜形成方法为ALD方法，并具有如下所述的特性。

[0250] ALD方法为通过重复膜形成步骤的循环来形成膜的方法。通过调整循环的次数，可执行这样的膜形成过程：能够以原子层为单位以高精确度控制该膜的膜厚度。如果将如上所述的此种ALD方法应用于绝缘薄膜312a的形成，则即使绝缘薄膜312a非常薄，也能够以高的膜厚度可控性来形成该绝缘薄膜312a。

[0251] 此外，ALD方法为可在低于约500℃的温度下通过低温处理来形成膜的方法。由于在形成绝缘薄膜312a时已经形成了电极层302c，因此，把构成电极层302c的金属的耐热性能考虑在内，且对于绝缘薄膜312a的形成而言，要求低温处理。因此，如果将此种ALD方法应用于绝缘薄膜312a的形成，则通过该低温处理能够在不使电极层302c劣化的条件下形成绝缘薄膜312a。

[0252] ALD方法为如上文中所述通过逐个地沉积原子层来形成膜的方法。如果将此种ALD方法应用于绝缘薄膜312a的形成，则能够在不会使通过CMP而变得非常平坦化的基板表面的平坦度劣化的条件下，使结合表面341的全部区域被平坦化且均匀的绝缘薄膜312覆盖。

[0253] 在下文中，作为实例，特别阐述了通过ALD方法执行的由氧化物膜或氮化物膜形成绝缘薄膜312a时的膜形成条件。

[0254] 在绝缘薄膜312a由氧化物膜（例如SiO2膜或HfO2膜）形成的情形中，在上述ALD方法中，含Si的反应物或含Hf的反应物被用作第一反应物，而含O的反应物则被用作第二反应物。交替地执行提供这些反应物以便发生吸收反应的步骤，从而在结合表面341上形成由SiO2或HfO2氧化物膜形成的绝缘薄膜312a。此处，作为含Si的反应物，使用能够以气体（例如硅烷（SiH4）或二氯甲硅烷（H2SiCl2））的形式提供的物质。作为含Hf的反应物，使用四二甲氨基铪（Hf[N(CH3)2]4）等。作为含O的反应物，使用水蒸气或臭氧气体等。

[0255] 另一方面，在绝缘薄膜312a由氮化物膜（SiN）等形成的情形中，在上述ALD方法中，含Si的反应物被用作第一反应物，而含N的反应物则被用作第二反应物。通过交替地重复提供这些反应物以发生吸收反应的步骤，在结合表面341上形成由氮化物膜（SiN）形成的绝缘薄膜312a。此处，作为含N的反应物，例如使用氮气或氨气等。作为含O的反应物，使用水蒸气或臭氧气体等。

[0256] 通过上述过程，以覆盖结合表面341的全部区域的状态在第一基板302上形成了非常薄且均匀的绝缘薄膜312a。

[0257] 3、制造第二实施方案的半导体器件时第二基板（电路基板）的制造过程

[0258] 图10A及图10B例示了在制造上文中所述的第二实施方案的半导体器件时所用的第二基板307的制造过程。在下文中，将参照图10A及图10B来阐述用于第二实施方案中的第二基板或电路基板307的制造过程。

[0259] 如图10A所示，准备例如由单晶硅制成的半导体基板350。在半导体基板350的表面层上，为每一像素均形成各个导电型的源极/漏极351和其他杂质层（图中未显示）。从而获得半导体层307a。

[0260] 随后，在半导体层307a上形成门绝缘膜353，并在门绝缘膜353上形成门电极355。门电极355形成于源极/漏极351之间。此外，在该同一步骤中，还形成其他电极（图中未显示）。

[0261] 随后，例如由二氧化硅制成的层间绝缘膜357以覆盖门电极355的状态形成于门绝缘膜353上。在层间绝缘膜357的沟槽图案中形成埋入式布线359，该埋入式布线359中的布线层359b被埋入沟槽中，且布线层359b与沟槽之间夹置有障壁金属层359a，从而获得了包括埋入式布线359的布线层307b。类似于上文中所述的第一电极333的形成，此处通过应用埋入式布线技术来执行埋入式布线359的形成。

[0262] 此后，沉积例如由TEOS膜形成的第二绝缘膜369，从而在布线层307b上形成膜，且该膜与布线层307b之间夹置有防扩散绝缘膜361。因此，在第二绝缘膜369的每一沟槽图案中形成了第二电极367，该第二电极367中的第二电极膜367b被埋入沟槽中，且第二电极367b与沟槽之间夹置有障壁金属层367a，从而获得了包括第二电极367的电极层307c。此处，类似于上文中所述的第一电极333的形成，来执行第二电极367的形成。

[0263] 通过上述各步骤，制造出具有平坦化的结合表面371的第二基板307作为电路基板，其中第二电极367及第二绝缘膜369从该平坦化的结合表面307露出。

[0264] 上述各步骤可以按照一般的步骤过程予以执行，且该步骤过程并不限于特殊的步骤过程，上述各步骤也能够在合适的过程中予以执行。在本发明中，以下所述的绝缘薄膜的形成及基板间的结合为特征步骤。

[0265] 如图10B所示，类似于第一基板302侧上的绝缘薄膜312a的形成，在结合表面371上通过ALD方法来形成绝缘薄膜312b。

[0266] 因此，以覆盖结合表面371的全部区域的状态在第二基板307上形成了非常薄且均匀的绝缘薄膜312b。应注意，绝缘薄膜312b可为与第一基板302侧上的绝缘薄膜312a相同或不同的膜。

[0267] 4、制造第二实施方案的半导体器件时基板间的结合过程

[0268] 参照图11A及图11B来阐述第一基板302与第二基板307的结合过程，在第一基板302中，绝缘薄膜312a形成于结合表面341上，且在第二基板307中，绝缘薄膜312b形成于结合表面371上。

[0269] 如图11A所示，将第一基板302的结合表面341与第二基板307的结合表面371设置成相互面对的关系且二者之间夹置着上述绝缘薄膜，随后，将它们定位成使第一基板302的第一电极333与第二基板307的第二电极367相互对应。虽然所示实例中例示了第一电极333与第二电极367以1:1的对应关系相互对应的状态，但对应关系并不限于此。

[0270] 如图11B所示，使第一基板302及第二基板307以第一基板302的绝缘薄膜312a与第二基板307上的绝缘薄膜312b相互面对的状态经受热处理，从而使绝缘薄膜312a与绝缘薄膜312b相互接合。在一定的温度下且按照一段时间来执行此种热处理，所述温度及时间落在某个范围内且足以使绝缘薄膜312充分地接合于一起，在上述范围内不会对形成于第一基板302及第二基板307上的各元件或各布线产生影响。

[0271] 例如，在使用包含铜（Cu）作为主要成分的材来构成第一电极333及第二电极367的情形中，在200℃～600℃下执行大约一个～五个小时的热处理。此种热处理可在加压气氛下执行，或可以在从相互面对的表面侧将第一基板302与第二基板307相互挤压的状态下执行。作为实例，在温度400℃下执行四小时的热处理，以实现二者之间夹置有绝缘薄膜312的第一电极333与第二电极367之间的连接。因此，在第一基板302与第二基板307相互结合的同时，绝缘薄膜312a与绝缘薄膜312b接合于一起。

[0272] 此处，在如上所述绝缘薄膜312a及312b分别形成于第一基板302及第二基板307的结合表面341及371上的情形中，绝缘薄膜312a及312b可由相同的材料或由彼此不同的材料构成。

[0273] 应注意，在本实施方案的半导体器件的制造方法中，可仅在第一基板302及第二基板307之一的结合表面上形成绝缘薄膜。例如，可仅在第一基板302的结合表面341上形成绝缘薄膜312a，从而通过第一基板302侧的绝缘薄膜312a与第二基板307侧的结合表面371之间的接合，使第一基板302与第二基板307相互结合。

[0274] 在第一基板302与第二基板307如上所述相互结合之后，将第一基板302侧的半导体基板320减薄成半导体层302a，以使光电转换部321露出。此外，视情况需要，可将半导体基板350减薄成第二基板307侧的半导体层307a。

[0275] 此后，在第一基板302的有光电转换部321露出的表面上形成保护膜315，并在保护膜315上形成滤色器层317及片上透镜319，由此完成半导体器件1或固体摄像器件。

[0276] 第二实施方案的半导体器件的制造方法的效果

[0277] 在如上所述的本实施方案的半导体器件的此种制造方法中，绝缘薄膜312a及312b分别形成于第一基板302及第二基板307上，且通过第一基板302与第二基板307的上面分别形成有绝缘薄膜312a及312b的表面的接合而使第一基板302与第二基板307相互结合。因此，与其中使通过CMP而被平坦化的结合表面341及371直接相互接合的替代情形相比，本实施方案中的半导体器件1（在本实施方案的半导体器件1中，第一基板302与第二基板307通过它们的上面分别形成有绝缘薄膜312a及312b的表面的接合而相互结合）在接合性能方面更好。应注意，同样地，在仅在第一基板302的结合表面341上形成绝缘薄膜312a的情形中，第一基板302侧的绝缘薄膜312a与第二基板307侧的结合表面371接合于一起，且基板的接合性能优于使结合表面341与371直接相互接合的替代情形下的接合性能。

[0278] 例如，存在以下可能：构成通过CMP而被平坦化的结合表面341及371的第一绝缘膜335及第二绝缘膜369可能在该CMP步骤时含有水。此外，如果构成结合表面341及371的第一绝缘膜335及第二绝缘膜369由TEOS膜形成，则第一绝缘膜335及第二绝缘膜369由于该TEOS膜的形成条件而被形成为原本就具有高含水量的膜。因此，在以此种方式含有水的结合表面341与371欲直接相互接合的情形中，在结合之后的热处理中，排出的气体聚集于接合界面上而形成空隙。然而，在本实施方案中，由于绝缘薄膜312a及312b覆盖了结合表面341及
371的全部区域，因此能够防止排出的气体聚集于接合界面上，从而抑制空隙的产生。

[0279] 尤其在第一基板302的结合表面341上的绝缘薄膜312a与第二基板307的结合表面371上的绝缘薄膜312b由相同材料的膜构成的情形中，由于相同材料的膜相互接合，因此可实现更牢固的接合。因此，能够获得基板的接合强度增强且因此可靠性增强的半导体器件。

[0280] 此外，通过使用ALD方法来形成绝缘薄膜312a及312b，也可获得以下优势。

[0281] 首先，由于ALD方法是以原子层为单位来形成膜因而具有良好的膜厚度可控性的方法，因此，即使在第一基板302侧的第一电极333与第二基板307的第二电极367被设置成相互面对的关系且二者之间夹置有绝缘薄膜312的结构中，由于绝缘薄膜312为非常薄的膜，因此容许第一电极333与第二电极367之间的电连接。

[0282] 此外，由于ALD方法为是以原子层为单位来形成膜因而具有良好的膜厚度均匀性的方法，因此在第一基板302及第二基板307上分别形成了均匀的绝缘薄膜312a及312b，这就维持了通过CMP而被平坦化的结合表面341及371的平坦度。由于实现的是所形成的绝缘薄膜312a及312b的平坦化接合表面之间的接合，因此所获得的接合在紧密接触方面更好，并能够预期到当基板接合时接合强度的提高。

[0283] 此外，由于ALD方法使用低温处理来形成膜，因此，能够在不会使第一基板302侧的电极层302c的金属及第二基板307的电极层307c的金属因高热而遭受劣化的情况下，在第一基板302侧的电极层302c上及第二基板307侧的电极层307c上形成绝缘薄膜312a及312b。

[0284] 最后，由于ALD方法是以原子层为单位来形成膜的方法，因此所形成的绝缘薄膜312a及312b为致密的膜，并具有非常低的含水量。于是，由于所形成的绝缘薄膜312a及312b的低含水量接合表面接合于一起，因此在接合表面上不可能会出现空隙。

[0285] 因此，获得了其中基板的接合强度被增大以实现可靠性的增强的半导体器件。

[0286] 第三实施方案

[0287] 1、第一实施例

[0288] 相关技术中的Cu-Cu接合技术的问题

[0289] 在阐述根据本发明第三实施方案的第一实施例的半导体器件之前，参照图12A、图12B及图13来阐述相关技术中的Cu-Cu接合技术可能会出现的问题。图12A显示了在两个半导体构件接合于一起之前这两个半导体构件的一般构造，且图12B显示了两个半导体构件在接合界面附近接合之后的一般剖面。此外，图13例示了在将两个半导体构件结合时发生了接合未对准的情形中可能会出现的问题。

[0290] 在图12A、图12B及图13中，显示了如下实例：其中，包括第一SiO2层611、第一Cu电极612及第一Cu障壁层613的第一半导体构件610与包括第二SiO2层621、第二Cu电极622及第二Cu障壁层623的第二半导体构件620接合于一起。

[0291] 应注意，在图12A及图12B所示的实例中，Cu电极以埋入的方式形成于半导体构件的SiO2层的一个表面上。具体而言，Cu电极被形成得使这些Cu电极从SiO2层的一个表面上露出，且所露出的表面与SiO2层的所述一个表面基本上齐平。此外，每一Cu障壁层分别设置于Cu电极与SiO2层之间。此外，第一半导体构件610的位于第一Cu电极612侧的表面与第二半导体构件620的位于第二Cu电极622侧的表面相互结合。

[0292] 当第一半导体构件610与第二半导体构件620相互结合时，如果二者之间发生了接合未对准，则在接合界面Sj上产生了这两个半导体构件之一的Cu电极与另一半导体构件的SiO2层之间的接触区域，如图12B所示。

[0293] 在这种情况下，存在以下可能性：因为在接合时的退火处理等，Cu630可从Cu电极扩散至SiO2层中，直至邻近的Cu电极在接合界面Sj上短路，如图13所示。此外，如果从Cu电极扩散至SiO2层中的Cu 630的扩散量很大，则由于Cu电极中Cu的量减少，因此例如可能出现接触电阻增大的故障或在导电性方面的故障。

[0294] 如果出现了如上所述的在接合界面Sj上的电特性方面的故障，则半导体器件的性能将劣化。因此，在本实施例中，将阐述能够消除如上所述的在接合界面Sj上的电特性故障的半导体器件的构造。

[0295] 半导体器件的构造

[0296] 图14及图15显示了根据第一实施例的半导体器件的一般构造。具体而言，图14显示了第一实施例的半导体器件在接合界面附近的一般剖面，且图15显示了在接合界面附近的示意性俯视平面图，并例示了下文中所述的Cu接合部与界面Cu障壁膜之间的布置关系。应注意，在图14及图15中，为简化说明，仅显示了一个接合界面的构造。

[0297] 首先参照图14，所示的半导体器件401包括第一半导体构件410（其为第一半导体部）及第二半导体构件420（其为第二半导体部）。此外，在本实施例的半导体器件401中，第一半导体构件410在其位于第一层间绝缘膜415侧的表面处被接合至第二半导体构件420的位于下文中所述的界面Cu障壁膜428侧的表面。

[0298] 第一半导体构件410包括第一半导体基板（图中未显示）、第一SiO2层411、第一Cu布线部412、第一Cu障壁膜413、第一Cu防扩散膜414、第一层间绝缘膜415、第一Cu接合部416以及第一Cu障壁层417。

[0299] 第一SiO2层411形成于第一半导体基板上。第一Cu布线部412以埋入状态形成于第一SiO2层411的在第一半导体基板侧的相反侧上的表面上。应注意，第一Cu布线部412为沿如图15所示的预定方向延伸的Cu膜，并连接至半导体器件401（图中未显示）中的或包括该半导体器件401的电子装置中的预定器件、信号处理电路等。

[0300] 第一Cu障壁膜413形成于第一SiO2层411与第一Cu布线部412之间。应注意，第一Cu障壁膜413为用于防止Cu（铜）从第一Cu布线部412扩散至第一SiO2层411中的薄膜，并例如由Ti、Ta、Ru或它们任一者的氮化物（TiN、TaN、RuN）形成。

[0301] 第一Cu防扩散膜414形成于第一SiO2层411及第一Cu布线部412中的除第一Cu障壁层417的形成区域之外的区域中。应注意，第一Cu防扩散膜414为用于防止Cu从第一Cu布线部412扩散至第一层间绝缘膜415中的薄膜，并由例如SiC、SiN或SiCN的薄膜构成。

[0302] 第一层间绝缘膜415形成于第一Cu防扩散膜414上，并由氧化物膜（例如SiO2膜）构成。

[0303] 第一Cu接合部416（其为第一金属膜）以埋入的方式设置于第一层间绝缘膜415的在第一Cu防扩散膜414侧的相反侧上的表面上。应注意，在本实施例中，第一Cu接合部416由具有正方形表面（膜表面）的Cu膜构成，如图15所示。然而，本发明并不限于此，也可通过考虑各种条件（例如所需的接触电阻及设计规则）来适当地改变第一Cu接合部416的表面形状。

[0304] 第一Cu障壁层417以包覆第一Cu接合部416的方式设置于第一Cu接合部416与第一Cu布线部412之间、第一Cu接合部416与第一Cu防扩散膜414之间以及第一Cu接合部416与第一层间绝缘膜415之间。因此，第一Cu接合部416与第一Cu布线部412夹着第一Cu障壁层417而相互电连接。应注意，第一Cu障壁层417为用于防止Cu从第一Cu接合部416扩散至第一层间绝缘膜415中的薄膜，并例如由Ti、Ta、Ru或它们任一者的氮化物形成。

[0305] 第二半导体构件420包括第二半导体基板（图中未显示）、第二SiO2层421、第二Cu布线部422、第二Cu障壁膜423、第二Cu防扩散膜424、第二层间绝缘膜425、第二Cu接合部426、第二Cu障壁层427以及界面Cu障壁膜428。

[0306] 应注意，第二半导体构件420的第二半导体基板、第二SiO2层421及第二Cu布线部422的构造类似于第一半导体构件410的第一半导体基板、第一SiO2层411及第一Cu布线部
412的构造。此外，第二半导体构件420的第二Cu障壁膜423、第二Cu防扩散膜424及第二层间绝缘膜425的构造类似于第一半导体构件410的第一Cu障壁膜413、第一Cu防扩散膜414及第一层间绝缘膜415的构造。

[0307] 第二Cu接合部426（其为第二金属膜）以埋入方式设置于呈绝缘膜形式的第二层间绝缘膜425的在第二Cu防扩散膜424侧的相反侧上的表面上。应注意，在本实施例中，第二Cu接合部426由具有正方形表面的Cu膜构成，如图15所示。然而，本发明并不限于此，而是可通过考虑各种条件（例如所需的接触电阻及设计规则）来适当地改变第二Cu接合部426的表面形状。

[0308] 此外，在本实施例中，第二Cu接合部426的位于接合侧（即，位于接合界面Sj侧）的表面积或说接合侧表面的大小被制作成小于第一Cu接合部416的相应表面积，如图14及图15所示。于是，将第二Cu接合部426的尺寸设置成使得：即使出现了第一半导体构件410与第二半导体构件420之间被估算出来的最大的接合未对准，第二Cu接合部426与第一层间绝缘膜415也不会在接合界面Sj上相互接触。更具体而言，将第二Cu接合部426的尺寸设置成使得：例如如图14所示如果用Δa来表示第二Cu接合部426的侧表面与第一Cu障壁层417的侧表面之间的最小距离，则Δa的尺寸大于所估算出来的最大的接合未对准。

[0309] 第二Cu障壁层427以包覆第二Cu接合部426的方式设置于第二Cu接合部426与第二Cu布线部422之间、第二Cu接合部426与第二Cu防扩散膜424之间以及第二Cu接合部426与第二层间绝缘膜425之间。因此，第二Cu接合部426与第二Cu布线部422夹着第二Cu障壁层427而相互电连接。应注意，类似于第一Cu障壁层417，第二Cu障壁层427为用于防止Cu从第二Cu接合部426扩散至第二层间绝缘膜425中的薄膜，并例如由Ti、Ta、Ru或它们任一者的氮化物形成。

[0310] 界面Cu障壁膜428（即，界面障壁膜或界面障壁部）形成于第二层间绝缘膜425上。在这种情况下，界面Cu障壁膜428被形成得使界面Cu障壁膜428在接合侧上的表面与第二Cu接合部426在接合侧上的表面可以基本上相互齐平。换言之，界面Cu障壁膜428被设置于第一Cu接合部416的位于接合界面Sj侧的表面区域内的如下区域中：该区域包括未接合至第二Cu接合部426的表面区域。通过将界面Cu障壁膜428设置在如上所述的区域或位置中，可防止Cu从Cu接合部通过接合界面Sj的与第一Cu接合部416及第二层间绝缘膜425相对的区域而扩散至呈SiO2膜形式的层间绝缘膜中。

[0311] 应注意，可使用例如SiN、SiON、SiCN或有机树脂等材料来形成界面Cu障壁膜428。然而，从增强与Cu膜的紧密接触的观点来看，优选的是特别由SiN来形成界面Cu障壁膜428。

[0312] 半导体器件的制造技术

[0313] 现在，参照图16A至图16M来阐述本实施例的半导体器件401的制造技术。应注意，图16A至图16L显示了在不同步骤中所制造的半导体构件的Cu接合部附近的示意性截面图，且图16M例示了第一半导体构件410与第二半导体构件420的接合处理的方式。

[0314] 首先，参照图16A至图16F来阐述第一半导体构件410的制造技术。在本实施例中，虽然图中未显示，但第一Cu障壁膜413及第一Cu布线部412按此顺序形成于第一SiO2层411的两个表面之一的预定区域中，第一SiO2层411为底部绝缘层。由此，第一Cu布线部412以埋入至第一SiO2层411的两个表面之一中（即，该第一Cu布线部412从第一SiO2层411的表面露出）的方式形成。

[0315] 随后，如图16A所示，在由第一SiO2层411、第一Cu布线部412及第一Cu障壁膜413构成的半导体构件的位于第一Cu布线部412侧的表面上形成第一Cu防扩散膜414。应注意，可通过与例如日本专利公开公报第2004-63859号中所揭露的相关技术中的固体摄像器件等半导体器件的制造方法相类似的方法，来形成第一SiO2层411、第一Cu布线部412、第一Cu障壁膜413及第一Cu防扩散膜414。

[0316] 随后，在第一Cu防扩散膜414上形成第一层间绝缘膜415。具体而言，在第一Cu防扩散膜414上形成厚度约50nm至500nm的SiO2膜或含碳二氧化硅（SiOC）膜，以形成第一层间绝缘膜415。应注意，例如可通过CVD（化学气相沉积）方法或旋转涂布（spin coating）方法来形成如上所述的此种第一层间绝缘膜415。

[0317] 此后，如图16B所示，在第一层间绝缘膜415上形成抗蚀剂膜450。随后，使用光刻技术来对抗蚀剂膜450执行图案化处理，以在第一Cu接合部416的形成区域中移除抗蚀剂膜450，从而形成开口450a。

[0318] 随后，例如使用已知的磁控管型的蚀刻装置对半导体构件的位于开口450a侧且上面形成有抗蚀剂膜450的表面执行干法蚀刻处理。因此，第一层间绝缘膜415的从抗蚀剂膜450的开口450a露出的区域被蚀刻。通过此蚀刻处理，将位于抗蚀剂膜450的开口450a的区域中的第一层间绝缘膜415及第一Cu防扩散膜414移除，以使第一Cu布线部412从第一层间绝缘膜415的开口415a露出，如图16C所示。应注意，在本实施例中，第一层间绝缘膜415的开口415a的开口直径例如为约4μm～100μm。

[0319] 此后，例如对已被执行蚀刻处理的上述表面执行灰化处理以及洗涤处理，该灰化处理中使用氧（O2）等离子体，该洗涤处理中使用基于有机胺的药物的溶液。通过这些处理，将残留在第一层间绝缘膜415上的抗蚀剂膜450及在蚀刻处理时产生的残余沉积物移除。

[0320] 随后，如图16D所示，在第一层间绝缘膜415及从第一层间绝缘膜415的开口415a露出的第一Cu布线部412上形成由Ti、Ta、Ru或它们任一者的氮化物制成的第一Cu障壁层417。具体而言，使用例如RF（射频）溅射方法等技术在Ar/N2气氛下在第一层间绝缘膜415及第一Cu布线部412上形成厚度约为5nm至50nm的第一Cu障壁层417。

[0321] 随后，如图16E所示，使用例如溅射方法或电镀方法等技术在第一Cu障壁层417上形成Cu膜451。通过此处理，使Cu膜451埋入至第一层间绝缘膜415的开口415a的区域中。

[0322] 此后，使用例如加热板（hot plate）或烧结退火装置（sinter annealing apparatus）等加热装置在氮气气氛下或在真空中将上面形成有Cu膜451的半导体构件加热至大约100℃～400℃且维持约1分钟～60分钟。通过此种热处理，使Cu膜451变硬以形成致密膜质量的Cu膜451。

[0323] 此后，如图16F所示，通过化学机械研磨（CMP）方法将Cu膜451及第一Cu障壁层417的不必要的部分移除。具体而言，通过CMP方法研磨Cu膜451的表面，直至第一层间绝缘膜415从该表面露出。

[0324] 在本实施例中，执行上文中参照图16A至图16F所述的步骤，以制造出第一半导体构件410。现在，参照图16G至图16L来阐述第二半导体构件420的制造技术。

[0325] 首先，类似于第一半导体构件410的制造过程（图16A所示的步骤），第二Cu障壁膜423及第二Cu布线部422按此顺序形成于第二SiO2层421的两个表面之一的预定区域中。随后，在由第二SiO2层421、第二Cu布线部422及第二Cu障壁膜423形成的半导体构件的位于第二Cu布线部422侧的表面上形成第二Cu防扩散膜424。

[0326] 随后，在第二Cu防扩散膜424上形成第二层间绝缘膜425。具体而言，例如在第二Cu防扩散膜424上，形成厚度约为50nm～500nm的SiO2膜或SiOC膜作为第二层间绝缘膜425。应注意，例如可通过CVD方法或旋转涂布方法来形成如上所述的此种第二层间绝缘膜425。随后，在第二层间绝缘膜425上，使用例如CVD方法或旋转涂布方法等技术来形成厚度约为5nm～100nm的界面Cu障壁膜428。此后，使用例如CVD方法或旋转涂布方法等技术在界面Cu障壁膜428上形成厚度约为50nm～200nm的SiO2膜或SiOC膜，从而形成绝缘膜452。

[0327] 随后，如图16G所示，在绝缘膜452上形成抗蚀剂膜453。随后，使用光刻技术对抗蚀剂膜453执行图案化处理，以移除第二Cu接合部426的形成区域中的抗蚀剂膜453，从而形成开口453a。应注意，开口453a的开口直径被设定成小于在上文中参照图16B所述的步骤中形成的抗蚀剂膜450的开口450a的开口直径。

[0328] 然而，上文所述的其中在抗蚀剂膜453中形成开口453a的半导体构件制造步骤并不限于图16G所示的实例，例如，抗蚀剂膜453可直接设置于界面Cu障壁膜428上并具有形成于其内的开口453a。图16H显示了当通过上述技术形成开口453a时半导体构件的示意性剖面。

[0329] 然而，如果采用图16H所示的技术，则Cu膜隔着第二Cu障壁层427被直接形成于界面Cu障壁膜428上，并随后通过CMP处理来研磨该Cu膜以形成第二Cu接合部426。然而，由于界面Cu障壁膜428通常是难以通过CMP方法来研磨的膜，因此如果采用图16H所示的技术，则在进行CMP处理时，在界面Cu障壁膜428上可能会出现一部分未被移除而残留下来的Cu膜。

[0330] 相反地，在图16G所示的开口453a的形成方法中，由于绝缘膜452形成于界面Cu障壁膜428上，因此未被移除而残留下来的那部分Cu膜可通过在对该Cu膜进行CMP处理时也研磨绝缘膜452而以更高确定性被消除。换言之，从防止在形成第二Cu接合部426时出现未被移除的一部分Cu膜的观点来看，图16G所示的开口453a的形成技术比图16H所示的开口453a的形成技术更优选。

[0331] 随后，使用已知的磁控管型的蚀刻装置对半导体构件的位于开口453a侧且上面形成有抗蚀剂膜453的表面执行干法蚀刻处理。因此，绝缘膜452的从抗蚀剂膜453的开口453a露出的区域被蚀刻。通过此种蚀刻处理，位于开口453a的区域中的绝缘膜452、界面Cu障壁膜428、第二层间绝缘膜425及第二Cu防扩散膜424被移除，如图16I所示，以使第二Cu布线部422从第二层间绝缘膜425的开口425a露出。应注意，第二层间绝缘膜425的开口425a的开口直径例如为约1μm～95μm。

[0332] 此后，例如对已被执行蚀刻处理的上述表面执行其中使用氧（O2）等离子体的灰化处理以及其中使用基于有机胺的药物的溶液的洗涤处理。通过这些处理，将残留在绝缘膜452上的抗蚀剂膜453及在蚀刻处理时产生的残余沉积物移除。

[0333] 随后，如图16J所示，在绝缘膜452及从第二层间绝缘膜425的开口425a露出的第二Cu布线部422上形成由Ti、Ta、Ru或它们任一者的氮化物制成的第二Cu障壁层427。具体而言，使用例如RF溅射方法等技术在Ar/N2气氛下在绝缘膜452及第二Cu布线部422上形成厚度约为5nm～50nm的第二Cu障壁层427。

[0334] 随后，如图16K所示，使用例如溅射方法或电镀方法等技术在第二Cu障壁层427上形成Cu膜454。通过这种处理，使Cu膜454埋入至第二层间绝缘膜425的开口425a的区域中。

[0335] 此后，使用例如加热板或烧结退火装置等加热装置在氮气气氛下或在真空中将上面形成有Cu膜454的半导体构件加热至约100℃～400℃且保持约1分钟～60分钟。通过此种热处理，使Cu膜454变硬以形成致密膜质量的Cu膜454。

[0336] 此后，如图16L所示，通过化学机械研磨（CMP）方法将Cu膜454、第二Cu障壁层427及绝缘膜452的不必要的部分移除。具体而言，通过CMP方法研磨Cu膜454侧的表面，直至界面Cu障壁膜428从该表面露出。在本实施例中，执行在上文中参照图16G至图16L所述的各种步骤，以制造出第二半导体构件420。

[0337] 此后，通过上述过程而制造的图16F所示的第一半导体构件410与图16L所示的第二半导体构件420相互结合。结合步骤（即，接合步骤）的具体处理内容如下所述。

[0338] 首先，对第一半导体构件410的位于第一Cu接合部416侧的表面及第二半导体构件420的位于第二Cu接合部426侧的表面执行除去处理（reduction process），以移除Cu接合部的表面上的氧化物膜（即，移除氧化物）。通过此种移除，使清洁的Cu从Cu接合部的表面露出。应注意，作为此种情况下的除去处理，可采用其中使用了药物（例如甲酸）的溶液的湿法蚀刻处理，或采用其中使用了例如Ar、NH3或H2的等离子体的干法蚀刻处理。

[0339] 随后，第一半导体构件410的位于第一Cu接合部416侧的表面与第二半导体构件420的位于第二Cu接合部426侧的表面相互接触或相互结合，如图16M所示。由此，第一Cu接合部416与对应的第二Cu接合部426在它们被定位成相互面对之后相互结合。

[0340] 随后，在其中第一半导体构件410与第二半导体构件420相互结合的状态中，使用例如加热板或RTA（快速热退火）装置等加热装置来使结合起来的构件退火，以使第一Cu接合部416与第二Cu接合部426相互接合。具体而言，例如在大气压的N2气氛下或在真空中将结合起来的构件加热至约100℃～400℃且保持约五分钟～两小时。

[0341] 此外，通过此种接合处理，界面Cu障壁膜428被设置于第一Cu接合部416的位于接合界面Sj侧的表面区域内的如下区域中：该区域包括未接合至第二Cu接合部426的表面区域。更具体而言，如图14所示，界面Cu障壁膜428被设置于设置如下区域中：该区域包括接合界面Sj的其中有第一Cu接合部416与第二层间绝缘膜425相互面对的区域。

[0342] 在本实施例中，通过此种方式执行Cu-Cu接合处理。应注意，半导体器件401的制造技术除上述接合步骤之外均可类似于例如固体摄像器件等半导体器件的制造技术（例如，参照日本专利公开公报第2007-234725号）。

[0343] 如上所述，在本实施例的半导体器件401中，界面Cu障壁膜428设置于如下区域中：该区域包括其中有第一半导体构件410的第一Cu接合部416与第二半导体构件420的第二层间绝缘膜425相互面对的接合界面区域。因此，在本实施例中，即使在半导体构件进行接合时出现了接合未对准，也不会在接合界面Sj上出现Cu接合部与层间绝缘膜之间的接触区域，并且能够消除上文中所述的在接合界面Sj上的电特性方面的故障。

[0344] 此外，在本实施例中，如上文中所述，第一Cu接合部416的位于接合侧的表面积被制作成足够大于第二Cu接合部426的相应表面积。因此，在本实施例中，即使在半导体构件410与半导体构件420相互接合时出现了未对准，Cu接合部之间的接触面积及接触电阻也不会改变，并能够抑制半导体器件401的电特性或性能的劣化。具体而言，由于在本实施例中能够抑制接合界面Sj的接触电阻的增大，因此可抑制半导体器件401的功耗的增大及处理速度的降低。

[0345] 此外，在本实施例中，由于界面Cu障壁膜428设置于第一Cu接合部416与第二层间绝缘膜425之间，因此可增大它们之间的紧密接触力。于是，在本实施例中，可增大第一半导体构件410与第二半导体构件420之间的接合强度。

[0346] 由上述内容可知，根据本实施例，半导体器件401可被设置成能够进一步抑制接合界面上的电特性的劣化并具有更高可靠性程度的接合界面Sj。

[0347] 2、第二实施例

[0348] 半导体器件的构造

[0349] 图17及图18显示了根据第三实施方案的第二实施例的半导体器件的一般构造。具体而言，图17显示了根据第二实施例的半导体器件在接合界面附近的示意性剖面图，且图18显示了在接合界面附近的示意性俯视平面图，并例示了Cu接合部与界面Cu障壁膜的配置关系。应注意，在图17及图18中，为简化说明，仅显示了接合界面附近的构造。此外，在图17及图18所示的本实施例的半导体器件402中，与图14及图15所示的第一实施例的半导体器件401的元件相同的元件由相同的附图标记指示。

[0350] 首先参照图17，半导体器件402包括第一半导体构件430（其为第一半导体部）、第二半导体构件440（其为第二半导体部）以及界面Cu障壁膜450（其为界面障壁膜或界面障壁部）。

[0351] 第一半导体构件430包括第一半导体基板（图中未显示）、第一SiO2层411、第一Cu布线部412、第一Cu障壁膜413、第一Cu防扩散膜414、第一层间绝缘膜415、第一Cu接合部416、第一Cu障壁层417以及第一Cu籽晶层431。

[0352] 根据图17与图14之间的比较可以看出，本实施例中的第一半导体构件430被构造成使第一Cu籽晶层设置于第一实施例的第一半导体构件410中的第一Cu接合部416与第一Cu障壁层417之间。第一半导体构件430的其他部分的构造类似于上文中所述的第一实施例的第一半导体构件410的构造。因此，以下仅给出第一Cu籽晶层431的构造的说明。

[0353] 如上所述，第一Cu籽晶层431（其为籽晶层）设置于第一Cu接合部416与第一Cu障壁层417之间，并被设置成覆盖第一Cu接合部416。

[0354] 第一Cu籽晶层431由包含很可能与氧发生反应的金属材料的Cu层或Cu合金层形成。作为包含于第一Cu籽晶层431中的金属材料，例如可使用相比于与氢的反应更可能与氧发生反应的金属材料。具体而言，可使用Fe、Mn、V、Cr、Mg、Si、Ce、Ti、Al等金属材料。应注意，在上述提及的这些金属材料中，Mn、Mg、Ti或Al为适用于半导体器件的材料。此外，从减小接合界面Sj的布线电阻的观点来看，尤其优选的是使用Mn或Ti作为欲被包含于第一Cu籽晶层431中的金属材料。

[0355] 第二半导体构件440包括第二半导体基板（图中未显示）、第二SiO2层421、第二Cu布线部422、第二Cu障壁膜423、第二Cu防扩散膜424、第二层间绝缘膜425、第二Cu接合部426、第二Cu障壁层427以及第二Cu籽晶层441。

[0356] 从图17及图14可明显地看出，本实施例中的第二半导体构件440被构造成使第一实施例的半导体构件420不包括界面Cu障壁膜428而包括设置于第二Cu接合部426与第二Cu障壁层427之间的第二Cu籽晶层441。第二半导体构件440的其他部分的构造类似于上文中所述的第一实施例的第二半导体构件420的构造。因此，以下仅阐述第二Cu籽晶层441的构造。

[0357] 第二Cu籽晶层441如上所述设置于第二Cu接合部426与第二Cu障壁层427之间，并被形成得覆盖第二Cu接合部426。类似于第一Cu籽晶层431，第二Cu籽晶层441由包含很可能与氧发生反应的金属材料的Cu层或Cu合金层形成。此外，包含于第二Cu籽晶层441中的金属材料可适宜地选自针对第一Cu籽晶层431所说明的那些金属材料。应注意，在本实施例中，包含于第二Cu籽晶层441中的金属材料与包含于第一Cu籽晶层431中的金属材料相同。

[0358] 界面Cu障壁膜450为通过在使第一半导体构件430与第二半导体构件440接合于一起时所进行的热处理（即，通过退火处理）、让包含于Cu籽晶层中的金属材料与相关的层间绝缘膜（主要是第二层间绝缘膜425）中的氧反应而制造的膜。换言之，界面Cu障壁膜450为自形成膜。因此，界面Cu障壁膜450形成于接合界面Sj的其中有第一半导体构件430的第一Cu接合部416与第二半导体构件440的第二层间绝缘膜425相互面对的区域中，并由例如MnOx、MgOx、TiOx或AlOx等氧化物膜构成。

[0359] 应注意，在图17中，为清楚地指示界面Cu障壁膜450的形成位置，所显示的是界面Cu障壁膜450被形成得沿接合界面Sj从第二Cu接合部426的侧表面延伸至第一Cu障壁层417的侧表面。然而，界面Cu障壁膜450的形成区域并不限于此。

[0360] 界面Cu障壁膜450为用于防止Cu通过第一Cu接合部416与第二层间绝缘膜425之间的相对区域而从Cu接合部扩散至层间绝缘膜中的膜。因此，界面Cu障壁膜450可沿接合界面Sj至少形成于第一Cu接合部416与第二层间绝缘膜425之间的相对区域中。应注意，例如可通过在进行第一半导体构件430与第二半导体构件440之间的接合处理时调整退火条件、调整每一Cu籽晶层中的金属材料的含量等，来适宜地设定界面Cu障壁膜450的形成区域。

[0361] 半导体器件的制造技术

[0362] 现在，参照图19A至图19E来阐述本实施例的半导体器件402的制造技术。应注意，图19A至图19D显示的是在各个步骤中所制造的半导体构件的Cu接合部附近的示意性剖面图，且图19E例示了第一半导体构件430与第二半导体构件440之间的接合处理的方式。应注意，在以下说明中，将适宜地参照用于例示第一实施例中的各步骤的那些图（即，图16A至图16M）来给出与第一实施例的半导体器件的制造技术的步骤相类似的步骤的说明。

[0363] 首先，在本实施例中，类似于在上文中参照图16A所述的第一实施例中的第一半导体构件410的制造过程中那样，第一Cu障壁膜413、第一Cu布线部412及第一Cu防扩散膜414按此顺序形成于第一SiO2层411上。随后，类似于在上文中参照图16B及图16C所述的第一实施例中的第一半导体构件410的制造过程中那样，在第一Cu防扩散膜414上形成第一层间绝缘膜415（其为第一氧化物膜）及第一层间绝缘膜415的开口415a。应注意，同样在本实施例中，第一层间绝缘膜415的开口415a的开口直径例如为约4μm～100μm。此外，类似于在上文中参照图16D所述的第一实施例中的第一半导体构件410的制造过程中那样，在第一层间绝缘膜415及从第一层间绝缘膜415的开口415a露出的第一Cu布线部412上形成第一Cu障壁层417。

[0364] 随后，如图19A所示，使用例如RF溅射方法等技术在Ar/N2气氛下在第一Cu障壁层417上形成厚度约为5nm～50nm的第一Cu籽晶层431。第一Cu籽晶层431可以是例如CuMn层、CuAl层、CuMg层或CuTi层。

[0365] 随后，如图19B所示，使用例如溅射方法或电镀方法等技术在第一Cu籽晶层431上形成Cu膜455。通过这种处理，使Cu膜455埋入至第一层间绝缘膜415的开口415a的区域中。

[0366] 此后，使用例如加热板或烧结退火装置等加热装置在氮气气氛下或在真空中将上面形成有Cu膜455的半导体构件在约100℃～400℃下加热大约1分钟～60分钟。通过此种热处理，使Cu膜455变硬以形成致密膜质量的Cu膜455。

[0367] 随后，如图19C所示，通过CMP方法将Cu膜455、第一Cu籽晶层431及第一Cu障壁层417的不必要的部分移除。具体而言，通过CMP方法研磨Cu膜455的表面，直至第一层间绝缘膜415从该表面露出。

[0368] 在本实施例中，以如上所述的此种方式制造出第一半导体构件430。此外，在本实施例中，类似于上述第一半导体构件430，制造出第二半导体构件440。

[0369] 图19D显示了根据本实施例制造的第二半导体构件440的示意性剖面图。然而，在本实施例中，当在制造第二半导体构件440的中途在第二层间绝缘膜425（其为第二氧化物膜）中形成开口时，该开口的开口直径被制作成小于上文中根据图16C所述的第一层间绝缘膜415中的开口直径，即，小于约4μm～100μm。更具体而言，第二层间绝缘膜425中的开口的开口直径被设定成约1μm～95μm。

[0370] 此后，类似于在第一实施例中那样，均以如上所述的此种方式制造的如图19C所示的第一半导体构件430与如图19D所示的第二半导体构件440相互结合。

[0371] 具体而言，对第一半导体构件430的位于第一Cu接合部416侧的表面及第二半导体构件440的位于第二Cu接合部426侧的表面执行除去处理，以移除每一Cu接合部的表面上的氧化物膜或氧化物，从而使清洁的Cu从每一Cu接合部的表面露出。应注意，作为此种情况下的除去处理，采用其中使用药物（例如甲酸）的溶液的湿法蚀刻处理，或采用其中使用例如Ar、NH3或H2的等离子体的干法蚀刻处理。

[0372] 随后，第一半导体构件430的位于第一Cu接合部416侧的表面与第二半导体构件440的位于第二Cu接合部426侧的表面相互接触或相互结合，如图19E所示。随后，在第一半导体构件430与第二半导体构件440相互结合的状态中，使用例如加热板或RTA装置等加热装置来使结合起来的构件退火，以使第一Cu接合部416与第二Cu接合部426相互接合。具体而言，例如在大气压的N2气氛下或在真空中将结合起来的构件加热至约100℃～400℃且保持约五分钟～两小时。

[0373] 此外，在进行上述接合处理时，Cu籽晶层中的金属材料（例如Mn、Mg、Ti或Al）选择性地与层间绝缘膜（主要是第二层间绝缘膜425）中的氧发生反应。因此，界面Cu障壁膜450形成于接合界面Sj的其中有第一半导体构件430的第一Cu接合部416与第二半导体构件440的第二层间绝缘膜425相互面对的区域中。具体而言，通过上述接合处理，界面Cu障壁膜450设置于第一Cu接合部416的位于接合界面Sj侧的表面区域内的如下区域中：该区域包括其中第一Cu接合部416未接合至第二Cu接合部426的表面区域。

[0374] 在本实施例中，以如上所述的此种方式执行Cu-Cu接合处理。应注意，半导体器件402的制造过程除上述接合步骤之外均可类似于例如固体摄像器件等半导体器件的现有的制造技术，例如类似于日本专利公开公报第2007-234725号中所揭露的制造技术。

[0375] 如上所述，同样在本实施例的半导体器件402中，类似于在上文中所述的第一实施例中那样，界面Cu障壁膜450设置于接合界面Sj的其中有第一半导体构件430的第一Cu接合部416与第二半导体构件440的第二层间绝缘膜425相互面对的区域中。因此，在本实施例中，也可实现与通过第一实施例而获得的效果相类似的效果。

[0376] 此外，在如本实施例中那样设置有Cu籽晶层并通过电镀方法在该Cu籽晶层上形成Cu接合部的情形中，Cu籽晶层中的Cu被用作Cu镀膜的核心。因此，在本实施例中，能够增强Cu接合部与相关的层间绝缘膜之间的紧密接触力。

[0377] 3、第三实施例

[0378] 半导体器件的构造

[0379] 图20及图21显示了根据本发明第三实施方案的第三实施例的半导体器件的一般构造。具体而言，图20显示了本实施例的半导体器件的接合界面附近的示意性剖面图，且图21显示了接合界面附近的示意性俯视平面图，并例示了各Cu接合部与下文所述的第二Cu障壁层的界面层部的配置关系。应注意，在图20及图21中，为简化说明，仅显示了一个接合界面的构造。此外，在图20及图21所示的本实施例的半导体器件403中，与上文中参照图14及图15所述的第一实施例的半导体器件401中的元件相同的元件由相同的附图标记指示。

[0380] 参照图20，半导体器件403包括第一半导体构件410（其为第一半导体部）和第二半导体构件460（其为第二半导体部）。应注意，本实施例的半导体器件403中的第一半导体构件410的构造类似于上文中参照图14所述的第一实施例的半导体器件401的构造。因此，此处将会省略第一半导体构件410的重复说明，以避免冗余。

[0381] 第二半导体构件460包括第二半导体基板（图中未显示）、第二SiO2层421、第二Cu布线部422、第二Cu障壁膜423、第二Cu防扩散膜424、第二层间绝缘膜425、第二Cu接合部426以及第二Cu障壁层461（其为障壁金属层）。

[0382] 通过图20与图14之间的比较明显看出，本实施例中的第二半导体构件460被构造成使第一实施例中的半导体构件420不包括界面Cu障壁膜428，而是改变了第二Cu障壁层427的构造。第二半导体构件460的其他部分的构造类似于上文中所述的第一实施例的第二半导体构件420的相应部分的构造。因此，以下仅阐述第二Cu障壁层461的构造。

[0383] 参照图20，第二Cu障壁层461包括障壁本体部461a及界面层部461b（其为界面障壁部），障壁本体部461a被设置成覆盖第二Cu接合部426，且界面层部461b被形成得沿接合界面Sj从障壁本体部461a的位于接合界面Sj侧的端部延伸。

[0384] 具体而言，在本实施例中，第二Cu障壁层461的界面层部461b设置于接合界面Sj的其中有第一半导体构件410的第一Cu接合部416与第二半导体构件460的第二层间绝缘膜425相互面对的区域中。此外，第二Cu障壁层461的界面层部461b防止Cu通过第一Cu接合部
416与第二层间绝缘膜425的相对区域而从Cu接合部扩散至层间绝缘膜中。因此，在本实施例中，界面层部461b在沿着接合界面Sj的方向上的宽度被设定成使得：即使在接合时出现了所估算出来的最大未对准，在接合界面Sj上也不会出现第一Cu接合部416与第二层间绝缘膜425之间的接触区域。应注意，类似于在上文中所述的第一实施例中那样，第二Cu障壁层461由例如Ti、Ta、Ru或它们任一者的氮化物构成。

[0385] 半导体器件的制造技术

[0386] 现在，参照图22A至图22H来阐述本实施例的半导体器件403的制造技术。应注意，图22A至图22G显示了在各个步骤中所制造的半导体构件的Cu接合部附近的示意性剖面图，且图22H例示了第一半导体构件410与第二半导体构件460的接合处理的方式。此外，在说明与上文中所述的第一实施例的半导体器件的制造技术的步骤相类似的步骤时，将适宜地参照第一实施例中的各步骤的图，即图16A至图16M。此外，由于本实施例中的第一半导体构件410的制造技术类似于上文中参照图16A至图16F所述的第一实施例中的制造技术，因此，此处将省略第一半导体构件410的制造技术的说明，以避免冗余。所以，以下将阐述第二半导体构件460的制造技术及Cu-Cu接合技术。

[0387] 首先，在本实施例中，以与上文中参照图16A所述的第一实施例的第一半导体构件410的制造步骤中相类似的方式，第二Cu障壁膜423、第二Cu布线部422及第二Cu防扩散膜
424按此顺序形成于第二SiO2层421上。随后，以与在上文中参照图16B所述的第一实施例中的第一半导体构件410的制造步骤中相类似的方式，在第二Cu防扩散膜424上形成第二层间绝缘膜425。

[0388] 随后，如图22A所示，在第二层间绝缘膜425上形成抗蚀剂膜456。随后，使用光刻技术来对抗蚀剂膜456执行图案化处理，以在第二Cu障壁层461的形成区域中移除抗蚀剂膜456，从而形成开口456a。因此，第二层间绝缘膜425从抗蚀剂膜456的开口456a露出。

[0389] 随后，使用已知的磁控管型的蚀刻装置对半导体构件的位于开口456a侧且上面形成有抗蚀剂膜456的表面执行干法蚀刻处理。因此，第二层间绝缘膜425的从抗蚀剂膜456的开口456a露出的区域被蚀刻。于是，第二层间绝缘膜425通过该蚀刻被移除了约10nm～50nm。因此，在第二层间绝缘膜425的表面上形成了深度大约为10nm～50nm的凹陷部425b，如图22B所示。

[0390] 此后，例如对已被执行了蚀刻的上述表面执行其中使用氧（O2）等离子体的灰化处理以及其中使用基于有机胺的药物的溶液的洗涤处理。通过这些处理，将残留在第二层间绝缘膜425上的抗蚀剂膜456以及在蚀刻处理时产生的残余沉积物移除。

[0391] 随后，在第二层间绝缘膜425上形成抗蚀剂膜457，如图22C所示。随后，使用光刻技术对抗蚀剂膜457执行图案化处理，以移除第二Cu障壁层461的障壁本体部461a的形成区域中的抗蚀剂膜457，从而形成开口457a。因此，第二层间绝缘膜425的凹陷部425b的底部从抗蚀剂膜457的开口457a露出。

[0392] 此后，使用例如已知的磁控管型的蚀刻装置对半导体构件的位于开口457a侧且上面形成有抗蚀剂膜457的表面执行干法蚀刻处理。因此，第二层间绝缘膜425的凹陷部425b的从抗蚀剂膜457的开口457a露出的区域被部分地蚀刻。

[0393] 在此蚀刻处理中，将位于开口457a的上述区域中的第二层间绝缘膜425及第二Cu防扩散膜424移除，以使第二Cu布线部422从第二层间绝缘膜425的开口425a露出，如图22D所示。此外，在本实施例中，第二层间绝缘膜425的开口425a的开口直径被设置成为例如约1μm～95μm。应注意，在此蚀刻处理中，第二层间绝缘膜425的凹陷部425b的其中第二层间绝缘膜425未被移除的区域为第二Cu障壁层461的界面层部461b的形成区域。

[0394] 此后，例如，对已被执行了蚀刻处理的上述表面执行其中使用氧（O2）等离子体的灰化处理以及其中使用基于有机胺的药物的溶液的洗涤处理。通过这些处理，将残留在第二层间绝缘膜425上的抗蚀剂膜457及在蚀刻处理时产生的残余沉积物移除。

[0395] 随后，如图22E所示，在第二层间绝缘膜425及从第二层间绝缘膜425的开口425a露出的第二Cu布线部422上形成由Ti、Ta、Ru或它们任一者的氮化物制成的第二Cu障壁层461。具体而言，使用例如RF溅射方法等技术在Ar/N2气氛下在第二层间绝缘膜425及第二Cu布线部422上形成厚度约为5nm～50nm的第二Cu障壁层461。通过此种处理，障壁本体部461a形成于从第二层间绝缘膜425的开口425a露出的第二Cu布线部422上以及第二层间绝缘膜425的侧表面上。此外，通过上述处理，界面层部461b形成于第二层间绝缘膜425的凹陷部425b上。

[0396] 此后，使用例如溅射方法或电镀方法的技术在如图22F所示的第二Cu障壁层461上形成Cu膜458。通过此种处理，使Cu膜458埋入至第二层间绝缘膜425的开口425a的区域中。

[0397] 随后，使用例如加热板或烧结退火装置等加热装置在氮气气氛下或在真空中将上面形成有Cu膜458的半导体构件在约100℃～400℃下加热约1分钟～60分钟。通过此种热处理，使Cu膜458变硬以形成致密膜质量的Cu膜458。

[0398] 随后，通过化学机械研磨（CMP）方法将Cu膜458及第二Cu障壁层461的不必要的部分移除，如图22G所示。此时，调整CMP方法的处理条件，使得界面层部461b可保留于第二层间绝缘膜425的凹陷部425b上。具体而言，通过CMP方法研磨Cu膜458的表面，直至第二层间绝缘膜425从该表面露出。在本实施例中，以如上所述的此种方式制造出第二半导体构件460。

[0399] 此后，以如上所述的此种方式制造出来的如图22G所示的第二半导体构件460与以类似于上文中所述的第一实施例中的方式制造出来的如图16F所示的第一半导体构件410按照类似于第一实施例中的方式相互结合。

[0400] 具体而言，对第一半导体构件410的位于第一Cu接合部416侧的表面及第二半导体构件460的位于第二Cu接合部426侧的表面执行除去处理，以移除每一Cu接合部的表面上的氧化物膜或氧化物，从而使清洁的Cu从每一Cu接合部的表面露出。应注意，作为此种情况下的除去处理，采用了其中使用药物（例如甲酸）的溶液的湿法蚀刻处理或采用了其中使用例如Ar、NH3或H2的等离子体的干法蚀刻处理。

[0401] 随后，第一半导体构件410的位于第一Cu接合部416侧的表面与第二半导体构件460的位于第二Cu接合部426侧的表面相互接触或相互结合，如图22H所示。随后，在第一半导体构件410与第二半导体构件460相互结合的状态中，使用例如加热板或RTA装置等加热装置来使结合起来的构件退火，以使第一Cu接合部416与第二Cu接合部426相互接合。具体而言，例如在大气压的N2气氛下或在真空中将结合起来的构件在约100℃～400℃下加热约五分钟～两小时。

[0402] 此外，通过上述接合处理，第二Cu障壁层461的界面层部461b设置于第一Cu接合部416的位于接合界面Sj侧的表面区域内的如下区域中：该区域包括未接合至第二Cu接合部
426的表面区域。更具体而言，如图20所示，第二Cu障壁层461的界面层部461b被设置在如下的区域中：该区域包括接合界面Sj的其中有第一Cu接合部416与第二层间绝缘膜425相互面对的区域。

[0403] 在本实施例中，以如上所述的此种方式执行Cu-Cu接合处理。应注意，半导体器件402的制造过程除上述接合步骤之外均可类似于例如固体摄像器件等半导体器件的现有制造技术，例如可类似于日本专利公开公报第2007-234725号中所揭露的制造技术。

[0404] 如上所述，同样在本实施例中，类似于在上文中所述的第一实施例中那样，第二Cu障壁层461的界面层部461b设置于接合界面Sj的其中有第一半导体构件410的第一Cu接合部416与第二半导体构件460的第二层间绝缘膜425相互面对的区域中。因此，在本实施例中，也将实现与通过第一实施例而获得的效果相类似的效果。

[0405] 4、各种变形例及参考例

[0406] 现在，将阐述上文中所说明的各实施例的半导体器件的各种变形例。

[0407] 变形例1

[0408] 虽然，在上文中参照图14所述的第一实施例的半导体器件401中，第二Cu防扩散膜424、第二层间绝缘膜425及界面Cu障壁层428设置于第二半导体构件420的第二Cu布线部
422上，但本发明并不限于此种构造。例如，可使用其中将界面Cu障壁膜仅设置于第二Cu布线部422上的另一种构造。

[0409] 图23显示了该构造即变形例1的实例。图23具体地显示了变形例1的半导体器件404在接合界面Sj附近的示意性剖面。应注意，在变形例1的半导体器件404中，与上文中参照图14所述的第一实施例的半导体器件401中的元件相同的元件由相同的附图标记指示。

[0410] 参照图23，半导体器件404包括第一半导体构件410及第二半导体构件470。应注意，由于本变形例1的半导体器件404的第一半导体构件410的构造类似于上文中参照图14所述的第一实施例的相应构造，因此，此处将省略第一半导体构件410的说明，以避免冗余。

[0411] 第二半导体构件470包括第二半导体基板（图中未显示）、第二SiO2层421、第二Cu布线部422、第二Cu障壁膜423、界面Cu障壁膜471（其为界面障壁膜或界面障壁部）、第二Cu接合部426、以及第二Cu障壁层427。应注意，第二半导体构件470的除界面Cu障壁膜471之外的其他部分在构造上类似于上文中所述的第一实施例中的第二半导体构件420的相应部分。

[0412] 界面Cu障壁膜471（其为Cu防扩散膜）设置于第二SiO2层421、第二Cu布线部422及第二Cu障壁膜423上，且此外，该界面Cu障壁膜471以覆盖第二Cu障壁层427的侧部的方式设置着。因此，在本实例中，界面Cu障壁膜471不仅防止Cu从Cu接合部扩散至层间绝缘膜中，而且还起着与上文中所述的第一实施例的第二半导体构件420的第二Cu防扩散膜424及第二层间绝缘膜425相类似的作用。

[0413] 应注意，类似于第一实施例中的界面Cu障壁膜428，界面Cu障壁膜471可由例如SiN、SiON、SiCN或有机树脂等材料形成。

[0414] 例如可以按照如下方式来制造本变形例的第二半导体构件470。首先，第二Cu障壁膜423及第二Cu布线部422按此顺序以与上文中参照图16A所述的第一实施例的第一半导体构件410的制造步骤中相类似的方式形成于第二SiO2层421上。随后，在第二SiO2层421、第二Cu布线部422及第二Cu障壁膜423上形成厚度约为5nm～500nm的界面Cu障壁膜471。

[0415] 随后，在界面Cu障壁膜471上形成抗蚀剂膜459，如图24所示。此后，使用光刻技术对抗蚀剂膜459执行图案化处理，以移除第二Cu接合部426的形成区域中的抗蚀剂膜459，从而形成开口459a。因此，界面Cu障壁膜471从抗蚀剂膜459的开口459a露出。此后，执行上文中参照图16I至图16L所述的第一实施例中的第二半导体构件420的制造步骤，以制造出本变形例的第二半导体构件470。

[0416] 在本变形例的构造中，第一Cu接合部416的位于接合界面Sj侧上的表面区域的一部分（在这一部分中，第一Cu接合部416未接合至第二Cu接合部426）被设置成处于与界面Cu障壁膜471相接触的状态。因此，在本变形例的构造中，Cu接合部的Cu不会扩散至外部的氧化物膜中，因此，可实现与通过第一实施例而实现的效果相类似的效果。

[0417] 变形例2

[0418] 虽然如上文中参照图17所述，第二实施例是其中在第一半导体构件430及第二半导体构件440二者中都设置有Cu籽晶层的实例，但本发明并不限于此。Cu籽晶层可被至少设置于上述两个半导体构件之中的在Cu接合部的接合侧上具有更大表面积的那一者中。例如，在图17所示的半导体器件402中，Cu籽晶层可仅设置于第一半导体构件430的第一Cu接合部416与第一Cu障壁层417之间。

[0419] 同样在此情形中，通过在接合时的退火处理，第一半导体构件430的Cu籽晶层中的金属材料（例如Mn、Mg、Ti或Al）与第二半导体构件440的第二层间绝缘膜425（该第二层间绝缘膜425与Cu籽晶层隔着接合界面Sj而相对）中的氧发生反应。因此，同样在本变形例中，界面障壁膜形成于接合界面Sj的其中有第一半导体构件430的第一Cu接合部416与第二半导体构件440的第二层间绝缘膜425相互面对的区域中，并实现了与通过第一实施例而实现的效果相类似的效果。

[0420] 变形例3

[0421] 虽然上文中所述的第三实施例被构造成使得第二半导体构件460中的第二Cu障壁层461的界面层部461b以埋入至第二层间绝缘膜425的接合侧表面中的方式形成，但本发明并不限于此。例如，可以按照其他方式将第二Cu障壁层461构造成使得界面层部461b设置于第二层间绝缘膜425的接合侧表面上。

[0422] 图25显示了该构造即变形例3的实例。具体而言，图25显示了变形例3的半导体器件405在接合界面Sj附近的示意性剖面。应注意，在图25所示的变形例3的半导体器件405中，与上文中参照图20所述的第三实施例的半导体器件403中的元件相同的元件由相同的附图标记指示。

[0423] 参照图25，本变形例的半导体器件405包括第一半导体构件410及第二半导体构件480。应注意，由于本变形例的半导体器件405中的第一半导体构件410的构造类似于上文中参照图20所述的第三实施例中的相应构造，因此，此处将省略第一半导体构件410的重复说明，以避免冗余。

[0424] 第二半导体构件480包括第二半导体基板（图中未显示）、第二SiO2层421、第二Cu布线部422、第二Cu障壁膜423、第二Cu防扩散膜424、第二层间绝缘膜481、第二Cu接合部426、第二Cu障壁层461以及界面Cu障壁膜482。

[0425] 应注意，在本变形例的第二半导体构件480中，第二半导体基板（图中未显示）、第二SiO2层421、第二Cu布线部422、第二Cu障壁膜423及第二Cu防扩散膜424被构造得类似于上文中所述的第三实施例的第二半导体构件460的相应组件。此外，本变形例中的第二Cu接合部426及第二Cu障壁层461被构造得类似于上文中所述的第三实施例的第二半导体构件460的相应组件。

[0426] 在本变形例中，第二Cu障壁层461的界面层部461b设置于第二层间绝缘膜481的接合侧表面上。因此，在第二层间绝缘膜481的表面上未形成设置于第三实施例中的第二凹陷部425b。

[0427] 此外，在本变形例中，界面Cu障壁膜482以覆盖第二Cu障壁层461的界面层部461b的侧部或侧表面的方式形成于第二层间绝缘膜481的表面上。此外，此时，界面Cu障壁膜482的膜厚度与界面层部461b的膜厚度被制作成基本上彼此相等，使得界面Cu障壁膜482的位于接合界面Sj侧的表面与界面层部461b的位于接合界面Sj侧的表面可基本上彼此齐平。应注意，类似于第一实施例中的界面Cu障壁膜428，界面Cu障壁膜482可由例如SiN、SiON、SiCN或有机树脂等材料形成。

[0428] 在本变形例中，在接合界面Sj的除第一Cu接合部416与第二Cu接合部426之间的接合区域之外的区域中，第一Cu接合部416被设置成处于与第二Cu障壁层461的界面层部461b及/或界面Cu障壁膜482相接触的状态。因此，在本变形例的构造中，也能够防止Cu接合部中的Cu扩散至层间绝缘膜中，因此，实现了与通过第一实施例而实现的效果相类似的效果。

[0429] 应注意，本变形例可被进一步修改成使其不包括界面Cu障壁膜482。在这种情况下，虽然在第二Cu障壁层461的界面层部461b的侧部周围形成了空隙（air gap），但由于通过该空隙能够防止Cu接合部中的Cu扩散至层间绝缘膜中，因此实现了与通过第一实施例而实现的效果相类似的效果。然而，从接合界面Sj处的接合强度的观点来看，优选以覆盖界面层部461b的侧部的方式来设置界面Cu障壁膜482，如图25所示。

[0430] 变形例4

[0431] 虽然，在上述实施例及变形例中，每一接合部的电极膜均由Cu膜构成，但本发明并不限于此。接合部可以按照其他方式由例如用Al、W、Ti、TiN、Ta、TaN或Ru形成的金属膜或这些金属膜的层叠膜构成。

[0432] 例如，在第一实施例中，可使用Al（铝）作为用于接合部的电极材料。在这种情况下，类似于在上文中所述的第一实施例，界面Cu障壁层428可由例如SiN、SiON、SiCN或树脂等材料构成。此外，在此种情况下，覆盖上述Al接合部的金属障壁层优选由通过从该Al接合部侧按照Ti膜及TiN膜的顺序将它们层叠起来而形成的多层式膜构成，即，由Ti/TiN层叠膜构成。

[0433] 此外，例如，在上述第二实施例的构造中，也可使用Al作为用于接合部的电极材料。然而，在此种情况下，由于Al是易于与氧发生反应的材料，因此，不必提供籽晶层（即，Cu籽晶层）来制造界面障壁膜。

[0434] 图26显示了在上述第二实施例的构造中每一接合部均由Al形成的情形中，半导体器件的接合界面Sj附近的示意性剖面。应注意，在图26中，为简化说明，仅显示了Al接合部附近的构造，而省略了布线部的构造。此外，在图26所示的半导体器件406中，与图17所示的第二实施例的半导体器件402的元件相同的元件由相同的附图标记指示。

[0435] 参照图26，本变形例的半导体器件406包括第一半导体构件491、第二半导体构件492及界面障壁膜497。第一半导体构件491包括第一层间绝缘膜415、以埋入至第一层间绝缘膜415的接合侧表面中的方式形成的第一Al接合部493、以及设置于第一层间绝缘膜415与第一Al接合部493之间的第一障壁金属层494。同时，第二半导体构件492包括第二层间绝缘膜425、以埋入至第二层间绝缘膜425的接合侧表面中的方式形成的第二Al接合部495、以及设置于第二层间绝缘膜425与第二Al接合部495之间的第二障壁金属层496。

[0436] 同样地，在图26所示的变形例中，通过在接合第一半导体构件491与第二半导体构件492时执行的退火处理，第一Al接合部493的一部分Al会与第二半导体构件492的第二层间绝缘膜425（该第二层间绝缘膜425与第一Al接合部493以夹着接合界面Sj的方式相对）中的氧反应。因此，界面障壁膜497形成于接合界面Sj的其中有第一Al接合部493与第二层间绝缘膜425相互面对的区域中。因此，在本结构实例中，类似于第一实施例中那样，也能够增大第一半导体构件491与第二半导体构件492之间的接合强度，且所得的半导体器件406具有更高可靠性程度的接合界面。

[0437] 此外，例如，在第一实施例中，例如可使用W（钨）作为用于接合部的电极材料。在此种情况下，类似于第一实施例中那样，界面Cu障壁层428可由例如SiN、SiON、SiCN或有机树脂等材料形成。此外，在此种情况下，覆盖上述W接合部的金属障壁层优选由通过从该W接合部侧按照Ti膜及TiN膜的顺序将它们层叠起来而形成的多层式膜构成，即，由Ti/TiN层叠膜构成。然而，应注意，由于W为不易于与氧发生反应的材料，即，不易于自行制造层间障壁膜，因此，在上文中所述的第二实施例的构造中，难以将W用于接合部。

[0438] 变形例5

[0439] 虽然，在上述各实施例及变形例中，被提供信号的金属膜沿接合界面Sj接合于一起，但本发明并不限于此。在不被提供信号的金属膜接合于一起的情形中，也可应用根据各实施例及各变形例而说明的Cu-Cu接合技术。

[0440] 例如，在其中将伪电极（dummy electrode）接合于一起的情形中，也可应用上文中根据各实施例及各变形例而说明的Cu-Cu接合技术。此外，在如下情形中也可应用根据各实施例及各变形例而说明的Cu-Cu接合技术：该情形是，例如在固体摄像器件中，传感器部的金属膜与逻辑电路部的金属膜接合于一起从而形成了遮光（light intercepting）膜。

[0441] 参考例1

[0442] 在上述第二实施例中，第一Cu接合部416的位于接合界面Sj侧的表面的大小或表面积与第二Cu接合部426的相应表面的大小或表面积彼此不同。然而，也可将上文中根据第二实施例所说明的Cu-Cu接合技术应用于其中第一Cu接合部的在接合界面Sj侧的表面形状及大小与第二Cu接合部的相应表面形状及大小彼此相同的半导体器件中。

[0443] 图27显示了如上所述的此种应用的实例（即，参考例1）。应注意，图27显示了本参考例1的半导体器件500在接合界面Sj附近的示意性剖面。应注意，在图27所示的本参考例的半导体器件500中，与图17所示的第二实施例的半导体器件402的元件相同的元件由相同的附图标记指示。

[0444] 参照图27，本参考例的半导体器件500包括第一半导体构件501、第二半导体构件440以及界面Cu障壁膜505。应注意，本参考例的半导体器件500中的第二半导体构件440的构造类似于上文中参照图17所述的第二实施例中的相应构造，因此，此处将省略第二半导体构件440的重复说明，以避免冗余。

[0445] 第一半导体构件501包括第一半导体基板（图中未显示）、第一SiO2膜411、第一Cu布线部412、第一Cu障壁膜413、第一Cu防扩散膜414、第一层间绝缘膜415、第一Cu接合部502、第一Cu障壁层503以及第一Cu籽晶层504。

[0446] 应注意，在本实例中，第一Cu接合部502在接合界面Sj侧的表面形状及大小被制作成与第二Cu接合部426的相应表面形状及大小相同。第一半导体构件501的其他部分的构造类似于第二实施例中的第一半导体构件430的相应部分的构造。

[0447] 同样在本实例中，类似于第二实施例中那样，第一半导体构件501的位于第一Cu接合部502侧的表面与第二半导体构件440的位于第二Cu接合部426侧的表面相互接合以制造出半导体器件500。此时，如果在两个Cu接合部之间出现了接合未对准，则在接合时的退火处理中，每一Cu籽晶层中的金属材料（例如Mn、Mg、Ti或Al）选择性地与层间绝缘膜（Cu籽晶层与该层间绝缘膜以夹着接合界面Sj的方式相对）中的氧发生反应。因此，如图27所示，界面Cu障壁膜505形成于接合界面Sj的其中有第一Cu接合部502与第二层间绝缘膜425相互面对的区域中以及接合界面Sj的其中有第二Cu接合部426与第一层间绝缘膜415相互面对的区域中。

[0448] 如上所述，同样地，在本实例的半导体器件500中，界面Cu障壁膜505设置于接合界面Sj的其中有两个半导体构件之一的Cu接合部与另一半导体构件的层间绝缘膜相互面对的区域中。因此，在本实例中，也实现了与通过第二实施例而实现的效果相类似的效果。

[0449] 参考例2

[0450] 在参考例1中，将上文中根据第二实施例所述的Cu-Cu接合技术应用于其中第一Cu接合部的在接合界面Sj侧的表面形状及大小与第二Cu接合部的相应表面形状及大小彼此相同的半导体器件中。此处，将会阐述把上文中根据第一实施例所述的Cu-Cu接合技术进一步与参考例1的半导体器件500相结合的另一构造实例。

[0451] 图28显示了如上所述的此种应用的实例（即，参考例2）。应注意，图28显示了本参考例2的半导体器件510在接合界面Sj附近的示意性剖面。应注意，在图28所示的本参考例的半导体器件510中，与图27所示的参考例1的半导体器件500的元件相同的元件由相同的附图标记指示。

[0452] 参照图28，本实例的半导体器件510包括第一半导体构件501、第二半导体构件520、以及第一界面Cu障壁膜521。应注意，本参考例的半导体器件510的第一半导体构件501的构造类似于上文中参照图27所述的参考例1中的相应构造，因此，此处将省略第一半导体构件501的重复说明，以避免冗余。

[0453] 第二半导体构件520包括第二半导体基板（图中未显示）、第二SiO2层421、第二Cu布线部422、第二Cu障壁膜423、第二Cu防扩散膜424、第二层间绝缘膜425、第二Cu接合部426、第二Cu障壁层427、以及第二Cu籽晶层441。此外，第二半导体构件520包括第二界面Cu障壁膜522。

[0454] 根据图28与图27之间的比较可以看出，本参考例中的第二半导体构件520被构造成使得第二界面Cu障壁膜522设置于参考例1的第二半导体构件440的第二层间绝缘膜525上。此外，在本实例中，第二界面Cu障壁膜522被形成为使得第二Cu接合部426的在接合界面Sj侧的表面与第二界面Cu障壁膜522的表面可基本上相互齐平。应注意，第二半导体构件520的除第二界面Cu障壁膜522之外的其他部分的构造类似于上文中所述的参考例1的第二半导体构件440的相应部分的构造。

[0455] 此外，类似于第一实施例中的界面Cu障壁层428，第二界面Cu障壁膜522可由例如SiN、SiON、SiCN或有机树脂等材料形成。然而，从与Cu膜的紧密接触的观点来看，优选由SiN形成第二界面Cu障壁膜522。

[0456] 同样在本实例中，类似于第二实施例中那样，通过使第一半导体构件501的在第一Cu接合部502侧的表面与第二半导体构件520的在第二Cu接合部426侧的表面相互接合而制造出半导体器件510。此时，如果在两个Cu接合部之间出现了未对准，则通过接合时的退火处理，Cu籽晶层中的金属材料（例如Mn、Mg、Ti或Al）选择性地与层间绝缘膜（该层间绝缘膜与Cu籽晶层以夹着接合界面Sj的方式相对）中的氧发生反应。因此，第一界面Cu障壁膜521形成于接合界面Sj的其中两个半导体构件之一的Cu接合部与另一半导体构件的层间绝缘膜相互面对的区域中。

[0457] 然而，在本实例中，如上文所述，第二界面Cu障壁膜522设置于半导体构件520的位于接合界面Sj侧的表面上。因此，在本实例中，第一界面Cu障壁膜521形成于接合界面Sj的其中第一Cu接合部502与第二层间绝缘膜425相互面对的区域以及接合界面Sj的其中第二Cu接合部426与第一层间绝缘膜415相互面对的区域这二个区域之中的一者中。此外，第二界面Cu障壁膜522设置于接合界面Sj的其中第一Cu接合部502与第二层间绝缘膜425相互面对的区域以及接合界面Sj的其中第二Cu接合部426与第一层间绝缘膜415相互面对的区域这二个区域之中的另一者中。在图28所示的实例中，第二界面Cu障壁膜522设置于前一者接合界面Sj区域中，而第一界面Cu障壁膜521设置于后一者接合界面Sj区域中。

[0458] 如上所述，在本实例的半导体器件510中，第一界面Cu障壁膜521或第二界面Cu障壁膜522也设置于接合界面Sj的其中两个半导体构件之一的Cu接合部与另一半导体构件的层间绝缘膜相互面对的区域中。因此，通过本实例，也能够实现与通过第一及第二实施例而实现的效果相类似的效果。

[0459] 5、第四实施例

[0460] 通常，当具有面积彼此不同的Cu接合部的第一半导体构件与第二半导体构件被相互结合以执行Cu-Cu接合时，这两个半导体构件之一的Cu接合部与另一半导体构件的层间绝缘膜相互接触。图29显示了在上述接合的实例中在接合界面附近的示意性剖面。应注意，在图29所示的半导体器件650中，与上文中参照图14所述的第一实施例的半导体器件401中的元件相同的元件由相同的附图标记指示。

[0461] 参照图29，如图29中的虚线箭头标记所指示，Cu从面积大于第二Cu接合部426的面积的第一Cu接合部416扩散至第二层间绝缘膜425中，从而使接合界面Sj处的电特性劣化，并使Cu接合部及半导体器件650的可靠性降低。相反地，在上述各实施例中，沿第一Cu接合部416与第二层间绝缘膜425之间的接合界面形成有界面障壁膜，从而可防止Cu从第一Cu接合部416扩散至第二层间绝缘膜425中。因此，可解决上述问题。

[0462] 此外，作为防止Cu通过上述接合界面而扩散的另一种技术，可应用如下技术：其中第一半导体构件与第二半导体构件在第一及第二半导体构件至少一者的层间绝缘膜的位于接合界面侧的表面从Cu接合部的接合侧表面缩回的状态下相互结合。换言之，也可应用如下技术：其中，第一半导体构件与第二半导体构件在第一及第二半导体构件至少一者的Cu接合部朝接合界面侧突出的状态下相互结合。

[0463] 图30显示了如下情形中的接合界面附近的示意性剖面图：其中，第一半导体构件与第二半导体构件在第一及第二半导体构件二者的Cu接合部均朝接合界面侧突出的状态下相互结合。应注意，在图30所示的半导体器件660中，与图14所示的第一实施例的半导体器件401的元件相同的元件由相同的附图标记指示。

[0464] 在此种情况下，沿第一半导体构件661与第二半导体构件662之间的接合界面Sj形成了空隙，具体而言，位于第一层间绝缘膜663与第二层间绝缘膜664之间。因此，在第二层间绝缘膜664与第一Cu接合部416之间形成了空隙，防止了Cu从第一Cu接合部416扩散至第二层间绝缘膜664中。然而，在此种情况下，外部空气如空心箭头标记所指示的那样沿接合界面Sj进入上述空隙，并污染第一Cu接合部416的表面。因此，使接合界面Sj处的电特性劣化，并使Cu接合部及半导体器件的可靠性降低。

[0465] 因此，在第四实施例中，其中在第二层间绝缘膜与第一Cu接合部之间形成有空隙的半导体器件被构造成使其能够防止如上所述的外部空气的此种影响。

[0466] 半导体器件的构造

[0467] 图31及图32显示了根据第四实施例的半导体器件的一般构造。具体而言，图31显示了根据第四实施例的半导体器件在接合界面附近的示意性剖面图，且图32显示了接合界面附近的示意性俯视平面图，并例示了Cu接合部与沿接合界面而被界定的空隙的配置关系。应注意，在图31及图32中，为简化说明，仅显示了一个接合界面附近的构造。此外，在图31所示的本实施例半导体器件530中，与图14所示的第一实施例的半导体器件401的元件相同的元件由相同的附图标记指示。

[0468] 参照图31，半导体器件530包括第一半导体构件531（其为第一半导体部）以及第二半导体构件532（其为第二半导体部）。

[0469] 第一半导体构件531包括第一半导体基板（图中未显示）、第一SiO2层411、第一Cu布线部412、第一Cu障壁膜413、第一Cu防扩散膜414、第一层间绝缘膜415、第一Cu接合部533以及第一Cu障壁层417。

[0470] 根据图31与图14之间的比较可明显地看出，本实施例中的第一半导体构件531被构造成使得：在第一实施例的第一半导体构件410的位于接合界面Sj侧的表面区域上，在第一Cu接合部416的与第二层间绝缘膜425相对的表面区域中设置有凹陷部。第一半导体构件531的除上述构造之外的其他部分的构造类似于上文所述第一实施例的第一半导体构件
410的相应部分的构造。

[0471] 第二半导体构件532包括第二半导体基板（图中未显示）、第二SiO2层421、第二Cu布线部422、第二Cu障壁膜423、第二Cu防扩散膜424、第二层间绝缘膜425以及第二Cu接合部426。

[0472] 根据图31与图14的比较明显看出，本实施例中的第二半导体构件532被构造成使得第一实施例中的第二半导体构件420不包括界面Cu障壁膜428。第二半导体构件532的除此之外的其他部分的构造类似于第一实施例中的第二半导体构件420的相应部分的构造。

[0473] 如图31所示，在本实施例的半导体器件530中，在第一半导体构件531的位于接合界面Sj侧的表面区域中，凹陷部534设置于第一Cu接合部533的与第二半导体构件532的第二层间绝缘膜435相对的表面区域中。因此，可形成其中会在沿接合界面Sj的如下区域中形成空隙的结构：该区域中，第一半导体构件531的第一Cu接合部533与第二半导体构件532的第二层间绝缘膜425相互面对，且第一Cu接合部533不与第二层间绝缘膜425直接接触。

[0474] 具体而言，在本实施例中的半导体器件530中，界面障壁部由第一Cu接合部533的凹陷部534以及第二半导体构件532的在接合界面Sj侧上与凹陷部534相对的表面区域部（即，面区域部）构成。此外，在本实施例中，由第一Cu接合部533的凹陷部534及第二层间绝缘膜425的位于接合界面Sj侧的表面界定的空隙被设置成处于被它周围的各种膜密封的状态，如图31中所示。

[0475] 半导体器件的制造技术

[0476] 现在，参照图33A至图33D来阐述本实施方案中的半导体器件530的制造技术。应注意，图33A及图33B显示了在不同步骤中所制造的半导体构件的Cu接合部附近的剖面，且图33C及图33D例示了第一半导体构件531与第二半导体构件532的接合处理的方式。

[0477] 首先，在本实施例中，如图33A所示，以与上文中参照图16A至图16F所述的第一实施例中的第一半导体构件410的制造步骤中相类似的方式制造第一半导体构件531。

[0478] 此外，在本实施例中，如图33B所示，以与上文中参照图16A至图16F所述的第一实施例中的第一半导体构件410的制造步骤中相类似的方式制造第二半导体构件532。然而，应注意，在此种情况下，对应于图16C所示的步骤，在第二层间绝缘膜425中形成与第二Cu接合部426及第二Cu障壁层427的形成区域相对应的开口的步骤中，该开口的开口直径被设定成约为1μm～95μm。

[0479] 随后，对第一半导体构件531的位于第一Cu接合部533侧的表面及第二半导体构件532的位于第二Cu接合部426侧的表面执行除去处理，以移除Cu接合部的表面上的氧化物膜或氧化物，从而使清洁的Cu从Cu接合部的表面露出。应注意，作为此种情况下的除去处理，采用了其中使用药物（例如甲酸）的溶液的湿法蚀刻处理或采用了其中使用例如Ar、NH3或H2的等离子体的干法蚀刻处理。

[0480] 此后，第一半导体构件531的位于第一Cu接合部533侧的表面与第二半导体构件532的位于第二Cu接合部426侧的表面相互接触或相互结合，如图33C所示。

[0481] 随后，在第一半导体构件531与第二半导体构件532相互结合的状态中，使用例如加热板或RTA装置等加热装置或退火装置来使结合起来的构件退火，以使第一Cu接合部533与第二Cu接合部426相互接合，如图33D所示。具体而言，例如在大气压的N2气氛下或在真空中将结合起来的构件在约100℃～400℃下加热约五分钟～两小时。

[0482] 在本实施例中，通过图33D所示的退火处理使第一Cu接合部533的Cu膜进一步变硬。应注意，在接合界面Sj上，第一Cu接合部533与第二层间绝缘膜425之间的接触区域的紧密接触力低于其他区域的紧密接触力。因此，通过图33D所示的退火处理，上述接触区域中的第一Cu接合部533缩小，且第一Cu接合部533的表面沿远离接合界面Sj的方向后撤。因此，在第一半导体构件531的位于接合界面Sj侧的表面区域中，在第一Cu接合部533的与第二层间绝缘膜425相对的表面区域中形成了凹陷部534，如图33D所示。

[0483] 具体而言，通过图33D所示的退火处理，形成如下结构：该结构中，空隙沿接合界面Sj而形成于第一Cu接合部533与第二层间绝缘膜425之间，并被其周围的各种膜密封于半导体器件530中。应注意，为了通过图33D所示的退火处理来形成凹陷部534，优选地，例如在如下温度下执行上述退火：该温度高于当制造半导体构件时为形成致密膜质量的Cu接合部而执行的退火处理的退火温度。

[0484] 在本实施例中，以如上所述的此种方式执行Cu-Cu接合处理。应注意，半导体器件530的制造过程中除上述接合步骤之外的其他部分可类似于现有的例如固体摄像器件等半导体器件的制造技术（例如，参照日本专利公开公报第2007-234725号）的相应部分。

[0485] 如上所述，本实施例中的半导体器件530被构造成使得空隙沿接合界面Sj形成于第一Cu接合部533与第二层间绝缘膜425之间，从而使第一Cu接合部533与第二层间绝缘膜425无法直接相互接触。因此，类似于在第一实施例中那样，在本实施例中，也可防止Cu从第一Cu接合部533扩散至第二层间绝缘膜425中。应注意，由于沿接合界面Sj而形成的空隙区域远远小于接合界面Sj的整体区域，因此本实施例的构造中的接合界面Sj的紧密接触性能类似于上文中各所述实施例中的紧密接触性能。

[0486] 此外，在本实施例的半导体器件530中，沿接合界面Sj形成于第一Cu接合部533与第二层间绝缘膜425之间的空隙被设置成其被周围的各种膜密封的状态。因此，在本实施例中，可防止外部空气侵入至Cu接合部，并可确保半导体器件530的可靠性。

[0487] 6、第五实施例

[0488] 作为第五实施例，将阐述其中空隙沿接合界面设置于第一半导体构件的第一Cu接合部与第二半导体构件的第二层间绝缘膜之间的半导体器件的另一构造实例。

[0489] 半导体器件的构造

[0490] 图34及图35显示了根据第五实施例的半导体器件的一般构造。具体而言，图34显示了根据第五实施例的半导体器件在接合界面附近的示意性剖面图，且图35显示了接合界面附近的示意性俯视平面图，并例示了Cu接合部及界面Cu障壁膜相对于沿接合界面而被界定的空隙的配置关系。应注意，在图34及图35中，为简化说明，仅显示了一个接合界面附近的构造。此外，在图34所示的本实施例的半导体器件540中，与图31所示的第四实施例的半导体器件530的元件相同的元件由相同的附图标记指示。

[0491] 参照图34，半导体器件540包括第一半导体构件531（其为第一半导体部）以及第二半导体构件420（其为第二半导体部）。

[0492] 第一半导体构件531的构造类似于上文中参照图31所述的第四实施例中的相应构造。具体而言，第一半导体构件531被构造成使得：在上文中参照图14所述的第一实施例中的半导体构件410的在接合界面Sj侧的表面区域中，在第一Cu接合部533的与第二半导体构件420的第二层间绝缘膜425相对的表面区域中设置有凹陷部534。同时，第二半导体构件420的构造与上文中参照图14所述的第一实施例中的相应构造的类似之处在于，界面Cu障壁膜428设置于第二层间绝缘膜425的位于接合界面Sj侧的表面上。

[0493] 在本实施例的半导体器件540中，在第一半导体构件531的位于接合界面Sj的表面区域中，如上所述，在第一Cu接合部533的与第二半导体构件420的界面Cu障壁膜428相对的表面区域中设置有凹陷部534。因此，沿其中有第一半导体构件531的第一Cu接合部533与第二半导体构件420的界面Cu障壁膜428相互面对的接合界面Sj形成有空隙。此外，在本实施例中，由第一Cu接合部533的凹陷部534及界面Cu障壁膜428的位于接合界面Sj侧的表面界定的上述空隙被设置成其被周围的各种膜密封的状态，如图34所示。

[0494] 具体而言，在本实施例中，界面障壁部也由第一Cu接合部533的凹陷部534及第二半导体构件420的在接合界面Sj侧上与凹陷部534相对的表面区域部（或面区域部）构成。此外，在本实施例中，通过形成于表面障壁部中的空隙并且也通过界面Cu障壁膜428而防止了Cu从第一Cu接合部533扩散至第二层间绝缘膜425中。

[0495] 半导体器件的制造技术

[0496] 现在，参照图36A至图36D来阐述本实施例中的半导体器件540的制造技术。应注意，图36A及图36B显示了在不同步骤中所制造的半导体构件的Cu接合部附近的示意性剖面，且图36C及图36D例示了第一半导体构件531与第二半导体构件420之间的接合处理的方式。

[0497] 首先，在本实施例中，如图36A所示，以与上文中参照图16A至图16F所述的第一实施例中的第一半导体构件410的制造步骤中相类似的方式制造第一半导体构件531。

[0498] 此外，在本实施例中，如图36B所示，以与上文中参照图16G至图16L所述的第一实施例中的第二半导体构件420的制造步骤中相类似的方式制造第二半导体构件420。然而，在本实施例中，界面Cu障壁膜428（其可为例如SiN膜或SiCN膜）的膜厚度为约10nm～100nm，且界面Cu障壁膜428是通过CVD方法或旋转涂布方法而形成的。此外，在本实施例中，对应于图16I所示的步骤，在第二层间绝缘膜425中形成与第二Cu接合部426及第二Cu障壁层427的形成区域相对应的开口的步骤中，该开口的开口直径被设定成约为4μm～100μm。

[0499] 随后，对第一半导体构件531的位于第一Cu接合部533侧的表面及第二半导体构件420的位于第二Cu接合部426侧的表面执行除去处理，以移除Cu接合部的表面上的氧化物膜或氧化物，从而使清洁的Cu从Cu接合部的表面露出。应注意，作为此种情况下的除去处理，采用其中使用药物（例如甲酸）的溶液的湿法蚀刻处理，或采用其中使用例如Ar、NH3或H2的等离子体的干法蚀刻处理。

[0500] 此后，第一半导体构件531的位于第一Cu接合部533侧的表面与第二半导体构件420的位于第二Cu接合部426侧的表面相互接触或相互结合，如图36C所示。

[0501] 随后，在其中第一半导体构件531与第二半导体构件420相互结合的状态中，使用例如加热板或RTA装置等加热装置或退火装置来使结合起来的构件退火，以使第一Cu接合部533与第二Cu接合部426相互接合，如图36D所示。具体而言，例如在大气压的N2气氛下或在真空中将结合起来的构件在约100℃～400℃下加热约五分钟～两小时。

[0502] 在本实施例中，类似于在上文中所述的第四实施例中，通过图36D所示的退火处理使第一Cu接合部533的Cu膜进一步变硬。此时，在第一Cu接合部533与界面Cu障壁膜428在接合界面Sj上的接触区域中，第一Cu接合部533缩小，且第一Cu接合部533的表面沿远离接合界面Sj的方向后撤。因此，在第一半导体构件531的位于接合界面Sj侧的表面区域中，在第一Cu接合部533的与界面Cu障壁膜428相对的表面区域中形成了凹陷部534，如图36D所示。

[0503] 具体而言，通过图36D所示的退火处理，形成了如下结构：该结构中，空隙沿接合界面Sj而形成于第一Cu接合部533与界面Cu障壁膜428之间，并被其周围的各种膜密封于半导体器件540中。应注意，为了通过图36D所示的退火处理来形成凹陷部534，优选地，例如在如下温度下执行上述退火：该温度高于当制造半导体构件时为形成致密膜质量的Cu接合部而执行的退火处理的退火温度。

[0504] 在本实施例中，以如上所述的此种方式执行Cu-Cu接合处理。应注意，半导体器件540的制造过程除上述接合步骤之外的其他部分可类似于现有的例如固体摄像器件等半导体器件的制造技术（例如，参照日本专利公开公报第2007-234725号）的相应部分。

[0505] 如上所述，本实施例中的半导体器件540被构造成使得：空隙沿接合界面Sj形成于第一Cu接合部533与界面Cu障壁膜428之间的区域中，从而使第一Cu接合部533与界面Cu障壁膜428无法直接相互接触。此外，在本实施例中，在与第一Cu接合部533的凹陷部534相对的区域中形成有界面Cu障壁膜428。因此，在本实施例中，能够以更高程度的确定性来防止Cu从第一Cu接合部533扩散至第二层间绝缘膜425中。

[0506] 此外，在本实施例的半导体器件540中，沿接合界面Sj形成于第一Cu接合部533与界面Cu障壁膜428之间的空隙被设置成其被周围的各种膜密封的状态。因此，在本实施例中，类似于上述第四实施例中那样，可防止外部空气侵入至Cu接合部，并能够确保半导体器件540的可靠性。

[0507] 应注意，虽然在本实施例中，将上文中根据第四实施例所述的界面障壁部的形成技术应用于上文中参照图14所述的第一实施例的半导体器件401，但本发明并不限于此。例如，也可将上文中根据第四实施例所述的界面障壁部的形成技术应用于上文中参照图17所述的第二实施例的半导体器件402或上文中参照图20所述的第三实施例的半导体器件403。此外，也可将上文中根据第四实施例所述的界面障壁部的形成技术应用于例如上文中参照图23至图26所述的各变形例的各种半导体器件等等。

[0508] 此外，也可将上文中根据第四实施例所述的界面障壁部的形成技术应用于上文中参照图27至图34所述的各种参考例的半导体器件。然而，在此种情况下，凹陷部不仅形成于第一Cu接合部的与第二层间绝缘膜相对的表面区域上，并且还形成于第二Cu接合部的沿接合界面Sj与第一层间绝缘膜相对的表面区域中。

[0509] 7、应用

[0510] 可将上文中根据各种实施例及变形例所述的半导体器件及半导体器件制造技术（即，Cu-Cu接合技术）应用于在制造时需要结合两个基板以执行Cu-Cu接合处理的各种电子装置。具体而言，可将上文中所述的各实施例及各变形例的Cu-Cu接合技术适当地应用于例如固体摄像器件的制造。

[0511] 应用实例1

[0512] 图37显示了半导体图像传感器模块的构造的实例，上文中根据各种实施例及变形例所述的半导体器件及半导体器件制造技术能够应用于该半导体图像传感器模块。参照图37，半导体图像传感器模块700由接合于一起的第一半导体芯片701及第二半导体芯片702构成。

[0513] 第一半导体芯片701具有内置的光电二极管形成区域703、晶体管形成区域704及模拟/数字转换器阵列705。晶体管形成区域704及模拟/数字转换器阵列705依序层叠于光电二极管形成区域703上。

[0514] 贯穿接触部706形成于模拟/数字转换器阵列705中。每一贯穿接触部706均被形成为使该贯穿接触部在其一个端部处从模拟/数字转换器阵列705的位于第二半导体芯片702侧的表面露出。

[0515] 同时，第二半导体芯片702由存储器阵列构成，并具有形成于其内部的接触部707。每一接触部707均被形成为使该接触部在其一个端部处从第二半导体芯片702的位于第一半导体芯片701侧的表面露出。

[0516] 随后，将贯穿接触部706及接触部707加热，并使它们在相互紧靠的状态下呈接触式结合在一起，以使第一半导体芯片701与第二半导体芯片702相互接合，从而制造出半导体图像传感器模块700。当半导体图像传感器模块700具有如上所述的此种构造时，可增大每单位面积的像素数目，并且可减小厚度。

[0517] 在本应用实例的半导体图像传感器模块700中，可将上文中所述的各实施例及各变形例的Cu-Cu接合技术应用于例如第一半导体芯片701与第二半导体芯片702之间的接合步骤。在此种情况下，可进一步提高第一半导体芯片701与第二半导体芯片702之间的接合界面的可靠性。

[0518] 应用实例2

[0519] 图38显示了背面照明型固体摄像器件的一部分的示意性剖面，上文中根据各种实施例及变形例所述的半导体器件及半导体器件制造技术（即，Cu-Cu接合技术）能够应用于该背面照明型固体摄像器件。

[0520] 参照图38，所示的固体摄像器件800是通过使第一半导体基板810与第二半导体基板820相互接合而构成的，第一半导体基板810呈包括像素阵列的局部制造项的形式，且第二半导体基板820呈包括逻辑电路的局部制造项的形式。应注意，在图38所示的固体摄像器件800中，平坦化膜830、片上滤色器831及片上微透镜阵列832按此顺序层叠于第一半导体基板810的与第二半导体基板820相对的表面上。

[0521] 第一半导体基板810包括p型的半导体阱区域811及多层布线层812。半导体阱区域811在平坦化膜830侧上设置于第一半导体基板810上。在半导体阱区域811中，例如形成有光电二极管（PD）、浮动扩散区（FD）、构成像素的MOS晶体管（Tr1及Tr2）以及构成控制电路的MOS晶体管（Tr3及Tr4）。同时，在多层布线层812中，形成有多个金属布线814，它们被层间绝缘膜813分隔开，且在层间绝缘膜813中形成有连接导体815，以使金属布线814与对应的MOS晶体管相互连接。

[0522] 同时，第二半导体基板820包括形成于例如硅基板的表面中的半导体阱区域821以及在第一半导体基板810侧上形成于半导体阱区域821中的多层布线层822。在半导体阱区域821中，形成有构成逻辑电路的MOS晶体管（Tr6、Tr7及Tr8）。同时，在多层布线层822中，形成有多个金属布线824，它们被层间绝缘膜823分隔开，且在层间绝缘膜823中形成有连接导体825，以使金属布线824与对应的MOS晶体管相互连接。

[0523] 也可将上文中所述的本发明实施例及变形例的Cu-Cu接合技术应用于上述构造的背面照明型固体摄像器件800。

[0524] 第四实施方案

[0525] 1、半导体器件的概述

[0526] 将阐述半导体器件的接合电极的大致构造。

[0527] 图39显示了接合电极的一般构造，并具体地显示了包括接合电极的接合部的剖面构造。

[0528] 第一接合部910形成于半导体基板（图中未显示）上。第一接合部910包括：第一布线层912；以及通过通路（via）913而连接至第一布线层912的第一接合电极911。

[0529] 第一布线层912形成于层间绝缘层919中。层间绝缘层17形成于层间绝缘层919上，且二者之间夹置有中间层918。另一层间绝缘层915设置于层间绝缘层17上，且二者之间夹置有中间层916。

[0530] 第一接合电极911形成于层间绝缘层915中，且第一接合电极911的表面从层间绝缘层915的表面露出。此露出的表面被形成得与层间绝缘层915的表面齐平。

[0531] 第一布线层912及第一接合电极911通过通路913相互电连接，通路913延伸穿过中间层916、层间绝缘层917以及中间层918。

[0532] 用于防止电极材料扩散至绝缘层中的障壁金属层914设置于第一接合电极911及通路913与层间绝缘层915、层间绝缘层917及中间层916之间。此外，另一障壁金属层931设置于第一布线层912与层间绝缘层919之间。

[0533] 类似于上文中所述的第一接合部910，第二接合部920形成于半导体基板（图中未显示）上。第二接合部920包括第二布线层922以及通过通路923而连接至第二布线层922的第二接合电极921。

[0534] 第二布线层922形成于层间绝缘层929中。另一层间绝缘层927形成于层间绝缘层929上，二者之间夹置有中间层928。再一层间绝缘层925设置于层间绝缘层927上，二者之间夹置有中间层926。

[0535] 第二接合电极921形成于层间绝缘层925中，使得该第二接合电极的表面从层间绝缘层925的表面露出。此露出的表面被形成得与层间绝缘层925的表面齐平。

[0536] 第二布线层922及第二接合电极921通过通路923相互电连接，通路923延伸穿过中间层926、层间绝缘层927以及中间层928。

[0537] 用于防止电极材料扩散至绝缘层中的障壁金属层924设置于第二接合电极921及通路923与层间绝缘层925、层间绝缘层927及中间层926之间。另一障壁金属层932设置于第二布线层922与层间绝缘层929之间。

[0538] 如上所述，第一接合部910与第二接合部920以第一接合电极911与第二接合电极921接合于一起的状态相互结合。

[0539] 此外，第一接合电极911及第二接合电极921被设计成它们中的一者的面积大于另一者的面积，使得即使二者间的结合位置被移位，二者间的接合面积也不会出现差异，从而确保了高的接合可靠性。在图39所示的构造中，由于第二接合电极921具有较大的面积，因此确保了在对抗位置位移方面的连接可靠性。

[0540] 在图39所示的构造中，由于如上所述第一接合电极911与第二接合电极921之间具有面积差异，因此，具有较大面积的第二接合电极921在其表面上具有与第一接合部910的层间绝缘层915直接接触的接触部933。

[0541] 此接触部933在其由Cu等构成的金属层处与层间绝缘层915直接接触。

[0542] 此外，由于构成层间绝缘层915等的SiO2通常具有易于吸收水分的性质，因此，在各层中容易包含水（H2O）。此外，近年来用于高性能器件的低k（k﹤2.4）材料具有更高的吸水性。

[0543] 因此，在第二接合电极921与层间绝缘层915的在上面直接相互接触的接触部933上，包含于层间绝缘层915等中的水930会与第二接合电极921相互接触。在此种情况下，存在着使构成第二接合电极921的金属（例如Cu）受到腐蚀的可能性。

[0544] 如上所述，在具有其中各半导体基板在其金属接合电极处相互接触的构造的半导体器件中，会出现接合电极因包含于层间绝缘层中的水而被腐蚀的问题。如果接合电极被水腐蚀，则就会导致电阻增大、连接故障等，这是妨碍半导体器件正常功能的原因。

[0545] 因此，对于在接合电极处接合于一起的半导体器件而言，需要能够防止接合电极被包含于层间绝缘层中的水腐蚀的构造。

[0546] 2、半导体器件的实施方案

[0547] 在下文中，将阐述根据本实施方案的具有接合电极的半导体器件。

[0548] 图40A及图40B为根据本实施方案的包括接合电极的半导体器件的一般构造。具体而言，图40A显示了本实施方案的半导体器件在该半导体器件的接合电极区域附近的一般构造，且图40B显示了图40A所示的第一接合部940的结合表面950的俯视平面图。应注意，图40A及图40B仅显示了在接合电极的形成区域附近的一般构造，而省略了设置于半导体基板（上面形成有接合电极）及接合电极周围的组件。

[0549] 参照图40A，形成这样的半导体器件：其中，第一接合部940与第二接合部960接合于一起，且其电极形成表面是相互面对的。

[0550] 第一接合部940在接合表面950上包括第一接合电极941、第二接合电极942以及第三接合电极943。同时，第二接合部960在接合表面950上包括第四接合电极961、第五接合电极962以及第六接合电极963。

[0551] 第一接合部940的第一接合电极941与第二接合部960的第四接合电极961接合于一起。此外，第二接合电极942与第五接合电极962接合于一起，且第三接合电极943与第六接合电极963接合于一起。

[0552] 绝缘层

[0553] 第一接合部940及第二接合部960中的每一者均由相互层叠的多个布线层及绝缘层构成。

[0554] 第一接合部940的绝缘层包括从接合表面950侧依序层叠的第一层间绝缘层951、第一中间层952、第二层间绝缘层953、第二中间层954以及第三层间绝缘层955。同时，第二接合部960的绝缘层包括从接合表面950侧依序层叠的第四层间绝缘层971、第三中间层972、第五层间绝缘层973、第四中间层974以及第六层间绝缘层975。

[0555] 导体层：第一接合部

[0556] 第一接合部940的第一接合电极941、第二接合电极942及第三接合电极943形成于第一层间绝缘层951中。第一接合电极941、第二接合电极942及第三接合电极943从接合表面950露出它们的表面，并被形成得与第一层间绝缘层951齐平。

[0557] 第一布线946、第二布线947及第三布线948以与第二中间层954相接触的关系形成于第三层间绝缘层955中的相应位置处。

[0558] 第一接合电极941与第一布线946通过第一通路956相互电连接，第一通路956延伸穿过第一中间层952、第二层间绝缘层953及第二中间层954。类似地，第二接合电极942与第二布线947通过第二通路957相互电连接。第三接合电极943与第三布线948通过第三通路958相互电连接。

[0559] 此外，用于防止第一接合电极941扩散至第一层间绝缘层951中的障壁金属层941A设置于第一接合电极941与第一层间绝缘层951之间。同时，障壁金属层942A及943A设置于第二接合电极942及第三接合电极943与第一层间绝缘层951之间。此外，障壁金属层946A设置于第一布线946与第三层间绝缘层955之间；障壁金属层947A设置于第二布线947与第三层间绝缘层955之间；且障壁金属层948A设置于第三布线948与第三层间绝缘层955之间。

[0560] 此外，障壁金属层956A、957A及958A分别设置于第一通路956、第二通路957及第三通路958与第一中间层952、第二层间绝缘层953及第二中间层954之间。第一通路956、第二通路957及第三通路958分别通过障壁金属层956A、957A及958A而连接至第一布线946、第二布线947及第三布线948。

[0561] 导体层：第二接合部

[0562] 第二接合部960的第四接合电极961、第五接合电极962及第六接合电极963形成于第四层间绝缘层971中。第四接合电极961、第五接合电极962及第六接合电极963从接合表面950露出它们的表面，并被形成得与第四层间绝缘层971齐平。

[0563] 第四布线966、第五布线967及第六布线968以与第四中间层974相接触的关系形成于第六层间绝缘层975中的相应位置处。

[0564] 第四接合电极961与第四布线966通过第四通路976相互电连接，第四通路976延伸穿过第三中间层972、第五层间绝缘层973及第四中间层974。类似地，第五接合电极962与第五布线967通过第五通路977相互电连接。第六接合电极963与第六布线968通过第六通路978相互电连接。

[0565] 用于防止第四接合电极961扩散至第四层间绝缘层971中的障壁金属层961A设置于第四接合电极961与第四层间绝缘层971之间。此外，障壁金属层962A及963A分别设置于第五接合电极962及第六接合电极963与第四层间绝缘层971之间。此外，障壁金属层966A设置于第四布线966与第六层间绝缘层975之间；障壁金属层967A设置于第五布线967与第六层间绝缘层975之间；且障壁金属层968A设置于第六布线968与第六层间绝缘层975之间。

[0566] 同样，在第四通路976、第五通路977及第六通路978与第三中间层972、第五层间绝缘层973及第四中间层974之间分别设置有障壁金属层976A、977A及978A。第四通路976、第五通路977及第六通路978分别通过障壁金属层976A、977A及978A而连接至第四布线966、第五布线967及第六布线968。

[0567] 材料

[0568] 第一布线946、第二布线947、第三布线948、第四布线966、第五布线967及第六布线968由广泛用于半导体器件的布线的材料（例如，Al或Cu）形成。

[0569] 同时，第一接合电极941、第二接合电极942、第三接合电极943、第四接合电极961、第五接合电极962及第六接合电极963由容许半导体基板与其接合的介电材料（例如，Cu）形成。

[0570] 障壁金属层由广泛用于半导体器件中的障壁金属层的材料（例如Ta、Ti、Ru、TaN或TiN）形成。

[0571] 第一层间绝缘层951、第二层间绝缘层953、第三层间绝缘层955、第四层间绝缘层971、第五层间绝缘层973及第六层间绝缘层975由例如如下材料构成：SiO2、以含氟氧化硅（FSG）或聚烯丙基醚（PAE）为代表的基于有机硅的聚合物、以氢化硅倍半氧烷（HSQ）或甲基硅倍半氧烷（MSQ）为代表的无机材料，并尤其由相对介电常数约为2.7以下的低介电常数（低k）材料构成。

[0572] 如图40A所示，第一至第六层间绝缘层951、953、955、971、973及975易于因绝缘层吸收水分而包含水（H2O）970。

[0573] 第一中间层952、第二中间层954、第三中间层972及第四中间层974由广泛用于半导体器件中的针对构成布线的金属材料的防扩散层等的材料构成。此外，中间层为高密度绝缘层，其不太可能容许包含于层间绝缘层中的水970渗入其中。此外，如上所述的此种用作防扩散层的高密度绝缘层例如是通过旋转涂布方法或CVD方法而由相对介电常数为4～7的P-SiN构成，或由包含C的相对介电常数为4以下的SiCN或类似材料构成。

[0574] 接合部

[0575] 如上所示，构成这样的半导体器件：其中，半导体基板以第一接合电极941、第二接合电极942及第三接合电极943与第四接合电极961、第五接合电极962及第六接合电极963接合于一起的状态而接合于一起。

[0576] 此外，如图40A所示，第一接合部940的接合电极及第二接合部960的接合电极被构造成使得它们中的一者的面积较大，以确保接合可靠性。通过此种构造，当接合位置被移位时，电极之间的接合面积也不会改变。

[0577] 在图40A所示的构造中，第二接合电极942、第四接合电极961及第六接合电极963被形成为它们的面积大于各自的相对的接合电极的面积。因此，在第二接合电极942上，形成有与第四层间绝缘层971直接接触的接触部949。此外，在第四接合电极961及第六接合电极963的表面上，分别形成有与第一层间绝缘层951直接接触的接触部969及979。

[0578] 保护层

[0579] 第一接合部940在第一接合电极941周围包括第一保护层944。第一接合部940还包括围绕第二接合电极942及第三接合电极943的周边的第二保护层945。

[0580] 如图40B所示，第一保护层944及第二保护层945由围绕第一接合电极941的周边的单个层形成。此外，如图40A所示，第一保护层944形成于凹陷部中，该凹陷部的深度从第一接合部940的接合表面950穿过第一层间绝缘层951而延伸至第一中间层952。第二保护层945形成于凹陷部中，该凹陷部的深度从第一接合部940的接合表面950穿过第一层间绝缘层951、第一中间层952及第二层间绝缘层953而延伸至第二中间层954。

[0581] 此外，如图40A所，第二接合部960具有在与上文中所述的第一保护层944对应的位置处设置于其上的第三保护层964。此外，第二接合部960具有在与第二保护层945对应的位置处设置于其上的第四保护层965。

[0582] 第三保护层964形成于凹陷部中，该凹陷部的深度围绕第四接合电极961的周边并从第二接合部960的接合表面950穿过第四层间绝缘层971而延伸至第三中间层972。

[0583] 第四保护层965形成于凹陷部中，该凹陷部的深度围绕第五接合电极962及第六接合电极963的周边并从第二接合部960的接合表面950穿过第四层间绝缘层971而延伸至第三中间层972。

[0584] 第一保护层944及第三保护层962设置于它们的沿接合表面950而相互接触的位置处。通过此种构造，第一接合电极941与第四接合电极961的接合部被第一保护层944、第三保护层964、第一中间层952及第三中间层972围绕。

[0585] 此外，第二保护层945及第四保护层965设置于它们的沿接合表面950而相互接触的位置处。因此，第二接合电极942与第五接合电极962的接合部及第三接合电极943与第六接合电极963的接合部被第二保护层945、第四保护层965、第二中间层954及第三中间层972围绕。

[0586] 第一保护层944、第二保护层945、第三保护层964及第四保护层965由与上文中所述的障壁金属层的材料相类似的材料形成，并例如由Ta、Ti、Ru、TaN或TiN形成。

[0587] 保护层：作用

[0588] 如上所述，应用于第一层间绝缘层951、第四层间绝缘层971等的SiO2、低k材料等具有易于吸收水分的性质。具体而言，如果使用等离子体接合方法来使层间绝缘层接合于一起，则通过对绝缘层的表面处理及热处理而在结合表面上产生了水。因此，由于绝缘层材料吸收水分而使水（H2O）970易于包含于第一层间绝缘层951、第四层间绝缘层971等中。

[0589] 在本实施方案的半导体器件的构造中，第一保护层944、第二保护层945、第三保护层964及第四保护层965设置于接合电极周围。如果保护层由与障壁金属层的材料相类似的材料构成，则可防止包含于绝缘层中的水970的渗入。此外，第一中间层952及第三中间层972由P-SiN等的高密度绝缘层构成，其不易使水970渗入其中。

[0590] 因此，包含于第一层间绝缘层951或第四层间绝缘层971中的水970可被第一保护层944、第三保护层964、第一中间层952及第三中间层972拦截。

[0591] 此外，包含于第一层间绝缘层951或第四层间绝缘层971中的水970可被第二保护层945、第四保护层965、第二中间层954及第三中间层972拦截。

[0592] 通过上述构造，第一接合电极941与第四接合电极961的接合部可抑制水970接触到第四接合电极961与第一层间绝缘层951之间的接触部969。类似地，第二接合电极942与第五接合电极962之间的接合部可抑制水970接触到第二接合电极942与第四层间绝缘层971之间的接触部949。此外，第三接合电极943与第六接合电极963之间的接合部可抑制水
970接触到第六接合电极963与第一层间绝缘层951之间的接触部979。

[0593] 应注意，在上述构造中，第四接合电极961的接触部969在被第一保护层944、第三保护层964、第一中间层952、以及第三中间层972围绕的区域中与包含于第一层间绝缘层951中的水970接触。因此，优选地将第一接合电极941与第一保护层944之间的距离及第四接合电极961与第三保护层964之间的距离设定为尽可能的短。例如，将所述距离设定成布线的设计规则所容许的最小距离，从而在被第一保护层944、第三保护层964等围绕的区域内使其中可能存在绝缘层的区域最小化。接合电极与保护层之间的最小距离可被设定成最小约为50nm，并可在流行的半导体器件的设计规则内被设定成2μm～4μm。

[0594] 同样，第二接合电极942的接触部949或第六接合电极963的接触部979在第三保护层964、第四保护层965等的区域中与包含于第一层间绝缘层951及第四层间绝缘层971中的水970接触。因此，根据布线的设计规则，优选地将第二保护层945及第四保护层965分别定位成尽可能接近第二接合电极942及第六接合电极963。

[0595] 此外，期望以至少遮蔽由易于吸收水分的材料制成的绝缘层的方式来形成围绕接合电极的保护层。因此，优选地将保护层形成为从层间绝缘层的其中设置有接合电极的表面（即，从接合表面）至层间绝缘层上的绝缘层（即，至中间层）的深度。

[0596] 此外，保护层可形成于比其中形成有接合电极的层间绝缘层更深的位置处。例如，保护层可被形成为从接合表面950穿过第一层间绝缘层951、第一中间层952及第二层间绝缘层953而延伸至其与第二中间层954接触的位置，像第二保护层945一样。根据第二保护层945的构造，由于可拦截第二层间绝缘层953中的水，因此能够防止水970从第二层间绝缘层
953渗入第一中间层952的可能性。

[0597] 此外，由于相互接触的保护层之一的宽度被设定成沿接合表面950大于另一保护层的宽度，因此，即使出现了半导体基板的接合位置的位移，也可确保保护层之间的连接可靠性。在图40A所示的本实施方案的半导体器件的构造中，第三保护层964及第四保护层965的位于接合表面上的宽度大于第一保护层944及第二保护层945的相应宽度。

[0598] 具体而言，第三保护层964及第一保护层944被构造成使得第三保护层964的接合电极侧（即，内侧）被定位成比第一保护层944更接近接合电极，且第三保护层964的接合电极侧的相反侧（即，第三保护层964的外侧）被定位成比第一保护层944更远离接合电极。以此种方式，通过将第三保护层964的宽度设定成较大，即使当接合位置出现位移时，第一保护层944也会在第三保护层964的宽度内与第三保护层964接触。

[0599] 此外，第四保护层965及第二保护层945被构造成使得第四保护层965的接合电极侧（即，内侧）被定位成比第二保护层945更接近接合电极，且第四保护层965的接合电极侧的相反侧（即，第四保护层965的外侧）被定位成比第二保护层945更远离接合电极。以此种方式，通过将第四保护层965的宽度设定成较大，即使当接合位置出现位移时，第二保护层945也会在第四保护层965的宽度内与第四保护层965接触。

[0600] 通过上述构造，可确保保护层在对抗位置位移方面的连接可靠性。

[0601] 保护层：效果

[0602] 在上述本实施方案的半导体器件的构造中，由于形成了围绕接合电极的保护层，因此，可将水（其是让接合部腐蚀的因素）与接合电极之间的接触抑制到最小。因此，可抑制接合电极的腐蚀，并可为半导体器件提供良好的电特性及可靠性。

[0603] 因此，可提供电特性及可靠性得到改良的半导体器件。此外，由于能够抑制电阻值因腐蚀而增大，所以可预期半导体器件的处理速度的增强及功耗的减小。

[0604] 此外，由于接合电极被保护层围绕，因此也可减小对流经电极接合部的电信号的外部干扰。因此，可预期半导体器件的噪音的减小。

[0605] 应注意，接合电极及保护层的形状并不限于上文中根据本实施方案所说明的内容。保护层的形状并不限于图40B所示的圆形形状，而是可为任何其他形状，只要保护层在其与接合电极的接合表面上具有围绕接合电极的连续形状即可。同样，接合电极的形状并不限于图40B所示的圆形形状，而是可为任何其他形状。

[0606] 3、半导体器件的制造方法

[0607] 现在，将阐述本实施方案的半导体器件的制造方法的实例。应注意，在以下制造方法的说明中，仅阐述半导体器件的关于上文中参照图40A及图40B所述的第一接合电极941与第四接合电极961之间的接合部的制造方法，而省略对半导体器件其他部分的构造的制造方法的说明。第二接合电极942与第五接合电极962之间的接合部、第三接合电极943与第六接合电极963之间的接合部等可以按照类似于半导体器件的关于第一接合电极941与第四接合电极961之间的接合部的制造方法而制造。此外，将省略对半导体基板、布线层、其他各晶体管及各元件的制造方法的说明，这是因为它们由已知的方法制造。

[0608] 此外，与上文中参照图40A及图40B所述的本实施方案的半导体器件的元件相同的元件由相同的参考符号指示，且此处将省略对它们的重复的详细说明，以避免冗余。

[0609] 首先，如图41A所示，形成连接至底部器件并包括障壁金属层946A及第一布线946的第三层间绝缘层955。可使用半导体器件的流行制造方法所采用的镶嵌工艺（例如，参照日本专利公开公报第2004-63859）或类似技术来形成包括第一布线946的第三层间绝缘层955。随后，在第一布线946及第三层间绝缘层955上形成10至100nm厚的第二中间层954。

[0610] 随后，在第二中间层954上形成20至200nm厚的呈SiO2层、SiOC层等形式的第二层间绝缘层953，如图41B所示。随后，在第二层间绝缘层953上形成10至100nm厚的呈SiN层、SiCN层等形式的第一中间层952。在第一中间层952上形成20至200nm厚的呈SiO2层或SiOC层形式的第一层间绝缘层951。

[0611] 可使用例如CVD方法或旋转涂布方法来形成上述第一层间绝缘层951、第一中间层952、第二层间绝缘层953、第二中间层954及第三层间绝缘层955。

[0612] 此外，在第一层间绝缘层951上形成抗蚀剂层991，如图41B所示。抗蚀剂层991以其在第一通路956等的形成位置处开口的图案而形成，以便连接下层布线结构（例如第一布线946）。

[0613] 随后，使用流行的磁控管型的蚀刻装置通过干法蚀刻方法从抗蚀剂层991向下蚀刻第一层间绝缘层951、第一中间层952以及第二层间绝缘层953，如图41C所示。

[0614] 在蚀刻第一层间绝缘层951、第一中间层952以及第二层间绝缘层953之后，例如执行借助于氧（O2）等离子体的灰化处理及借助于基于有机胺的药物溶液的处理。通过所述处理，彻底地移除抗蚀剂层991及在蚀刻处理时产生的残余沉积物。

[0615] 随后，通过旋转涂布方法涂覆50nm～1μm厚的有机树脂，如图41D所示，并通过设置于应用装置中的加热器将其在30℃～200℃下煅烧，以形成有机材料层992。随后，通过CVD方法或旋转涂布方法在有机材料层992上形成20至200nm厚的SiO2层，以形成氧化物层993。

[0616] 此后，在氧化物层993上形成抗蚀剂层994，如图41E所示。抗蚀剂层994以其在欲形成接合部的第一接合电极941及第一保护层944的位置处开口的图案而形成。

[0617] 随后，使用流行的磁控管型的蚀刻装置通过干法蚀刻方法从抗蚀剂层994向下蚀刻氧化物层993。随后，经蚀刻的氧化物层993用于通过使用流行的磁控管型的蚀刻装置经干法蚀刻方法来蚀刻有机材料层992及第一层间绝缘层951。

[0618] 此后，执行基于氧（O2）等离子体的灰化处理及借助基于有机胺的药物溶液的处理，以彻底地移除氧化物层993、有机材料层992及在蚀刻处理时产生的残余沉积物。此外，通过此种处理，第一布线946上的第二中间层954被同时蚀刻成让第一布线946露出，以获得图41G所示的此种形状。

[0619] 随后，形成用于形成障壁金属层956A及第一保护层944的障壁材料层995，如图41H所示。障壁材料层995在Ar/N2气氛下通过RF溅射处理以5至50nm的厚度由Ti、Ta、Ru或其氮化物的任一种形成。

[0620] 随后，使用电镀方法或溅射方法在障壁材料层995上形成由Cu等制成的电极材料层996，如图41I所示。电极材料层996被形成为使其填满形成于第一层间绝缘层951、第一中间层952、第二层间绝缘层953及第二中间层954中的开口。在形成电极材料层996之后，使用加热板或烧结退火装置在100℃～400℃下执行约1分钟～60分钟的热处理。

[0621] 随后，通过化学机械研磨（CMP）方法将沉积的障壁材料层995及电极材料层996的对于布线图案不必要的部分移除，如图41J所示。通过此步骤，形成通过第一通路956而连接至第一布线946的第一接合电极941。同时，形成障壁金属层941A及障壁金属层956A。

[0622] 此外，第一保护层944由剩余在第一层间绝缘层951的开口中的障壁材料层995形成。

[0623] 通过上述各步骤，形成第一接合部940。

[0624] 此外，重复与上文中参照图41A至图41J所述方法的步骤相类似的步骤，以准备具有第二接合部960的半导体器件。

[0625] 随后，例如，对通过上述过程而形成的两个半导体基板的表面（即，对第一接合部940及第二接合部960的表面）执行使用甲酸的湿法处理或使用Ar、NH3、H2等的等离子体的干法处理。通过所述处理，将第一接合电极941及第四接合电极961的表面上的氧化物膜移除，以使清洁的金属表面露出。

[0626] 随后，在两个半导体基板的表面相互面对之后，使其相互接触，以使第一接合部940与第二接合部960相互接合，如图41K所示。

[0627] 随后，例如在大气压的N2气氛下或在真空中通过退火装置（例如加热板或RTA）在100℃～400℃下执行约五分钟～两小时的热处理。

[0628] 此外，在上述第一接合部940与第二接合部960接合时，可使用等离子体接合方法来使第一层间绝缘层951与第四层间绝缘层971相互接合。例如，在第一层间绝缘层951及第四层间绝缘层971的表面上辐照氧等离子体，以修改其表面。在修改之后，使用纯水冲洗第一层间绝缘层951及第四层间绝缘层971的表面达30秒，以在表面上形成硅烷醇基（Si-OH基团）。随后，上面形成有硅烷醇基的两个表面相互面对并部分地相互挤压，以通过范德瓦耳斯力（Van der Waals force）接合于一起。此后，为进一步增大接合界面处的紧密接触力，应用例如400℃/60min的热处理，以引起硅烷醇基的脱水缩合反应。

[0629] 通过上述各步骤，可制造出图41K所示的本实施方案的半导体器件。

[0630] 通过上述制造方法，可同时形成障壁金属层956A及第一保护层944。此外，第一层间绝缘层951的用于形成第一保护层944的凹陷部可与用于形成第一接合电极941的凹陷部同时形成。

[0631] 因此，可通过半导体器件的流行制造方法来制造本实施方案的半导体器件，而无需增加用于形成保护层的步骤。

[0632] 以下给出图41K所示的半导体器件的组件尺寸的实例。

[0633] 分别连接至第一布线946及第四布线966的第一通路956及第四通路976的开口直径为50至200nm。第一接合电极941及第四接合电极961的开口直径为200nm～20μm。分别形成于第一接合电极941及第四接合电极961周围并围绕接合部的第一保护层944及第三保护层964的开口宽度为10nm～20μm。

[0634] 4、半导体器件的变形例1

[0635] 现在，将阐述本实施方案的半导体器件的变形例1。图42A及图42B显示变形例1的半导体器件的构造。应注意，在图42A及图42B所示的半导体器件中，与上文中所述实施方案的半导体器件的元件相同的元件由相同的附图标记指示，且此处将省略对它们的重复的详细说明，以避免冗余。此外，对于除保护层之外的其他部分的构造，图42A及图42B所示的变形例1的半导体器件在构造上类似于上述实施方案的半导体器件。因此，此处将省略对除保护层之外的组件的构造的说明，以避免冗余。

[0636] 保护层

[0637] 参照图42A，第一接合部940包括第一接合电极941周围的第一保护层981。第一接合部940还包括围绕第二接合电极942及第三接合电极943的第二保护层982。

[0638] 参照图42B，第一保护层981由围绕第一接合电极941的单个连续层形成。第二保护层982由围绕第二接合电极942及第三接合电极943的单个连续层形成。

[0639] 再次参照图42A，第一保护层981包括障壁金属层981B、以及被形成为填满障壁金属层981B的导体层981A，障壁金属层981B覆盖形成于第一层间绝缘层951中的凹陷部的内表面。

[0640] 第一保护层981被形成为具有从第一接合部940的接合表面950穿过第一层间绝缘层951而延伸至第一中间层952的深度。

[0641] 同时，第二保护层982包括障壁金属层982B、以及被形成为填满障壁金属层982B的导体层982A，障壁金属层982B覆盖形成于第一层间绝缘层951、第一中间层952及第二层间绝缘层953中的凹陷部的内表面。第二保护层982被形成为具有从第一接合部940的接合表面950穿过第一层间绝缘层951、第一中间层952及第二层间绝缘层953而延伸至第二中间层954的深度。

[0642] 此外，如图42A所示，第三保护层964设置于第二接合部960上的对应于上文中所述的第一保护层981的位置处。此外，第四保护层965设置于第二接合部960的对应于第二保护层982的位置处。第三保护层964及第四保护层965的构造类似于上文中参照图40A及图40B所述的实施方案中的相应构造。

[0643] 在接合表面950上，第一保护层981与第三保护层964设置于其相互接触的位置处。此外，在接合表面950上，第二保护层982与第四保护层965设置于其相互接触的位置处。

[0644] 通过上述构造，第一接合电极941与第四接合电极961之间的接合部形成于被第一保护层981、第三保护层964、第一中间层952及第三中间层972围绕的区域中。同时，第二接合电极942与第五接合电极962之间的接合部以及第三接合电极943与第六接合电极963之间的接合部形成于被第二保护层982、第四保护层965、第二中间层954及第三中间层972围绕的区域中。

[0645] 第一保护层981及第二保护层982的障壁金属层981B及982B由与上文中所述的障壁金属层的材料相类似的材料（例如Ta、Ti、Ru、TaN或TiN）形成。此外，第一保护层981及第二保护层982的导体层981A及982A由与上文中所述的接合电极的材料相类似的材料（例如Cu）形成。

[0646] 保护层：效果

[0647] 在图42A所示的变形例1的半导体器件的构造中，第一保护层981与第二保护层982之间的结合表面的宽度被设定成大于第三保护层964与第四保护层965的宽度，以确保对抗位置位移的连接可靠性。

[0648] 第一保护层981及第二保护层982的构造是适宜的，例如，其中欲相互接合的保护层之一的宽度被制作成大于另一保护层的宽度以确保保护层的连接可靠性。例如，在其中第一保护层981的开口直径或宽度约为30nm～20μm的情形中，难以仅通过使用障壁金属层981B及982B填充来填满形成于绝缘层中的开口。因此，通过在使用障壁金属层981B及982B覆盖开口的内表面之后使用导体层981A及982A来填满障壁金属层981B及982B，可构成在二者之间具有较大宽度的接合表面的第一保护层981及第二保护层982。

[0649] 5、半导体器件的变形例1的制造方法

[0650] 现在，将阐述以上所述变形例1的半导体器件的制造方法。在以下对制造方法的说明中，仅阐述半导体器件的关于上文中参照图42A及图42B所述的第一接合电极941与第四接合电极961之间的接合部的制造方法，而省略半导体器件的其他部分的构造的制造方法。

[0651] 首先，执行与上文中参照图41A至图41D所述的步骤相类似的步骤，以在上面形成有第一布线946的第三层间绝缘层955上形成第二中间层954、第二层间绝缘层953、第一中间层952、第一层间绝缘层951、有机材料层992及氧化物层933。第二层间绝缘层953、第一中间层952及第一层间绝缘层951具有用于在其中形成第一通路956的开口。

[0652] 随后，在氧化物层933上形成抗蚀剂层997，如图43A所示。抗蚀剂层997以在欲形成接合部的第一接合电极941及第一保护层981的位置处开口的图案而形成。

[0653] 随后，通过其中使用流行的磁控管型的蚀刻装置的干法蚀刻方法从抗蚀剂层997向下蚀刻氧化物层993，如图43B所示。随后，将经过蚀刻的氧化物层993用作掩模，通过其中使用流行的磁控管型的蚀刻装置的干法蚀刻方法来蚀刻有机材料层992及第一层间绝缘层951。

[0654] 此后，例如，执行基于氧（O2）等离子体的灰化处理及借助于基于有机胺的药物溶液的处理，以彻底地移除氧化物层993、有机材料层992及在蚀刻处理时产生的残余沉积物。此外，通过此种处理，第一布线946上的第二中间层954被同时蚀刻以使第一布线946露出，由此获得图43C所示的此种形状。

[0655] 随后，形成用于形成障壁金属层956A及第一保护层981的障壁金属层981B的障壁材料层998，如图43D所示。障壁材料层998在Ar/N2气氛下通过RF溅射处理以5至50nm的厚度由Ti、Ta、Ru或其氮化物的任一种形成。

[0656] 随后，使用电镀方法或溅射方法在障壁材料层998上形成由Cu等制成的电极材料层999，如图43E所示。电极材料层999通过填满其中欲形成第一接合电极941的开口以及其中欲形成第一保护层981的开口而形成。在形成电极材料层999之后，使用加热板或烧结退火装置在100℃～400℃下执行约1分钟～60分钟的热处理。

[0657] 随后，通过化学机械研磨（CMP）方法将障壁材料层998及电极材料层999的对于布线图案不必要的部分移除，如图43F所示。通过此种处理，形成通过第一通路956而连接至第一布线946的第一接合电极941。同时，形成障壁金属层941A及障壁金属层956A。

[0658] 此外，由剩余在第一层间绝缘层951的开口中的障壁材料层998及电极材料层999形成第一保护层981。

[0659] 通过上述各步骤，形成第一接合部940。

[0660] 此外，重复与上文中参照图41A至图41J所述方法的步骤相类似的步骤，以准备具有第二接合部960的半导体器件。

[0661] 随后，例如，对通过上述过程而形成的两个半导体基板的表面（即，对第一接合部940及第二接合部960的表面）执行使用甲酸的湿法处理或使用Ar、NH3、H2等的等离子体的干法处理。通过所述处理，将第一接合电极941及第四接合电极961的表面上的氧化物膜移除，以使清洁的金属表面露出。

[0662] 随后，在两个半导体构件的表面相互面对之后，使它们相互接触，以使第一接合部940与第二接合部960相互接合，如图43G所示。

[0663] 随后，例如在大气压的N2气氛下或在真空中通过退火装置（例如加热板或RTA）在100℃～400℃下执行约五分钟～两小时的热处理。

[0664] 通过上述各步骤，可制造出图43G中所示的本变形例的半导体器件。

[0665] 6、半导体器件的变形例2

[0666] 现在，将阐述本实施方案的半导体器件的变形例2。图44显示变形例2的半导体器件的构造。应注意，在图44所示的半导体器件中，与上文中所述实施方案的半导体器件的元件相同的元件由相同的附图标记指示，且此处将省略对它们的重复的详细说明，以避免冗余。此外，对于除层间绝缘层之外的其他部分的构造，图44所示的变形例2的半导体器件在构造上类似于上述实施方案的半导体器件。因此，此处将省略对层间绝缘层之外的组件的构造的说明，以避免冗余。

[0667] 绝缘层

[0668] 第一接合部940及第二接合部960通过多个布线层及绝缘层的层叠而形成。

[0669] 第一接合部940的绝缘层从接合表面950侧依序包括第一层间绝缘层983及第二层间绝缘层984。同时，第二接合部960的绝缘层从接合表面950侧依序包括第三层间绝缘层985及第四层间绝缘层986。

[0670] 在第一接合部940中，第一布线946、第二布线947及第三布线948形成于第二层间绝缘层984中。在第一层间绝缘层983中，形成第一接合部940的第一接合电极941、第二接合电极942及第三接合电极943。第一接合电极941、第二接合电极942及第三接合电极943的表面从接合表面950露出，并与第一层间绝缘层983齐平。

[0671] 此外，第一通路956、第二通路957及第三通路958形成于第一层间绝缘层983中。

[0672] 此外，围绕第一接合电极941的第一保护层944及围绕第二接合电极942及第三接合电极943的第二保护层945设置于第一层间绝缘层983中。

[0673] 在第二接合部960中，第四布线966、第五布线967及第六布线968形成于第四层间绝缘层986中。第四接合电极961、第五接合电极962及第六接合电极963形成于第三层间绝缘层985中。第四接合电极961、第五接合电极962及第六接合电极963的表面从接合表面950露出，并与第三层间绝缘层985齐平。

[0674] 此外，第四通路976、第五通路977及第六通路978形成于第三层间绝缘层985中。

[0675] 此外，围绕第四接合电极961的第三保护层964及围绕第五接合电极962及第六接合电极963的第四保护层965设置于第三层间绝缘层985中。

[0676] 第一层间绝缘层983及于第三层间绝缘层985由与上文中所述实施方案的半导体器件的中间层的材料相同的材料构成。例如，第一层间绝缘层983及于第三层间绝缘层985由用于针对通常构成半导体器件中的布线等的金属材料的防扩散层的材料构成。此外，第一层间绝缘层983及第三层间绝缘层985为高密度绝缘层，其不太可能容许包含于层间绝缘层中的水970渗入其中。此外，如上所述的此种用作防扩散层的高密度绝缘层由例如通过旋转涂布方法或CVD方法而形成的相对介电常数为4至7的P-SiN构成，或由包含C的相对介电常数低于4的SiCN等构成。

[0677] 此外，第二层间绝缘层984及第四层间绝缘层986由与上述实施方案的半导体器件的层间绝缘层的材料相同的材料构成。例如，第二层间绝缘层984及第四层间绝缘层986由例如如下材料构成：SiO2、以含氟氧化硅（FSG）或聚烯丙基醚（PAE）为代表的基于有机硅的聚合物、以氢化硅倍半氧烷（HSQ）或甲基硅倍半氧烷（MSQ）为代表的无机材料，并尤其由相对介电常数约为2.7或更小的低介电常数（低k）材料构成。

[0678] 在上述变形例2的半导体器件的构造中，形成接合表面950的第一层间绝缘层983及于第三层间绝缘层985不太可能容许水渗入其中。因此，在第一接合电极941与第四接合电极961之间的接合部处，可抑制水970与第四接合电极961与第一层间绝缘层983之间的接触部969接触。类似地，在第二接合电极942与第五接合电极962之间的接合部处，可抑制水970与第二接合电极942与第三层间绝缘层985之间的接触部949接触。

[0679] 此外，由于设置有第一保护层944、第二保护层945、第三保护层964及第四保护层965，因此，可抑制在进行等离子体接合时出现于接合表面上的水或包含于层间绝缘层中的水迁移至电极接合部。因此，可抑制接合电极的腐蚀，并可为半导体器件提供良好的电特性及可靠性。

[0680] 制造方法

[0681] 可通过在上文中所述实施方案的半导体器件的制造方法中改变欲被层叠的层间绝缘层的材料及层间绝缘层的蚀刻条件来制造上文中参照图44所述的变形例2的半导体器件。例如，在图41A及图41B中所示的形成层间绝缘层及中间层的步骤中形成呈单个层形式的层间绝缘层。随后，在蚀刻步骤中，控制蚀刻时间以层间绝缘层的所需深度形成凹陷部。通过以此种方式改变制造过程，可通过与上文中所述实施方案的半导体器件的制造方法相类似的方法来制造变形例2的半导体器件。

[0682] 7、电子装置的实施方案

[0683] 可将上述实施方案的半导体器件应用于其中两个半导体构件相互结合以实现布线接合的任意电子装置，例如，固体摄像器件、半导体存储器或半导体逻辑器件（例如IC）。

[0684] 第五实施方案

[0685] 使用各实施方案的半导体器件的任一种的电子装置的实例

[0686] 可将上文中根据各实施方案所述的本发明半导体器件的任一种（例如，固体摄像器件）应用于各种电子装置，例如照相机系统（例如数码照相机或摄像机）、具有摄像功能的可携式电话机或具有摄像功能的任何其他装置。

[0687] 图45显示作为根据本发明的电子装置的实例的其中使用固体摄像器件的照相机的构造。根据本实施方案的照相机被用作可捕获静态图像或动态图形的摄像机。参照图45，照相机90包括固体摄像器件91、用于将其入射光引导至固体摄像器件91的接收光传感器的光学系统93、快门装置94、用于驱动固体摄像器件91的驱动电路95、以及用于处理固体摄像器件91的输出信号的信号处理电路96。

[0688] 通过应用上文中根据本发明的各实施方案及变形例所述的半导体器件的任一种来构成固体摄像器件91。光学系统93包括光学透镜，以引导来自于摄像对象的图像光（即，入射光），从而在固体摄像器件91的摄像平面上形成图像。因此，信号电荷在固定的时间段内累积至固体摄像器件91中。如上所述的此种光学系统93可为由多个光学透镜构成的光学透镜系统。快门装置94控制光照射时间段以及光拦截至固体摄像器件91的时间段。驱动电路95提供驱动信号至固体摄像器件91及快门装置94，以根据所提供的驱动信号或定时信号而执行对固体摄像器件91至信号处理电路96的信号输出操作及快门装置94的快门操作的控制。具体而言，驱动电路95提供驱动信号或定时信号，以执行从固体摄像器件91至信号处理电路96的信号传输操作。信号处理电路96对从固体摄像器件91向其提供的信号执行各种信号处理。通过信号处理而获得的视频信号被存储至存储介质（例如存储器）中或被输出至显示器。

[0689] 本申请案所包含的主题与在2011年7月5日、2011年8月1日、2011年8月4日、2011年9月27日及2012年1月16日分别向日本专利局提出申请的日本优先权专利申请案JP 2011-
148883、JP 2011-168021、JP 2011-170666、JP 2011-210142以及JP 2012-006356中所揭露的主题相关，所述日本优先权专利申请案的全部内容以引用方式并入本文中。

[0690] 所属领域的技术人员应理解，根据设计要求和其他因素，可产生各种改变、组合、子组合及修改，只要其属于随附权利要求书或其等效项的范围内即可。