半导体器件及其制造方法

摘要

本发明实施例公开了一种半导体器件及其制造方法。所述半导体器件包括：基底；位于所述基底上的PIP电容；其中，所述PIP电容包括：由下至上依次设置的具有下极板图案的第一多晶硅层、金属硅化物层、保护层、介质层和第二多晶硅层。所述半导体器件制造方法包括：提供基底；在所述基底上依次形成第一多晶硅层、金属硅化物层和保护层；将下极板图案转移到所述第一多晶硅层、金属硅化物层和保护层中，从而形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层；在所述具有下极板图案的保护层上依次形成具有下极板图案的介质层和第二多晶硅层。本发明所提供的半导体器件制造方法，可极大地提高所形成的器件上PIP电容的电容值及可靠性。

权利要求

1.一种半导体器件，其特征在于，包括：

基底；

位于所述基底上的PIP电容；

其中，所述PIP电容包括：由下至上依次设置的具有下极板图案的第一多晶硅层、金属硅化物层、保护层、介质层和第二多晶硅层；

所述具有下极板图案的第一多晶硅层、金属硅化物层和保护层是通过在所述保护层上旋涂光刻胶层，通过具有下极板图案的掩膜版对所述光刻胶层进行曝光，之后显影，将所述下极板图案转移到所述光刻胶层中，接着以具有下极板图案的光刻胶层为掩膜采用刻蚀工艺依次刻蚀保护层、金属硅化物层和第一多晶硅层形成的；

所述保护层为第三多晶硅层，所述保护层的厚度为

所述介质层为叠层介质层，且所述叠层介质层包括由下至上顺序排列的底层氧化硅层、中间氮化硅层和顶层氧化硅层。

2.根据权利要求1所述的半导体器件，其特征在于，所述金属硅化物层为WSi层。

3.一种半导体器件制造方法，其特征在于，包括：提供基底；

在所述基底上依次形成第一多晶硅层、金属硅化物层和保护层；

将下极板图案转移到所述第一多晶硅层、金属硅化物层和保护层中，从而形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层；

在所述具有下极板图案的保护层上依次形成具有下极板图案的介质层和第二多晶硅层；

其中，在所述保护层上旋涂光刻胶层，通过具有下极板图案的掩膜版对所述光刻胶层进行曝光，之后显影，将所述下极板图案转移到所述光刻胶层中，接着以具有下极板图案的光刻胶层为掩膜采用刻蚀工艺依次刻蚀保护层、金属硅化物层和第一多晶硅层，最终在基底上依次形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层；

所述保护层为第三多晶硅层，所述保护层的厚度为

所述介质层为叠层介质层，且所述叠层介质层包括由下至上顺序排列的底层氧化硅层、中间氮化硅层和顶层氧化硅层。

4.根据权利要求3所述的方法，其特征在于，在形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层之后，在形成具有下极板图案的介质层和第二多晶硅层之前，还包括：在所述基底内形成源区和漏区。

5.根据权利要求3所述的方法，其特征在于，在所述具有下极板图案的保护层上依次形成具有下极板图案的介质层和第二多晶硅层之后，还包括：在所述基底内形成源区和漏区。

说明书

半导体器件及其制造方法

技术领域

[0001] 本发明涉及半导体制造技术领域，更具体地说，涉及一种半导体器件及其制造方法。

背景技术

[0002] 随着半导体器件的飞速发展，市场竞争也越来越激烈，不断缩小管芯面积成为延长产品生命力的主要方法之一。而在数模混合电路中，电容面积在芯片中所占比例是相当可观的，因此，需求高性能、高电容值的电容是半导体器件发展的必然趋势。

[0003] 半导体器件中的电容可分为PIP(上下极板为多晶硅，中间为绝缘层)电容、MIM(上下极板为金属，中间为绝缘层)电容和MIP(上极板为金属，下极板为多晶硅，中间为绝缘层)电容。对于PIP电容，一般在形成下极板多晶硅后，为了降低器件的接触电阻，提高器件的运行速度，常需要在所述下极板多晶硅上形成金属硅化物(例如为WSi)，之后在所述金属硅化物上形成绝缘层(或称介质层)，并在所述绝缘层上形成上极板多晶硅，从而完成PIP电容的制作。

[0004] 现有工艺中在半导体器件上制作PIP电容可有两种实现方式，分别如下：

[0005] 第一种工艺步骤包括：1、下极板多晶硅及其上金属硅化物的形成；2、源、漏的形成；3、绝缘层的形成；4、上极板多晶硅的形成。

[0006] 第二种工艺步骤包括：1、下极板多晶硅及其上金属硅化物的形成；2、绝缘层的形成；3、上极板多晶硅的形成；4、源、漏的形成。

[0007] 在上述两种工艺中，采用第一种工艺步骤所形成的PIP电容，其电容值一般较小，即使降低绝缘层的厚度也无法将电容值提高至1.8ff/μm2；采用第二种工艺步骤形成PIP电容时，虽然可以使电容值增大至1.8ff/μm2，但是，PIP电容的可靠性不高。

发明内容

[0008] 有鉴于此，本发明提供一种半导体器件及其制造方法，该方法可提高半导体器件上PIP电容的电容值及可靠性。

[0009] 为实现上述目的，本发明提供如下技术方案：

[0010] 一种半导体器件，该半导体器件包括：

[0011] 基底；

[0012] 位于所述基底上的PIP电容；

[0013] 其中，所述PIP电容包括：由下至上依次设置的具有下极板图案的第一多晶硅层、金属硅化物层、保护层、介质层和第二多晶硅层。

[0014] 优选的，上述半导体器件中，所述保护层为第三多晶硅层。

[0015] 优选的，上述半导体器件中，所述保护层的厚度为

[0016] 优选的，上述半导体器件中，所述介质层为单层介质层或叠层介质层。

[0017] 优选的，上述半导体器件中，所述介质层为叠层介质层，且所述叠层介质层包括由下至上顺序排列的底层氧化硅层、中间氮化硅层和顶层氧化硅层。

[0018] 优选的，上述半导体器件中，所述金属硅化物层为WSi层。

[0019] 本发明还提供了一种半导体器件制造方法，该方法包括：

[0020] 提供基底；

[0021] 在所述基底上依次形成第一多晶硅层、金属硅化物层和保护层；

[0022] 将下极板图案转移到所述第一多晶硅层、金属硅化物层和保护层中，从而形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层；

[0023] 在所述具有下极板图案的保护层上依次形成具有下极板图案的介质层和第二多晶硅层。

[0024] 优选的，上述方法中，在形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层之后，在形成具有下极板图案的介质层和第二多晶硅层之前，还包括：

[0025] 在所述基底内形成源区和漏区。

[0026] 优选的，上述方法中，在所述具有下极板图案的保护层上依次形成具有下极板图案的介质层和第二多晶硅层之后，还包括：

[0027] 在所述基底内形成源区和漏区。

[0028] 优选的，上述方法中，所形成的保护层的厚度为

[0029] 从上述技术方案可以看出，本发明所提供的半导体器件制造方法包括：提供基底；在所述基底上依次形成第一多晶硅层、金属硅化物层和保护层；将下极板图案转移到所述第一多晶硅层、金属硅化物层和保护层中，从而形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层；在所述具有下极板图案的保护层上依次形成具有下极板图案的介质层和第二多晶硅层。本发明所提供的半导体器件制造方法，由于在金属硅化物层上形成了保护层，因此，可避免所述金属硅化物层在后续刻蚀或热处理过程中受到损伤，进而使最终形成的PIP电容具有较高的电容值及较高的可靠性。

附图说明

[0030] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0031] 图1为本发明实施例所提供的一种半导体器件制造方法的流程示意图；

[0032] 图2～图7为本发明实施例所提供的半导体器件在制造过程中的剖面结构示意图；

[0033] 图8为本发明实施例所提供的另一种半导体器件制造方法的流程示意图。

具体实施方式

[0034] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0035] 正如背景技术部分所述，在半导体器件上制作PIP电容可有两种实现方式，采用第一种工艺步骤所形成的PIP电容，其电容值一般较小，采用第二种工艺步骤虽然可以提高PIP电容的电容值，但所形成的PIP电容的可靠性较低。

[0036] 发明人研究发现：采用现有工艺在半导体器件上形成PIP电容时，导致所述PIP电容的电容值低或可靠性低的原因在于：PIP电容的下极板多晶硅上具有金属硅化物，所述金属硅化物在后续刻蚀或热处理过程中极易受到影响，使得其表面易于出现翘皮、划伤或不平整等现象，所述金属硅化物表面受到的损伤直接影响了PIP电容的电容值及可靠性。

[0037] 基于此，本发明提供了一种半导体器件及其制造方法，以解决现有工艺中在半导体器件上所形成的PIP电容可靠性低、电容值低的问题。下面结合附图详细描述本发明所提供的半导体器件及其制造方法。

[0038] 实施例一

[0039] 参考图1，图1为本发明实施例所提供的一种半导体器件制造方法的流程示意图，该方法具体包括如下步骤：

[0040] 步骤S1：提供基底。

[0041] 本发明实施例中所述基底为硅衬底，其他实施例中，所述基底还可以为锗、磷化铟或砷化镓等半导体材料。

[0042] 步骤S2：在所述基底上依次形成第一多晶硅层、金属硅化物层和保护层。

[0043] 参考图2，首先采用化学气相沉积方法在基底100上形成第一多晶硅层101，所形成的第一多晶硅层101的厚度约为

[0044] 其次在所述第一多晶硅层101上形成较薄(例如厚度为 )的金属硅化物层102，所述金属硅化物层102可降低后续形成的栅极(或下极板多晶硅)的接触电阻，进而可提高器件的运行速度。本实施例中所述金属硅化物层102为WSi层。

[0045] 最后，采用化学气相沉积方法在所述金属硅化物层102上形成保护层103，所述保护层103的作用是保护金属硅化物层102避免在后续工艺过程中受到损伤。所形成的保护层103的厚度可以在 之间，优选的，可以控制沉积时间控制所形成的保护层103的厚度在 之间。本实施例中所述保护层103为第三多晶硅层，当然，其他实施例所述保护层103还可以为别的材料，例如：Ti、TiN等。

[0046] 步骤S3：将下极板图案转移到所述第一多晶硅层、金属硅化物层和保护层中，从而形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层。

[0047] 参考图2和图3，本步骤中采用光刻、刻蚀工艺将下极板(或栅极)图案(或图形)转移到第一多晶硅层101、金属硅化物层102及保护层103中，具体工艺过程如下：在所述保护层103上旋涂光刻胶层(图中未示出)，通过具有下极板图案的掩膜版对所述光刻胶层进行曝光，之后显影，将所述下极板图案转移到所述光刻胶层中，接着以具有下极板图案的光刻胶层为掩膜采用刻蚀工艺依次刻蚀保护层103、金属硅化物层102和第一多晶硅层101，最终在基底100上依次形成具有下极板图案的第一多晶硅层101′、金属硅化物层102′和保护层103′。

[0048] 本发明实施例中由于在对第一多晶硅层101及其上的金属硅化物层102进行光刻、刻蚀之前，就在金属硅化物层102上形成了保护层103，因此，所述保护层103可保护金属硅化物层102免受光刻、刻蚀过程中的影响，进而保证了刻蚀后所形成的具有下极板图案的金属硅化物层102′表面的平整度等，为后续形成高电容值、高可靠性的PIP电容打下基础。

[0049] 步骤S4：在所述基底内形成源区和漏区。

[0050] 该步骤可包括如下几个步骤：

[0051] 步骤S41：在所述基底内形成轻掺杂漏区。

[0052] 参考图4，首先在所述基底100上旋涂光刻胶层(图中未示出)，然后采用具有源区和漏区图案的掩膜版对所述光刻胶层进行曝光，之后显影，将源区和漏区的图案转移到所述光刻胶层中。之后以所述具有源区和漏区图案的光刻胶层为掩膜采用离子注入工艺在基底100内形成轻掺杂漏区104。形成轻掺杂漏区104时所注入的离子的剂量较小，故形成的掺杂区称为轻掺杂漏区104。所述轻掺杂漏区104位于具有下极板图案的第一多晶硅层101′两侧的基底100内。

[0053] 步骤S42：在所述具有下极板图案的第一多晶硅层、金属硅化物层和保护层的两侧形成侧墙。

[0054] 参考图5，首先在基底100表面沉积一层氧化硅(图中未示出)，之后利用干法刻蚀工艺反刻掉所述氧化硅层，反刻过程不需要掩膜，当具有下极板图案的保护层103′露出来后停止反刻，反刻的结果是：刻蚀掉了绝大部分氧化硅，只在具有下极板图案的第一多晶硅层101′、金属硅化物层102′和保护层103′的两侧保留了部分氧化硅，所保留下来的氧化硅被称为侧墙104。

[0055] 所述侧墙104的形成可防止后续大剂量源、漏注入过于接近沟道以致可能发生的源漏穿通。

[0056] 步骤S43：在所述基底内形成源区和漏区。

[0057] 参考图6，首先在所述基底100上旋涂光刻胶层(图中未示出)，然后采用具有源区和漏区图案的掩膜版对所述光刻胶层进行曝光，之后显影，将源区和漏区的图案转移到所述光刻胶层中。之后以所述具有源区和漏区图案的光刻胶层为掩膜采用离子注入工艺在基底100内形成源区106和漏区107，源区106和漏区107形成过程中所注入的离子的剂量较大。由于在本步骤之前，已经在具有下极板图案的第一多晶硅层101′的两侧形成了侧墙105，因此，所述侧墙105阻止了大剂量的离子向狭窄沟道区的侵入。

[0058] 步骤S44：对所述基底进行退火处理。

[0059] 该步骤不仅能够激活所注入的离子，而且可修复离子注入过程中造成的晶格缺陷。

[0060] 本发明实施例中由于在金属硅化物层上设置有保护层，因此，此步骤的退火处理也不会对所述金属硅化物层造成影响，避免了所述金属硅化物层上出现翘皮或剥落等现象，从而为后续形成高电容值、高可靠性的PIP电容奠定基础。

[0061] 步骤S5：在所述具有下极板图案的保护层上依次形成具有下极板图案的介质层和第二多晶硅层。

[0062] 参考图7，首先在基底100上依次沉积介质层和第二多晶硅层，之后采用光刻、刻蚀工艺将下极板图案(或上极板图案，本实施例中上、下极板图案相同)转移到所述介质层和第二多晶硅层中，从而在具有下极板图案的保护层103′上形成了具有下极板图案的介质层108和第二多晶硅层109。所述具有下极板图案的第二多晶硅层109即为PIP电容中上极板多晶硅。

[0063] 所述介质层可以为单层介质层，如氧化硅层，也可以为叠层介质层，如ONO层(即：底层氧化硅层、中间氮化硅层和顶层氧化硅层)。

[0064] 本实施例所提供的半导体器件制造方法，在现有工艺中的第一种工艺的基础上做了相应的改进，通过在金属硅化物层上形成保护层，从而保护所述金属硅化物层免受后续工艺过程中的诸如刻蚀、热处理等的影响，可使所述金属硅化物层保持原状、具有较高的平整度及均匀性，因此，可提高最终所形成的PIP电容的电容值，并能提高所述PIP电容的可靠性。

[0065] 实施例二

[0066] 本实施例针对现有工艺中的第二种工艺步骤进行改进。参考图8，图8为本发明实施例所提供的另一种半导体器件制造方法的流程示意图，该方法具体包括如下几个步骤：

[0067] 步骤S101：提供基底。

[0068] 步骤S102：在所述基底上依次形成第一多晶硅层、金属硅化物层和保护层。

[0069] 步骤S103：将下极板图案转移到所述第一多晶硅层、金属硅化物层和保护层中，从而形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层。

[0070] 步骤S104：在所述具有下极板图案的保护层上依次形成具有下极板图案的介质层和第二多晶硅层。

[0071] 步骤S105：在所述基底内形成源区和漏区。

[0072] 本实施例所提供的半导体器件制造方法，由于在金属硅化物层上形成了保护层，该保护层的存在可避免所述金属硅化物层在后续刻蚀、热处理等工艺过程中受到损伤，从而可提高PIP电容的电容值及可靠性。

[0073] 相比实施例一而言，本实施例由于先在基底上形成了PIP电容，后形成了源区及漏区，因此，最终所形成的PIP电容的电容值比采用实施例一所提供的方法所形成的PIP电容的电容值要大。

[0074] 需要说明的是，上述两个实施例均可实施，对于特征尺寸较大、对电容值要求不高的半导体器件，可采用实施例一所提供的方法来形成；对于特征尺寸较小、对电容值要求较高的半导体器件，可采用实施例二所提供的方法来形成。

[0075] 实施例三

[0076] 上面详细描述了本发明所提供的半导体器件的制造方法，下面具体介绍本发明所提供的半导体器件。

[0077] 参考图7，本发明所提供的半导体器件包括：基底100；位于基底100上的PIP电容；其中，所述PIP电容包括：由下至上依次设置的具有下极板图案的第一多晶硅层101′、金属硅化物层102′、保护层103′、介质层108和第二多晶硅层109。所述具有下极板图案的第一多晶硅层101′和第二多晶硅层109分别充当该PIP电容的上下极板。

[0078] 本发明所提供的半导体器件还包括：位于所述具有下极板图案的第一多晶硅层101′、金属硅化物层102′和保护层103′的两侧的侧墙105；位于所述侧墙105两侧的基底100内的源区106和漏区107。

[0079] 本实施例中所述保护层103′为第三多晶硅层，其厚度可以在 之间，优选的，可以控制其厚度在 之间。

[0080] 所述介质层108可以为单层介质层，如氧化硅层，也可以为叠层介质层，如ONO层(即：底层氧化硅层、中间氮化硅层和顶层氧化硅层)。

[0081] 所述侧墙105为氧化硅，所述金属硅化物层102′为WSi层。

[0082] 由上可知，本发明所提供的半导体器件，由于其上的PIP电容在金属硅化物层与介质层之间设置有保护层，所述保护层的存在可保护所述金属硅化物层免受工艺过程中刻蚀或热处理过程的影响，避免了金属硅化物层受到损伤或造成不平整的现象，从而可提高所述PIP电容的电容值及可靠性。

[0083] 本发明实施例中对半导体器件及其制造方法的描述各有侧重点，对于各实施例中的相关、相似之处可相互参考。

[0084] 需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

[0085] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。