栅极的形成方法

摘要

一种栅极的形成方法，包括：提供基底，所述基底表面依次形成有栅介质层、栅电极层、中间层、多晶硅层和包括第一图形的第一图案层，所述第一图形定义出待形成栅极的线路末端之间的距离；以第一图案层为掩膜，向所述多晶硅层内掺杂离子；去除第一图案层和具有掺杂离子的多晶硅层，形成开口；形成覆盖所述开口和多晶硅层表面的第二图案层，所述第二图案层具有第二图形，所述第二图形定义出待形成栅极的线宽；以所述具有第二图形的第二图案层为掩膜，刻蚀所述多晶硅层，形成具有第三图形的多晶硅层；以所述具有第三图形的多晶硅层为掩膜，刻蚀所述中间层、栅电极层形成栅极。本发明的实施例解决了栅极工艺中的线端缩短问题，提高了良率。

权利要求

1.一种栅极的形成方法，其特征在于，包括：

提供基底，所述基底表面形成有栅介质层；所述栅介质层表面形成有栅电极层；所述栅电极层表面形成有中间层；所述中间层表面形成有多晶硅层；所述多晶硅层表面形成有包括第一图形的第一图案层，所述第一图形定义出待形成的相邻栅极的线路末端之间的距离；

以所述第一图案层为掩膜，向所述多晶硅层内掺杂离子；

去除所述第一图案层和具有掺杂离子的多晶硅层，形成开口；

形成覆盖所述开口和多晶硅层表面的第二图案层，所述第二图案层具有第二图形，所述第二图形定义出待形成栅极的线宽；

以所述具有第二图形的第二图案层为掩膜，刻蚀所述多晶硅层，形成具有第三图形的多晶硅层；

以所述具有第三图形的多晶硅层为掩膜，刻蚀所述中间层、栅电极层形成栅极。

2.如权利要求1所述的栅极的形成方法，其特征在于，所述具有掺杂离子的多晶硅层与未掺杂离子的多晶硅层的选择刻蚀比大于5:1；所述具有掺杂离子的多晶硅层与中间层的选择刻蚀比大于5:1。

3.如权利要求1所述的栅极的形成方法，其特征在于，所述掺杂离子为P离子或As离子。

4.如权利要求3所述的栅极的形成方法，其特征在于，掺杂所述P离子时的工艺参数

15 20 2 16 21 3

为：能量为50-200kev，剂量为10 -10 /cm，浓度为10 -10 /cm。

5.如权利要求1所述的栅极的形成方法，其特征在于，去除所述具有掺杂离子的多晶硅层的工艺为湿法刻蚀。

6.如权利要求5所述的栅极的形成方法，其特征在于，所述湿法刻蚀采用的化学试剂为磷酸，所述磷酸的质量百分数为50％-90％，温度为100-200℃。

7.如权利要求1所述的栅极的形成方法，其特征在于，所述中间层包括：形成在所述栅电极层表面的阻挡层、形成在所述阻挡层表面的硬掩膜层、以及形成在所述硬掩膜层表面的保护层。

8.如权利要求7所述的栅极的形成方法，其特征在于，所述阻挡层的材料为氧化硅；所述硬掩膜层的材料为氮化硅；所述保护层的材料为氧化硅。

9.如权利要求1所述的栅极的形成方法，其特征在于，还包括：去除所述具有第三图形的多晶硅层和中间层。

说明书

栅极的形成方法

技术领域

[0001] 本发明涉及半导体制造领域，特别涉及一种栅极的形成方法。

背景技术

[0002] 随着半导体制造工艺的不断发展，集成电路中的半导体器件的特征尺寸(CD，Critical Dimension)越来越小，晶体管和金属线路也变得越来越小并且越靠越近，在形成栅极的时候产生的线端缩短(LES，Line End Shortening)是一个较重要问题，LES表现为线端的实际的印刷位置和预定(设计)位置之间的差异。

[0003] 图1示出了线端缩短的问题，如图1所示，虚线所示的是预定(设计)形成的预期线路10，但是由于刻蚀效应和光阻拉回(Photo Resist Pullback)等原因，产生了显著数量的线端缩短的实际线路20。所述预期线路10具有线路侧端10b(相对两侧，另一侧未标示)、线路末端10a(相对两侧，另一侧未标示)，所述线路侧端10b的长度为L1，所述线路末端10a的宽度为W1；所述实际线路20具有线路侧端20b、线路末端20a，所述线路侧端20b的长度为L2，所述线路末端20a的宽度为W2。从图1可以看出，实际线路20的线路末端20a以及线路侧端20b分别较预期线路10的线路末端10a以及线路侧端10b有所缩短，缩短的量对应为L1-L2以及W1-W2，通常，LES比率可以定义为(L1-L2)/(W1-W2)。一般来说，L1-L2远大于W1-W2，因此，与线路侧端10b相比，LES在线路末端10a更大。

[0004] 在实际刻蚀过程中，由于一般线路侧端10b和线路末端10a同时受到刻蚀并形成栅极的，因此，线路末端10a在刻蚀后的形状如图2中线路末端20a所示(图2中仅示出了其中一端)。图2中除了示出了图1所示的预定(设计)形成栅极的预期线路10，还示出了与预期线路10的线路末端10a相对的另一个虚线表示的预定(设计)形成栅极的预期线路10’，其线端包括线路侧端10’b、线路末端10’a，预期线路10’在刻蚀后形成的实际线路20’包括线路侧端20’b、线路末端20’a。从图2中可以看到，如果预定设计的预期线路10的线路末端10a与预期线路10’的线路末端10’a之间的距离为X1，而刻蚀后形成的实际线路20的线路末端20a以及实际线路20’的线路末端20’a由于产生了线端缩短，从而使线路末端20a与线路末端20’a之间的距离变为X2，X2大于X1。

[0005] 线端缩短(LES)会导致器件性能降级、可靠性降低、产量损失、器件中的泄漏、特征尺寸的限制以及其他有关问题。

[0006] 为了确保对于更小特征尺寸的制造的可行性，双重图形化(Double Patterning)形成栅极是潜在解决方案之一。现有技术中，通常采用光刻-刻蚀-光刻-刻蚀(LELE，Litho-Etch-Litho-Etch)的双图形化方法形成栅极。具体地：

[0007] 请参考图3，在用于形成栅极的栅极层101表面涂布光刻胶，光刻后形成如图3所示的图形化的光刻胶102。所述图形化的光刻胶102定义出预定(设计)形成栅极的线路宽度。所述栅极层101的材料一般为多晶硅。

[0008] 请参考图4，以所述图形化的光刻胶为掩膜对栅极层进行刻蚀，直至暴露出栅极层101所覆盖的栅介质层103(一般为氧化层)，之后剥离图形化的光刻胶，形成栅极层101a。

[0009] 请参考图5，沉积抗反射层104，覆盖所述栅介质层以及所述栅极层，并在所述抗反射层104上涂布光刻胶，光刻后形成图形化的光刻胶105。所述图形化的光刻胶105定义出预定(设计)形成栅极的线路末端之间的距离。图形化的光刻胶102(图3所示)和图形化的光刻胶105共同定义出预定(设计)形成栅极的图形。

[0010] 请参考图6，以所述图形化的光刻胶为掩膜对所述抗反射层、栅极层进行刻蚀，直至暴露出栅介质层103，之后剥离图形化的光刻胶，形成栅极层101b。图6所示的栅极层101b即为预定形成的栅极图形。

[0011] 更多关于LELE技术还可参考专利号为US6042998的美国专利，但是该专利对于解决刻蚀形成栅极时产生的线端缩短问题并未涉及。

发明内容

[0012] 本发明解决的问题是现有技术中形成栅极工艺时产生的线端缩短的问题。

[0013] 为解决上述问题，本发明提供一种栅极的形成方法，包括：

[0014] 提供基底，所述基底表面形成有栅介质层；所述栅介质层表面形成有的栅电极层；所述栅电极层表面形成有中间层；所述中间层表面形成有多晶硅层；所述多晶硅层表面形成有包括第一图形的第一图案层，所述第一图形定义出待形成的相邻栅极的线路末端之间的距离；

[0015] 以所述第一图案层为掩膜，向所述多晶硅层内掺杂离子；

[0016] 去除所述第一图案层和具有掺杂离子的多晶硅层，形成开口；

[0017] 形成覆盖所述开口和多晶硅层表面的第二图案层，所述第二图案层具有第二图形，所述第二图形定义出待形成栅极的线宽；

[0018] 以所述具有第二图形的第二图案层为掩膜，刻蚀所述多晶硅层，形成具有第三图形的多晶硅层；

[0019] 以所述具有第三图形的多晶硅层为掩膜，刻蚀所述中间层、栅电极层形成栅极。

[0020] 可选地，所述具有掺杂离子的多晶硅层与未掺杂离子的多晶硅层的选择刻蚀比大于5:1；所述具有掺杂离子的多晶硅层与中间层的选择刻蚀比大于5:1。

[0021] 可选地，所述掺杂离子为P离子或As离子。

[0022] 可选地，掺杂所述P离子时的工艺参数为：能量50-200kev，剂量为1015-1020/cm2，16 21 3
浓度为10 -10 /cm。

[0023] 可选地，去除所述具有掺杂离子的多晶硅层的工艺为湿法刻蚀。

[0024] 可选地，所述湿法刻蚀采用的化学试剂为磷酸，所述磷酸的质量百分数为50％-90％，温度为100-200℃。

[0025] 可选地，所述中间层包括形成在所述栅电极层表面的阻挡层、形成在所述阻挡层表面的硬掩膜层、以及形成在所述硬掩膜层表面的保护层。

[0026] 可选地，所述阻挡层的材料为氧化硅；所述硬掩膜层的材料为氮化硅；所述保护层的材料为氧化硅。

[0027] 可选地，还包括：去除所述具有第三图形的多晶硅层和中间层。

[0028] 与现有技术相比，本发明的实施例具有以下优点：

[0029] 本发明的实施例先后通过具有掺杂离子的多晶硅层和光刻的双重图形化方法形成具有第三图形的多晶硅层，所述第三图形定义出栅极的特征尺寸，再以具有所述第三图形的多晶硅层为掩膜，刻蚀所述中间层和栅电极层形成栅极，以有效地改善刻蚀形成栅极过程中产生的线端缩短的问题，提高了产品的良率。

[0030] 本发明的实施例中，所述中间层包括形成在所述栅电极层表面的阻挡层、形成在所述阻挡层表面的硬掩膜层、以及形成在所述硬掩膜层表面的保护层，避免后续刻蚀工艺和去除工艺对栅极的结构造成破坏，且形成的栅极的特征尺寸更加精确。

附图说明

[0031] 图1和图2是线端缩短的示意图；

[0032] 图3～图6是双重图形化形成栅极的俯视示意图；

[0033] 图7是本发明的实施例的栅极的形成方法的流程示意图；

[0034] 图8～图13是本发明的实施例的栅极的形成方法的剖面示意图；

[0035] 图14～图19是本发明的实施例的栅极的形成方法的俯视示意图。

具体实施方式

[0036] 正如背景技术所述，现有技术的刻蚀形成栅极工艺中，会产生较明显的线端缩短问题，随着半导体器件的特征尺寸(CD，Critical Dimension)越来越小，采用双重图形化方法形成栅极，虽然能够避免线路末端和线路侧端同时受到刻蚀作用，但是对于线端缩短的问题依然没有有效地解决。

[0037] 为了改善刻蚀形成栅极工艺中产生的线端缩短问题，本发明提供了一种栅极的形成方法。

[0038] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0039] 在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

[0040] 图7是本发明的实施例的栅极的形成方法的流程示意图。如图7所示，本发明提供了一种栅极的形成方法，包括：

[0041] 步骤S201，提供基底，所述基底表面形成有栅介质层；所述栅介质层表面形成有栅电极层；所述栅电极层表面形成有中间层；所述中间层表面形成有多晶硅层；所述多晶硅层表面形成有包括第一图形的第一图案层，所述第一图形定义出待形成的相邻栅极的线路末端之间的距离；

[0042] 步骤S203，以所述第一图案层为掩膜，向所述多晶硅层内掺杂离子；

[0043] 步骤S205，去除所述第一图案层和具有掺杂离子的多晶硅层，形成开口；

[0044] 步骤S207，形成覆盖所述开口和多晶硅层表面的第二图案层，所述第二图案层具有第二图形，所述第二图形定义出待形成栅极的线宽；

[0045] 步骤S209，以所述具有第二图形的第二图案层为掩膜，刻蚀所述多晶硅层，形成具有第三图形的多晶硅层；

[0046] 步骤S211，以所述具有第三图形的多晶硅层为掩膜，刻蚀所述中间层、栅电极层形成栅极。

[0047] 图8至图13是本发明的实施例的栅极的形成方法的剖面示意图，图14至图19是分别与图8至图13相对应、本发明的实施例的栅极的形成方法的俯视示意图。下面结合图7～图19，以具体实施例对所述栅极的形成方法作详细说明。

[0048] 请结合参考图8和图14，提供基底(未图示)，所述基底表面形成有栅介质层301；所述栅介质层301表面形成有栅电极层303；所述栅电极层303表面形成有阻挡层305；所述阻挡层305表面形成有硬掩膜层307；所述硬掩膜层307表面形成有保护层309；所述保护层309表面形成有多晶硅层311；所述多晶硅层311表面形成有包括第一图形315的第一图案层313，所述第一图形315定义出待形成的相邻栅极的线路末端之间的距离。

[0049] 其中，所述基底用于为后续工艺步骤提供平台，所述基底的材料为半导体材料，可以是单晶硅，也可以是硅锗化合物，还可以是绝缘体上硅(SOI，Silicon On Insulator)结构或硅上外延层结构。

[0050] 所述栅介质层301的材料为氧化物(oxide)，例如氧化硅，或高K材料；所述栅电极层303的材料为多晶硅或金属。在本发明的实施例中，所述栅介质层301的材料为氧化硅，所述栅电极层303的材料为多晶硅。

[0051] 在本发明的实施例中，所述中间层包括形成在所述栅电极层303表面的阻挡层305、形成在所述阻挡层305表面的硬掩膜层307、形成在所述硬掩膜层307表面的保护层
309。

[0052] 其中，所述阻挡层305用于作为后续形成栅极时的刻蚀停止层。所述阻挡层305的材料为氧化物，例如氧化硅。所述阻挡层305的形成工艺为物理沉积工艺、化学沉积工艺或热氧化生长工艺。在本发明的实施例中，所述阻挡层305的形成工艺为热氧化生长工艺。

[0053] 所述硬掩膜层307用于作为后续形成栅极的掩膜，避免后续工艺对所述栅电极层302造成损伤。所述硬掩膜层307的材料为氮化硅(SiN)。所述硬掩膜层307的形成工艺为物理或化学沉积工艺。

[0054] 所述保护层309用于保护硬掩膜层307，避免在后续工艺对所述硬掩膜层307造成损伤。所述保护层309的材料为氧化物，例如氧化硅。所述保护层309的形成工艺为物理或化学沉积工艺或热氧化生长工艺。

[0055] 所述多晶硅层311在后续工艺中用于掺杂离子后，转移第一图形315。所述多晶硅层311的形成工艺为物理或化学沉积工艺。

[0056] 所述第一图案层313具有第一图形315，所述第一图形315定义出待形成的相邻栅极的线路末端之间的距离；所述第一图案层313的材料为光阻材料(PR)或底部抗反射涂层(BARC)，所述第一图形315的形状可以为椭圆、长方形、正方形或圆形中的任意一种，视具体情况而定。在本发明的实施例中，所述第一图案层的材料为光阻材料，所述第一图形315为长方形的开口。

[0057] 需要说明的是，在本发明的实施例中，所述栅极平行于基底的平面包括第一方向和垂直于所述第一方向的第二方向，所述栅极沿第一方向的尺寸大于沿第二方向的尺寸。所述相邻栅极的线路末端之间的距离指的是所述相邻栅极沿第一方向之间的距离。即第一图形315定义出待形成的相邻栅极沿第一方向之间的距离。

[0058] 请结合参考图9和图15，以所述第一图案层313为掩膜，向所述多晶硅层311内掺杂离子。

[0059] 本发明实施例的发明人经过研究后发现，在所述多晶硅层311内掺杂离子(例如P离子或As离子)后，具有掺杂离子的多晶硅层317与未掺杂离子的多晶硅层的选择刻蚀比大于5:1，且所述具有掺杂离子的多晶硅层317与保护层309的选择刻蚀比大于5:1。采用湿法刻蚀工艺更加容易去除所述具有掺杂离子的多晶硅层317，而不会损害未掺杂离子的多晶硅层和保护层309。

[0060] 在本发明的实施例中，向所述多晶硅层311内掺杂的离子为P离子，掺杂所述P离15 20 2 16 21 3
子的工艺参数为：能量50-200kev；剂量为10 -10 /cm ；浓度为10 -10 /cm。

[0061] 请结合参考图10和图16，去除所述第一图案层和具有掺杂离子的多晶硅层，形成开口319，所述开口暴露出保护层309。

[0062] 首先，去除所述第一图案层。所述去除所述第一图案层采用的工艺可以为化学机械抛光、刻蚀工艺或灰化工艺中的任意一种，由于上述工艺已为本领域技术人员所熟知，在此不再赘述。

[0063] 其次，去除具有掺杂离子的多晶硅层，形成开口319，形成开口319后的多晶硅层311a。所述去除所述具有掺杂离子的多晶硅层的工艺为湿法刻蚀工艺，只需所述湿法刻蚀工艺采用的化学试剂对具有掺杂离子的多晶硅层与未掺杂离子的多晶硅层的选择刻蚀比大于5:1，且所述具有掺杂离子的多晶硅层与保护层309的选择刻蚀比大于5:1即可。所述开口319的形状与第一图案层的第一图形一致。

[0064] 在本发明的实施例中，所述湿法刻蚀采用的化学试剂为磷酸，所述磷酸的温度为100-200℃，质量百分数为50％-90％。由于采用所述磷酸湿法刻蚀具有掺杂离子的多晶硅层的刻蚀速率非常快，所述保护层309可以保护硬掩膜层307，避免湿法刻蚀过程中所述磷酸对硬掩膜层307造成损害。

[0065] 需要说明的是，在本发明的其他实施例中，也可以先去除具有掺杂离子的多晶硅层，再去除所述第一图案层。

[0066] 请结合图11和图17，图11为图17中沿A-A1的剖面结构示意图。形成覆盖所述开口319和多晶硅层311a表面的第二图案层，所述第二图案层具有第二图形321，所述第二图形321定义出待形成栅极的线宽。

[0067] 在本发明的实施例中，所述第二图案层的形成步骤为：向所述开口319内填充光阻材料，形成覆盖所述开口319和多晶硅层311a的光刻胶层；将所述光刻胶层图形化，形成具有第二图形321的第二图案层320，所述第二图形321为凸起，所述第二图形321定义出待形成栅极的线宽。所述栅极的线宽指的是所述栅极沿第二方向的尺寸。

[0068] 请结合图12和图18，图12为图18中沿B-B1的剖面结构示意图。以所述第二图形为掩膜，刻蚀所述第二图案层的其他部分和多晶硅层，形成具有第三图形的多晶硅层311b。

[0069] 具体地，采用干法刻蚀工艺依次刻蚀除第二图形外的第二图案层的其他部分和具有第一图形的多晶硅层，之后再去除所述第二图案层的第二图形。

[0070] 所述第三图形是通过所述第一图形以及第二图形迭对而形成的，其定义出了待形成的栅极的特征尺寸。如图18所示，所述具有第三图形的多晶硅层311b呈条状图形，中间的缺口即为之前执行步骤S205时形成的开口319(图10)，由此定义出了待形成的栅极的图形(即第三图形)。

[0071] 请结合参考图13和图19，图13为图19中沿C-C1的剖面结构示意图。以所述具有第三图形的多晶硅层311b为掩膜，依次刻蚀所述保护层309、硬掩膜层307、阻挡层305、栅电极层303形成栅极。

[0072] 其中，刻蚀所述阻挡层305、硬掩膜层307、保护层309、栅电极层303的工艺为干法刻蚀。所述刻蚀后的栅电极层303用于形成栅极。所述栅极的形状与所述第三图形的形状一致。以所述具有第三图形的多晶硅层311b为掩膜形成的栅极的特征尺寸更加精确，有效改善了刻蚀形成栅极的过程中的线端缩短的问题，产品的良率高。

[0073] 在本发明的实施例中，由于所述电极层303的材料为多晶硅，因此，干法刻蚀所述栅电极层303采用的气体可以为SF6、O2、Ar的混合气体，刻蚀腔室的压强设定为5毫托(mTorr)至20毫托(mTorr)。

[0074] 需要说明的是，在本发明的其他实施例中，当所述栅电极层303的材料为金属时，可以采用Cl2、CH4的混合气体进行刻蚀，也可以采用Cl2、CHF3的混合气体进行刻蚀。

[0075] 需要说明的是，上述步骤完成之后，还需要去除位于所述栅极表面的阻挡层305、硬掩膜层307、保护层309。去除所述阻挡层305、硬掩膜层307、保护层309的方法为刻蚀工艺或者化学机械抛光，在此不再赘述。

[0076] 综上，本发明的实施例先后通过具有掺杂离子的多晶硅层和光刻的双重图形化方法形成具有第三图形的多晶硅层，所述第三图形定义出栅极的特征尺寸，再以具有所述第三图形的多晶硅层为掩膜，刻蚀所述中间层和栅电极层形成栅极，以有效地改善刻蚀形成栅极过程中产生的线端缩短的问题，提高了产品的良率。

[0077] 本发明的实施例中，所述中间层包括形成在所述栅电极层表面的阻挡层、形成在所述阻挡层表面的硬掩膜层、以及形成在所述硬掩膜层表面的保护层，避免后续刻蚀工艺和去除工艺对栅极的结构造成破坏，且形成的栅极的特征尺寸更加精确。

[0078] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。