一种小尺寸线端间距的形成方法

摘要

本发明提供一种小尺寸线端间距的形成方法，其包括在半导体衬底上，形成栅氧介质层、多晶硅层、中间层、第一硬掩膜层、第二硬掩膜层、第一底部抗反射层及第一光刻胶，并图形化第一光刻胶；刻蚀第一底部抗反射层和第二硬掩膜层，形成第二硬掩模图形；涂布第二抗反射层和第二光刻胶，并图形化第二光刻胶；修剪图形化的第二光刻胶，并旋涂一层介质层，然后，刻蚀修剪后的第二光刻胶以形成第二光刻沟槽图形，将第二光刻沟槽图形转移至第二硬掩膜图形中；将第二硬掩模膜图形转移到多晶硅层中，最终形成小尺寸线端间距的多晶硅栅。因此，通过本发明的方法，不仅避免了光刻线端效应，同时还可以获得某一小尺寸的线端间距，提高了半导体集成电路的密度。

权利要求

1.一种小尺寸线端间距的形成方法，其特征在于，所述的方法包括如下步骤：步骤S1：在半导体衬底上，依序形成栅氧介质层、多晶硅层、中间层、第一硬掩膜层、第二硬掩膜层、第一底部抗反射层及第一光刻胶，并图形化所述第一光刻胶，图形化的第一光刻胶具有固定的线宽或间距；

步骤S2：以图形化的第一光刻胶为掩膜，刻蚀所述第一底部抗反射层和第二硬掩膜层，刻蚀到第一硬掩膜层表面时停止刻蚀，于所述第二硬掩膜层中形成第二硬掩模图形；

步骤S3：在所述第二硬掩模图形上涂布第二底部抗反射层，其中，所述第二底部抗反射层完全覆盖于所述第二硬掩模图形上，以及于所述第二底部抗反射层上涂布第二光刻胶，并图形化所述第二光刻胶；

步骤S4：修剪所述图形化的第二光刻胶，将图形化的第二光刻胶的线宽修剪至具有更小尺寸的目标线宽，并于所述修剪后的第二光刻胶上旋涂一层介质层；

步骤S5：去除所述修剪后的第二光刻胶以形成第二光刻沟槽图形，并将所述第二光刻沟槽图形传递至所述第二硬掩膜图形中，从而在第二硬掩模层中形成具有小尺寸线端间距的图形；

步骤S6：刻蚀第一硬掩膜层、中间层和多晶硅层，经刻蚀最终形成小尺寸线端间距的多晶硅栅。

2.根据权利要求1所述的形成方法，其特征在于，所述第一底部抗反射层、第一光刻胶、第二底部抗反射层和第二光刻胶是通过涂布工艺形成的，以及还包括所述第一底部抗反射层、第一光刻胶、第二底部抗反射层和第二光刻胶的烘烤工艺。

3.根据权利要求1所述的形成方法，其特征在于，所述中间层的材料包括二氧化硅。

4.根据权利要求1所述的形成方法，其特征在于，所述图形化第一光刻胶和第二光刻胶是通过光刻技术实现的。

5.根据权利要求1所述的形成方法，其特征在于，所述刻蚀所述第一底部抗反射层和第二硬掩膜层后，还包括去除所述的第一光刻胶和第一底部抗反射层，其中，所述第一光刻胶和第一底部抗反射层的去除是通过干法刻蚀和湿法清洗工艺实现的。

6.根据权利要求1所述的形成方法，其特征在于，所述修剪所述图形化的第二光刻胶是通过刻蚀或离子注入工艺实现的，其中，所述图形化第二光刻胶的梯度小于90度。

7.根据权利要求1所述的形成方法，其特征在于，所述旋涂介质层材料是含有硅的有机聚合物。

8.根据权利要求7所述的形成方法，其特征在于，所述的含有硅的有机聚合物是硅倍半氧烷。

9.根据权利要求1所述的形成方法，其特征在于，所述去除所述修剪后的第二光刻胶以形成第二光刻沟槽图形前，还包括对所述旋涂介质层进行回蚀或者机械抛光，以暴露出所述第二光刻胶，其中，所述旋涂介质层与所述第二光刻胶的刻蚀选择比大于3。

10.根据权利要求1所述的形成方法，其特征在于，所述去除所述修剪后的第二光刻胶以形成第二光刻沟槽图形，并将所述第二光刻沟槽图形传递至所述第二硬掩膜图形中是通过干法刻蚀实现的。

11.根据权利要求1所述的形成方法，其特征在于，将所述第二光刻沟槽图形传递至所述第二硬掩膜图形中之后，还包括刻蚀去除所述旋涂介质层和所述第二底部抗反射层。

12.根据权利要求1所述的形成方法，其特征在于，经刻蚀最终形成具有小尺寸线段间距的多晶硅栅中，包括刻蚀所述第一硬掩膜层，中间层以及多晶硅层，以及所述第二硬掩模层、所述第一硬掩膜层和所述中间层的去除。

说明书

一种小尺寸线端间距的形成方法

技术领域

[0001] 本发明涉及半导体集成电路制造领域，尤其涉及一种小尺寸线端间距的形成方法。

背景技术

[0002] 在半导体光刻工艺中，由于掩膜版线端和拐角处光线衍射效应的影响，光刻后光刻胶线端将变圆和缩短，这一现象称为光刻的线端效应。随着半导体特征尺寸的不断缩小，线端效应越发明显，其对半导体电路性能的影响也日益加大。

[0003] 目前，在形成小尺寸线端间距时，为避免线端效应，尤其对于多晶硅栅，常通过两次光刻的方法。即第一次光刻刻蚀形成固定线宽/间距的周期图形，再通过第二次光刻对第一次光刻图形进行选择性去除。其中，第二次光刻图形的线宽即决定了多晶硅栅的线端间距。这种方法避免了线端变圆和缩短的现象，既提高了电路的性能，同时，又避免了在光刻版设计时因线端效应而增加多晶硅栅长，进而增加了图形密度。图1现有的形成具有某线端间距图形的两次曝光掩膜版图形的组合示意图，沿X方向进行剖开时，其具体步骤如下：

[0004] 步骤一，如图2a所示，在半导体衬底201上，自下而上依次淀积栅氧介质层202、多晶硅层203、中间层204、第一硬掩膜层205、第二硬掩膜层206、第一底部抗反射层207和第一光刻胶208，其中，半导体基片201可以为集成电路或者其他元件的一部分；第一光刻胶208是通过涂布方式形成的；第一硬掩膜层205为透光型。

[0005] 步骤二，如图2b和2c所示，在第一光刻胶208上，通过光刻技术，形成图形化的第一光刻胶209。然后，以图形化的第一光刻胶209为掩膜，依序刻蚀第一底部抗反射层207和第二硬掩膜层206，将所述图形化的第一光刻胶209转移到第二硬掩膜层206中，形成第二硬掩模图形210。

[0006] 步骤三，如图2d和2e所示，在第二硬掩模图形210上旋涂第二底部抗反射层211，并使所述第二底部抗反射层211完全覆盖第二硬掩模图形210。然后，在第二底部抗反射层211上，通过涂布工艺形成第二光刻胶212。之后，通过第二次光刻形成图形化的第二光刻胶213。

[0007] 步骤四，如图2f和2g所示，以图形化的第二光刻胶213为掩膜，刻蚀第二底部抗反射层211和第二硬掩膜层206，将所述图形化的第二光刻胶213转移到第二硬掩膜层206中，形成第二硬掩膜图形214。然后依序刻蚀第一硬掩膜层205、中间层204和多晶硅层203，就形成了如图2g所示的具有某线端间距的多晶硅栅215。

[0008] 然而，上述形成某线端间距的多晶硅栅的方法，在第二次光刻时形成的图形为沟槽图形。当光刻后的沟槽尺寸大于所要求的多晶硅栅线端间距，或者现有光刻机曝光能力无法满足某一小尺寸的线端间距时，这种方法就受到了一定的限制。因此，如何能够在避免光刻线端效应的同时，获得小尺寸的线端间距，以提高半导体集成电路的密度，是本发明所要解决的问题。

发明内容

[0009] 本发明的主要目的为，针对上述问题，提出了一种小尺寸线端间距的形成方法，在避免光刻线端效应的同时，获得了小尺寸的线端间距，提高了半导体集成电路的密度。

[0010] 为达成上述目的，本发明提供一种小尺寸线端间距的形成方法，所述的方法包括如下步骤：

[0011] 步骤S1：在半导体衬底上，依序形成栅氧介质层、多晶硅层、中间层、第一硬掩膜层、第二硬掩膜层、第一底部抗反射层及第一光刻胶，并图形化所述第一光刻胶，图形化的第一光刻胶具有固定的线宽或间距；

[0012] 步骤S2：以图形化的第一光刻胶为掩膜，刻蚀所述第一底部抗反射层和第二硬掩膜层，刻蚀到第一硬掩膜层表面时停止刻蚀，于所述第二硬掩膜层中形成第二硬掩模图形；

[0013] 步骤S3：在所述第二硬掩模图形上涂布第二底部抗反射层，其中，所述第二底部抗反射层完全覆盖于所述第二硬掩模图形上，以及

[0014] 于所述第二底部抗反射层上涂布第二光刻胶，并图形化所述第二光刻胶；

[0015] 步骤S4：修剪所述图形化的第二光刻胶，将图形化的第二光刻胶的线宽修剪至具有更小尺寸的目标线宽，并于所述修剪后的第二光刻胶上旋涂一层介质层；

[0016] 步骤S5：去除所述修剪后的第二光刻胶以形成第二光刻沟槽图形，并将所述第二光刻沟槽图形传递至所述第二硬掩膜图形中，从而在第二硬掩模层中形成具有小尺寸线端间距的图形；

[0017] 步骤S6：刻蚀第一硬掩膜层、中间层和多晶硅层，经刻蚀最终形成小尺寸线端间距的多晶硅栅。

[0018] 优选地，所述第一底部抗反射层、第一光刻胶、第二底部抗反射层和第二光刻胶是通过涂布工艺形成的，以及

[0019] 还包括所述第一底部抗反射层、第一光刻胶、第二底部抗反射层和第二光刻胶的烘烤工艺。

[0020] 优选地，所述中间层的材料包括二氧化硅。

[0021] 优选地，所述图形化第一光刻胶和第二光刻胶是通过光刻技术实现的。

[0022] 优选地，所述刻蚀所述第一底部抗反射层和第二硬掩膜层后，还包括去除所述的第一光刻胶和第一底部抗反射层，其中，所述第一光刻胶和第一底部抗反射层的去除是通过干法刻蚀和湿法清洗工艺实现的。

[0023] 优选地，所述修剪所述图形化的第二光刻胶是通过刻蚀或离子注入工艺实现的，其中，所述图形化第二光刻胶的梯度小于90度。

[0024] 优选地，所述旋涂介质层材料是含有硅的有机聚合物。

[0025] 优选地，所述的含有硅的有机聚合物是硅倍半氧烷。

[0026] 优选地，所述去除所述修剪后的第二光刻胶以形成第二光刻沟槽图形前，还包括对所述旋涂介质层进行回蚀或者机械抛光，以暴露出所述第二光刻胶，其中，所述旋涂介质层与所述第二光刻胶的刻蚀选择比大于3。

[0027] 优选地，所述去除所述修剪后的第二光刻胶以形成第二光刻沟槽图形，并将所述第二光刻沟槽图形传递至所述第二硬掩膜图形中是通过干法刻蚀实现的。

[0028] 优选地，将所述第二光刻沟槽图形传递至所述第二硬掩膜图形中之后，还包括刻蚀去除所述旋涂介质层和所述第二底部抗反射层。

[0029] 优选地，经刻蚀最终形成具有小尺寸线段间距的多晶硅栅中，包括刻蚀所述第一硬掩膜层，中间层以及多晶硅层，以及

[0030] 所述第二硬掩模层、所述第一硬掩膜层和所述中间层的去除。

[0031] 从上述技术方案可以看出，本发明的一种小尺寸线端间距的形成方法，经过两次曝光工艺形成小尺寸线端间距。其中，在第二次光刻后修剪图形化的第二光刻胶线条以获得更小的光刻胶线条尺寸，并旋涂介质层，将光刻胶线条转变为光刻胶沟槽图形。因此，本发明的形成方法不仅避免了光刻线端效应，同时还可以获得小尺寸的线端间距，提高了半导体集成电路的密度。

附图说明

[0032] 图1为形成小尺寸线端间距的两次曝光掩膜版图形的组合示意图；

[0033] 图2a～2g为现有技术中具有某线端间距图形的形成方法的具体步骤示意图；

[0034] 图3为本发明小尺寸线端间距的形成方法的一个较佳实施例的流程示意图；

[0035] 图3a～3k为本发明小尺寸线端间距的形成方法的具体步骤示意图。

具体实施方式

[0036] 体现本发明特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的示例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上当作说明之用，而非用以限制本发明。

[0037] 上述及其它技术特征和有益效果，将结合实施例及附图1和3～3k对本发明的小尺寸线端间距的形成方法进行详细说明。

[0038] 请参阅图1，图1为本发明实施例中形成小尺寸线端间距的两次曝光掩膜版图形的组合示意图。需要说明的是，在本发明的实施中，为更好地展示本发明的小尺寸线端间距的形成方法的效果，附图3a～3d为图1沿X方向的剖切示意图；附图3e～3k为图1沿Y方向的剖切示意图。

[0039] 值得注意的是，对于本领域的技术人员来说，可以很明了的理解该图仅仅作为示意说明，实际的金属连线区与电容可能与图示的比例不一致。

[0040] 现结合附图3～3k，通过一个具体实施例对本发明的小尺寸线端间距的形成方法进行详细说明。

[0041] 图3为本发明小尺寸线端间距的形成方法的一个较佳实施例的流程示意图。在本实施例中，小尺寸线端间距的形成方法包括步骤S1～S6，其中步骤S1～S3通过附图3a～3d即图1沿X方向的剖切示意图，步骤S4～S6通过附图3e～3k即图1沿Y方向的剖切示意图，以说明本发明图3所述的形成方法具体步骤时所形成的剖面结构。

[0042] 请参阅图3，如图所示，在本发明的实施例中，小尺寸线端间距的形成方法包括如下步骤：

[0043] 步骤S1：请参阅图3a和3b，如图3a所示，在半导体衬底301上，依序淀积栅氧介质层302，多晶硅层303，中间层304以及第一硬掩膜层305和第二硬掩膜层306。在本实施例中，半导体衬底301可以为集成电路或者其他元件的一部分；第二硬掩膜层306与第一硬掩膜层
305间具有很高的刻蚀选择比，且第一硬掩膜层305厚度很薄；此外，淀积中间层304是为了在多晶硅层303实现更好的线边粗糙度。进一步地，中间层304的材料包括二氧化硅。

[0044] 然后，在第二硬掩膜层306上，通过涂布工艺自下由上淀积第一底部抗反射层307和第一光刻胶308，还包括第一底部抗反射层307和第一光刻胶308的烘烤工艺。进一步地，第一光刻胶308的材料包括248nm或者193nm化学光放大光刻胶等。

[0045] 如图3b所示，通过光刻技术中的曝光和显影工艺，对第一光刻胶308进行图形化，形成图形化的第一光刻胶309。进一步地，图形化的第一光刻胶309具有固定的线宽或间距。

[0046] 步骤S2：请参阅3c，以图形化的第一光刻胶309为掩膜，自上由下刻蚀第一底部抗反射层307和第二硬掩膜层306，刻蚀到第一硬掩膜层305表面时停止刻蚀。其中，第一底部抗反射层307和第二硬掩膜层306的刻蚀是通过干法刻蚀工艺实现的，之后，再去除第一光刻胶308和第一底部抗反射层307。最终，在第一硬掩膜层305的上表面形成第二硬掩膜图形310。

[0047] 步骤S3：请参阅3d，3e，在第二硬掩模图形310上，通过涂布工艺涂布第二底部抗反射层311，其中，所述第二底部抗反射层311完全覆盖于所述第二硬掩模图形310上，也即是说第二底部抗反射层311的厚度必须大于第一光刻胶材料308的厚度。进一步地，使得第二底部抗反射层311涂布完成后具有平整化的上表面。

[0048] 然后，在平整化的第二底部抗反射层311上涂布第二光刻胶312，进一步地，第二光刻胶312的材料包括248nm或者193nm化学光放大光刻胶等。此外，在第二底部抗反射层311以及第二光刻胶312的涂布工艺之后还分别包含第二底部抗反射层311和第二光刻胶312的烘烤工艺。之后，通过光刻技术中的曝光和显影工艺，对第二光刻胶312进行图形化，形成图形化的第二光刻胶313。在本实施例中，经过曝光和显影工艺形成的图形化的第二光刻胶313的梯度小于90度，优选地，其梯度范围为80～85度之间。

[0049] 步骤S4：请参阅图3f和图3g，如图3e所示，通过刻蚀或者离子注入工艺，将图形化的第二光刻胶313的线宽修剪至具有更小尺寸的目标线宽，形成如图3f所示的修剪后的第二光刻胶图形314，进一步地，光刻胶图形线宽的量测可以是以光刻胶线条的中部线宽为准。此外修剪后的第二光刻胶图形314和图形化的第二光刻胶313的梯度一致，即梯度小于90度，优选地，其梯度范围为80～85度之间，以保证修剪后的第二光刻胶图形314不会发生垮塌。

[0050] 然后，如图3g所示，在修剪后的第二光刻胶图形314上，通过旋涂工艺旋转涂布一层介质层315，进一步地，旋涂介质层315的材料是含有硅的有机聚合物。在本实施例中，优选的介质层的材料为硅倍半氧烷。

[0051] 步骤S5：请参阅图3h、图3i和图3j，如图3h所示，通过对旋涂介质层315进行回蚀或者化学机械抛光工艺，暴露出修剪后的第二光刻胶图形314的上表面。通过刻蚀工艺将暴露在外的修剪后的第二光刻胶图形314，以及其下面的第二底部抗反射层311去除，使修剪后的第二光刻胶图形314取反从而转成第二光刻沟槽图形316，如图3i所示。其中，第二光刻胶312与旋涂介质层315的刻蚀选择比大于3。

[0052] 然后，如图3j所示，干法刻蚀第二底部抗反射层311和第二硬掩模层306，将第二光刻沟槽图形316转移到第二硬掩模层306中。然后，再通过干法刻蚀和湿法清洗工艺去除旋涂介质层315和第二底部抗反射层311，从而在第二硬掩模层306中形成具有小尺寸线端间距的图形。

[0053] 步骤S6：请参阅图3k，自上由下刻蚀第一硬掩膜层305、中间层304和多晶硅层303，刻蚀到栅氧介质层302上表面时停止刻蚀，然后，再通过干法刻蚀工艺去除第一硬掩膜层305和中间层304，并清洗硅片，最终形成小尺寸线端间距的多晶硅栅。

[0054] 综上所述，通过本发明的方法，经过两次曝光工艺形成小尺寸线端间距。其中，在第二次光刻后修剪图形化的第二光刻胶线条以获得更小的光刻胶线条尺寸，并旋涂介质层，将光刻胶线条转变为光刻胶沟槽图形。因此，本发明的形成方法不仅避免了光刻线端效应，同时还可以获得某一小尺寸的线端间距，提高了半导体集成电路的密度。

[0055] 以上所述的仅为本发明的实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。