一种双向衬底触发的高压ESD保护器件，可用于片上IC高压ESD保护电路。主要由衬底Psub，高压深N阱，N阱，轻掺杂的P型漂移区，高掺杂的第一N+注入区，第一P+注入区，第二N+注入区，第二P+注入区，第三N+注入区，第三P+注入区，多晶硅栅，栅薄氧化层以及若干场氧隔离区构成。该保护器件可以在正、反向ESD高压脉冲作用下，高压N阱或N阱与衬底界面处的反向PN结被触发导通，促使内部SCR与LDMOS两结构同时工作，形成ESD电流泄放路径，以提高器件的二次击穿电流，降低导通电阻。通过拉升LDMOS器件的沟道长度、内部结构设计及其版图层次的优化，以提高器件的维持电压，实现高性能的ESD保护。
1.一种双向衬底触发的高压ESD保护器件，其特征在于：主要由衬底Psub(101)，高压深N阱(102)，第一N阱(103)，轻掺杂的P型漂移区(104)，第二N阱(105)，第一场氧隔离区(112)、第二场氧隔离区(113)、第三场氧隔离区(114)、第四场氧隔离区(115)、第五场氧隔离区(116)、第六场氧隔离区(117)、第七场氧隔离区(118)和高掺杂的第一N+注入区(106)、第一P+注入区(107)、第二N+注入区(108)、第二P+注入区(109)、第三N+注入区(110)及第三P+注入区(111)，多晶硅栅(119)及其覆盖的栅薄氧化层(120)构成；
所述衬底Psub(101)上从左到右依次设有所述高压深N阱(102)和所述第二N阱(105)；
所述高压深N阱(102)上从左到右依次设有所述第一N阱(103)和所述第二N+注入区(108)，所述高压深N阱(102)的N型杂质离子浓度在N型导电类型的器件版图层次中最低，所述第一N+注入区(106)、所述第二N+注入区(108)和所述第三N+注入区(110)的N型杂质离子浓度相同，且在N型导电类型的器件版图层次中最高；
所述第一N阱(103)上从左到右依次设有所述第一场氧隔离区(112)、所述第一N+注入区(106)、所述第二场氧隔离区(113)及所述第一P+注入区(107)；
所述第一P+注入区(107)与所述第二N+注入区(108)之间设有所述第三场氧隔离区(114)；
所述第二N阱(105)上从左到右依次设有所述轻掺杂的P型漂移区(104)、所述第三N+注入区(110)、所述第五场氧隔离区(116)及所述第三P+注入区(111)和所述第六场氧隔离区(117)；
所述轻掺杂的P型漂移区(104)上设有所述第二P+注入区(109)，所述第二N+注入区(108)与所述第二P+注入区(109)之间设有所述第七场氧隔离区(118)、所述多晶硅栅(119)和所述栅薄氧化层(120)，所述第七场氧隔离区(118)左侧部分位于所述高压深N阱(102)的表面部分区域上，所述第七场氧隔离区(118)右侧部分位于所述多晶硅栅(119)的表面部分区域上，所述多晶硅栅(119)覆盖了全部的所述栅薄氧化层(120)，所述栅薄氧化层(120)横跨在所述高压深N阱(102)，所述衬底Psub(101)和所述第二N阱(105)的表面部分区域上；
所述第二P+注入区(109)与所述第三N+注入区(110)之间设有所述第四场氧隔离区(115)；
所述第一N+注入区(106)、所述第一P+注入区(107)、所述第二N+注入区(108)分别与金属层1的第一金属层(221)、第二金属层(222)、第三金属层(223)相连接，金属层1的所述第一金属层(221)、所述第二金属层(222)、所述第三金属层(223)与金属层2的第四金属层(228)相连接，并从金属层2的所述第四金属层(228)引出一电极(229)，用作器件的阳极；所述第二P+注入区(109)、所述第三N+注入区(110)、所述第三P+注入区(111)分别与金属层1的第五金属层(225)、第六金属层(226)、第七金属层(227)相连接，金属层
1的所述第五金属层(225)、所述第六金属层(226)、所述第七金属层(227)与金属层2的第八金属层(230)相连接，并从金属层2的所述第八金属层(230)引出一电极(231)，用作器件的阴极；所述多晶硅栅(119)通过金属层1的第九金属层(224)引出一电极(232)，用作器件的栅极；
当正向高压ESD脉冲作用于器件所述阳极，器件所述阴极与所述栅极相连并接地时，所述第二N+注入区(108)、所述第三N+注入区(110)、部分所述高压深N阱(102)分别相当于LDMOS的漏区、源区及漂移区，所述高压深N阱(102)与所述第二N阱(105)之间所述衬底Psub(101)的长度相当于LDMOS的沟道，不仅能形成LDMOS结构的ESD电流泄放路径，还能形成一条由所述第一P+注入区(107)、所述第一N阱(103)、所述高压深N阱(102)、所述衬底Psub(101)、所述第二N阱(105)及所述第三N+注入区(110)构成的SCR结构的ESD电流泄放路径，以提高器件的二次击穿电流，降低导通电阻；
当反向高压脉冲作用于器件，即器件所述阳极与所述栅极相连并接地，器件所述阴极接高电位时，不仅可形成由所述第三N+注入区(110)、所述第二N阱(105)、所述轻掺杂的P型漂移区(104)、所述高压深N阱(102)、及所述高压深N阱(102)与所述第二N阱(105)之间的所述衬底Psub(101)和所述第二N+注入区(108)构成一LDMOS结构的电流泄放路径，还能形成可由所述第二P+注入区(109)、所述第三P+注入区(111)、所述第二N阱(105)、所述衬底Psub(101)与所述第二N+注入区(108)、所述第一N+注入区(106)形成两条SCR结构的ESD电流泄放路径，以提高器件的二次击穿电流，降低导通电阻。
2.如权利要求1所述的双向衬底触发的高压ESD保护器件，其特征在于：通过拉长所述高压深N阱(102)与所述第二N阱(105)之间的所述衬底Psub(101)的长度，增大其横向寄生NPN结构的基区宽度，以保证器件工作于高压ESD脉冲下，不发生基区穿通，提高维持电压。
一种双向衬底触发的高压ESD保护器件
技术领域
[0001] 本发明属于集成电路的静电保护领域，涉及一种高压ESD保护器件，具体涉及一种双向衬底触发的高压ESD保护器件，可用于提高片上IC高压ESD保护的可靠性。
背景技术
[0002] 随着智能电源工艺和大功率半导体器件的快速发展，电子产品日益小型化、便携化，并推动功率电子器件的应用领域不断扩大。据调查，在导致功率电子器件及其IC功能失效的多种因素中，ESD是器件及其IC失效的主要因素，这是因为器件或产品在制造、封装、测试及使用过程中均可能产生静电，当人们在不知情况的条件下，使这些物体相互接触，形成放电通路，从而导致产品功能失效，或永久性毁坏。
[0003] 近20年来，人们利用功率器件大电流、耐高压的特性，常采用横向双扩散绝缘栅场效应管(LDMOS)在智能功率IC的输出端口既用作功率驱动管，又用作ESD防护器件。然而，在工程实际应用中，LDMOS器件的ESD保护性能较差，少数LDMOS器件因其栅氧抗击穿能力低，不能抵抗高压ESD脉冲的冲击而被损坏，即使多数LDMOS通过场板技术或降低表面场(RESURF)技术，提高了器件的栅氧抗击穿能力，但仍在高压ESD脉冲作用下，一旦触发回滞，器件就遭到损坏，鲁棒性较弱，不能达到国家规定的电子产品要求人体模型不低于2000V的静电防护标准。虽然近年来有人提出了一种SCR-LDMOS两结构相结合的高压ESD保护器件，该类器件的鲁棒性与单结构LDMOS的鲁棒性相比，虽得到大幅提高，但维持电压依然偏低，仍存在高触发电压、低维持电压、容易进入闩锁状态的风险。尤其对于一些高压驱动芯片如三相马达正、反转驱动芯片，其高压驱动电路中存在正反向电压，针对这些特殊高压驱动芯片，不但需要对高压驱动电路的正向ESD脉冲予以泄放，而且要求对反向ESD高压脉冲也能够泄放，从而真正降低正、反双向ESD脉冲对高压驱动电路造成功能失效的风险。本发明提供了一种新的技术方案，设计了一种抗闩锁能力强，鲁棒性强的双向高维持电压的高压ESD保护器件，可以大幅降低因ESD造成电路功能失效的风险。
发明内容
[0004] 针对现有技术存在的上述技术缺陷，本发明实例设计了一种双向衬底触发的高压ESD保护器件，充分利用LDMOS器件耐高压和SCR器件鲁棒性强、导通电阻小的特点，通过设计器件的内部结构及其版图层次的优化，利用ESD保护器件内部的寄生结构，以及设置合适的器件电学接触区，形成有利于器件触发与高维持特性的反馈回路，改变了器件内部连接方式，通过合理调节器件结构的关键尺寸参数，可以实现栅氧耐高压、高维持电压、低导通电阻、强鲁棒性等ESD保护性能。
[0005] 本发明通过以下技术方案实现：
[0006] 一种双向衬底触发的高压ESD保护器件，其特征在于：主要由衬底Psub，高压深N阱，第一N阱，轻掺杂的P型漂移区，第二N阱，第一场氧隔离区、第二场氧隔离区、第三场氧隔离区、第四场氧隔离区、第五场氧隔离区、第六场氧隔离区、第七场氧隔离区和高掺杂的第一N+注入区、第一P+注入区、第二N+注入区、第二P+注入区、第三N+注入区及第三P+注入区，多晶硅栅及其覆盖的栅薄氧化层构成；
[0007] 所述衬底Psub上从左到右依次设有所述高压深N阱和所述第二N阱；
[0008] 所述高压深N阱上从左到右依次设有所述第一N阱和所述第二N+注入区；
[0009] 所述高压深N阱的N型杂质离子浓度在N型导电类型的器件版图层次中最低，所述第一N+注入区、所述第二N+注入区和所述第三N+注入区的N型杂质离子浓度相同，且在N型导电类型的器件版图层次中最高；
[0010] 所述第一N阱版图层次的增加，并使其N型杂质离子浓度在N型导电类型的器件版图层次中居中，可以降低反向ESD脉冲作用下的导通电阻、提高二次击穿电流，增加器件的鲁棒性；
[0011] 所述第一N阱上从左到右依次设有所述第一场氧隔离区、所述第一N+注入区、所述第二场隔离区及所述第一P+注入区；
[0012] 所述第一P+注入区与所述第二N+注入区之间设有所述第三场氧隔离区；
[0013] 所述第二N阱上从左到右依次设有所述轻掺杂的P型漂移区、所述第三N+注入区、所述第五场氧隔离区及所述第三P+注入区和所述第六场氧隔离区，增加所述轻掺杂的P型漂移区的版图层次，可以降低所述第二N阱区域中N型杂质离子浓度的有效浓度，以提高维持电压；
[0014] 所述轻掺杂的P型漂移区上设有所述第二P+注入区，所述第二N+注入区与所述第二P+注入区区之间设有所述第七场氧隔离区、所述多晶硅栅和所述栅薄氧化层，所述第七场氧隔离区左侧部分位于所述高压深N阱的表面部分区域上，所述第七场氧隔离区右侧部分位于所述多晶硅栅的表面部分区域上，所述多晶硅栅覆盖了所述栅薄氧化层，所述栅薄氧化层横跨在所述高压深N阱、所述衬底Psub和所述第二N阱的表面部分区域上；
[0015] 所述第二N阱中特别设计的所述轻掺杂的P型漂移区，其P型杂质离子浓度略高于所述衬底Psub中P型杂质离子浓度，远低于所述第一P+注入区、第二P+注入区、第三P+注入区中的P型杂质离子浓度；所述轻掺杂的P型漂移区、所述第二P+注入区及所述第三P+注入区，可以降低电子的发射率，提高维持电压；
[0016] 所述第二P+注入区与所述第三N+注入区之间设有所述第四场氧隔离区；
[0017] 所述第一N+注入区、所述第一P+注入区、所述第二N+注入区分别与金属层1的第一金属层、第二金属层、第三金属层相连接，金属层1的所述第一金属层、所述第二金属层、所述第三金属层与金属层2的第四金属层相连接，并从金属层2的所述第四金属层引出一电极，用作器件的阳极；所述第二P+注入区、所述第三N+注入区、所述第三P+注入区分别与金属层1的第五金属层、第六金属层、第七金属层相连接，金属层1的所述第五金属层、所述第六金属层、所述第七金属层与金属层2的第八金属层相连接，并从金属层2的所述第八金属层引出一电极，用作器件的阴极；所述多晶硅栅通过金属层1的第九金属层引出一电极，用作器件的栅极。
[0018] 本发明的有益技术效果为：
[0019] (1)本发明实例器件充分利用了SCR开启速度快、二次击穿电流大(强鲁棒性)、导通电阻小与LDMOS耐高压、电流泄放能力强的优点，在此基础上，通过设计器件的内部结构及其版图层次的优化，进一步提高了ESD保护器件的维持电压。
[0020] (2)本发明实例器件可通过调节所述第二N+注入区与所述多晶硅栅之间的所述第七场氧隔离区的长度及所述第三N+注入区到所述多晶硅栅的间距，引入了场板技术和降低表面场技术，能够灵活调节高压ESD保护器件的栅氧抗击穿能力，有助于扩大本发明实例器件的应用范围。
[0021] (3)与现有技术相比，本发明实例器件不仅提高了维持电压、降低了导通电阻、增强了ESD电流泄放能力，还能实现正、反向ESD脉冲电压的双向防护。改正了以往LDMOS高压保护器件鲁棒性弱、响应速度缓慢不能及时开启、单向ESD保护等缺点，可更好地实现双向高维持电压的ESD保护需求。
附图说明
[0022] 图1是本发明实施例的内部结构剖面示意图；
[0023] 图2是本发明实例用于高压ESD保护的电路连接图；
[0024] 图3是本发明实例中正向ESD脉冲作用下的等效电路及其ESD电流泄放路径；
[0025] 图4是本发明实例中反向ESD脉冲作用下的等效电路及其ESD电流泄放路径。
具体实施方式
[0026] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0027] 本发明提出了一种双向衬底触发的高压ESD保护器件，因其内部结构的特殊设计及版图层次的优化，本发明实例器件既有SCR结构ESD保护器件的开启速度快、导通电阻小、二次击穿电流大的优点，同时利用其内部寄生的NPN结构，可为LDMOS器件提供高维持电压，进一步增加了器件的鲁棒性，同时还具有双向ESD保护功能，可调节关键尺寸参数，扩大本发明实例器件的应用范围。
[0028] 如图1所示，为本发明实例器件内部结构的剖面图，主要由衬底Psub 101，高压深N阱102，第一N阱103，轻掺杂的P型漂移区104，第二N阱105，第一场氧隔离区112、第二场氧隔离区113、第三场氧隔离区114、第四场氧隔离区115、第五场氧隔离区116、第六场氧隔离区117、第七场氧隔离区118和高掺杂的第一N+注入区106、第一P+注入区107、第二N+注入区108、第二P+注入区109、第三N+注入区110及第三P+注入区111，多晶硅栅119及其覆盖的栅薄氧化层120构成。
[0029] 所述衬底Psub 101上从左到右依次设有所述高压深N阱102与所述第二N阱105。
[0030] 所述高压深N阱102，在所述衬底Psub 101上的左半部分表面区域中大能量注入N型掺杂离子形成，N型杂质离子浓度在本发明实例器件的N型导电类型的版图层次中最低，由此可提高器件的耐高压击穿能力，削弱器件的表面电场，本发明实例器件推荐所述高压深N阱102的横向长度为器件总长度的0.5～0.7倍。
[0031] 所述第二N阱105，在所述衬底Psub 101上的右半部分表面区域中以低于所述高压深N阱102的注入能量(一般为中等能量)，注入N型掺杂离子形成，N型杂质离子浓度在本发明实例器件的N型导电类型的版图层次中居中，由此可以降低器件的导通电阻，提高器件的开启速度。
[0032] 所述高压深N阱102上从左到右依次设有所述第一N阱103与所述第二N+注入区108。
[0033] 所述第一N阱103，在所述高压深N阱102上的部分表面区域中注入N型掺杂离子形成，与所述第二N阱105采用同一掩膜版，注入时间、注入能量及掺杂离子的浓度完全相同。
[0034] 所述第一N阱103上从左到右依次设有所述第一场氧隔离区112、所述第一N+注入区106、所述第二场隔离区113及所述第一P+注入区107。
[0035] 所述第一P+注入区107与所述第二N+注入区108之间设有所述第三场氧隔离区114。
[0036] 所述第二N阱105上从左到右依次设有所述轻掺杂的P型漂移区104、所述第三N+注入区110、所述第五场氧隔离区116、所述第三P+注入区111和所述第六场氧隔离区117。
[0037] 所述轻掺杂的P型漂移区104，在所述第二N阱105的部分区域中小能量注入P型掺杂离子，形成一P型轻掺杂区。
[0038] 所述轻掺杂的P型漂移区104上设有所述第二P+注入区109，所述第二N+注入区108与所述第二P+注入区109之间设有所述第七场氧隔离区118、所述多晶硅栅119和所述栅薄氧化层120，所述第七场氧隔离区118左侧部分位于所述高压深N阱102的表面部分区域上，所述第七场氧隔离区118右侧部分位于所述多晶硅栅119的表面部分区域上，所述多晶硅栅119覆盖了全部的所述栅薄氧化层120，所述第七场氧隔离区118位于所述高压深N阱102上的横向长度可以根据发明实例器件的应用领域进行调节，以此灵活调节正向高压ESD保护器件的触发电压。
[0039] 所述第二P+注入区(109)与所述第三N+注入区(110)之间设有所述第四场氧隔离区(115)，所述第三N+注入区110与所述多晶硅栅119之间的距离，可根据反向高压ESD保护需求或应用领域灵活调节，由此改变反向高压ESD保护器件的触发电压。
[0040] 所述第一N+注入区106、第二N+注入区108、第三N+注入区110使用同一掩膜版，在相同的时间内，以相同的注入能量重掺杂N型杂质离子形成，N型杂质离子浓度在本发明实例器件的N型导电类型的版图层次中最高，由此可提高硅与金属层之间接触面的导电性。
[0041] 所述第一P+107注入区、第二P+109注入区、第三P+注入区111使用同一掩膜版，在相同的时间内，以相同的注入能量重掺杂P型杂质离子形成，P型杂质离子浓度在本发明实例器件的P型导电类型的版图层次中最高，由此可提高硅与金属层之间接触面的导电性。
[0042] 所述第一场氧隔离区112、所述第二场氧隔离区113、所述第三场氧隔离区114、所述第四场氧隔离区115、所述第五场氧隔离区116、所述第六场氧隔离区117及所述第七场氧隔离区118和栅薄氧化层120在本发明实例器件的表面不仅起隔离注入区的作用，还能降低器件的表面电场，有利于提高器件的栅氧抗击穿能力。
[0043] 所述第一N+注入区106、第一P+注入区107、第二N+注入区108分别与金属层1的第一金属层221、第二金属层222、第三金属层223相连接，金属层1的所述第一金属层221、所述第二金属层222、所述第三金属层223与金属层2的第四金属层228相连接，并从金属层2的所述第四金属层228引出一电极229，用作器件的阳极；所述第二P+注入区109、第三N+注入区110、第三P+注入区111分别与金属层1的第五金属层225、第六金属层226、第七金属层227相连接，金属层1的所述第五金属层225、所述第六金属层226、所述第七金属层227与金属层2的第八金属层230相连接，并从金属层2的所述第八金属层230引出一电极231，用作器件的阴极；所述多晶硅栅119通过金属层1的第九金属层224引出一电极232，用作器件的栅极。
[0044] 如图2所示，所谓正向高压ESD保护，即所述阳极接高电位，所述阴极与所述栅极相连接并接地，所谓反向高压ESD保护，即所述阳极与所述栅极相连接并接地，所述阴极接高电位。
[0045] 如图3所示，当正向高压ESD脉冲作用于器件的所述阳极，所述阴极与所述栅极相连并接地时，所述第二N+注入区108、所述第三N+注入区110、所述部分高压深N阱102分别相当于LDMOS的漏区、源区及漂移区，所述高压深N阱102与所述第二N阱105之间的衬底Psub 101的长度相当于LDMOS的沟道；可以通过拉升LDMOS结构的栅长，增大其寄生NPN管的基区宽度，以提高维持电压，且因为所述第二N阱中特别设计了所述轻掺杂的P型漂移区104、所述第二P+注入区109及所述第三P+注入区111，可以降低所述阴极电子的发射率，提高维持电压。同时在正向高压ESD脉冲作用于器件时，还能形成一条由所述第一P+注入区107、所述第一N阱103、所述高压深N阱102、所述衬底Psub 101、所述第二N阱105及所述第三N+注入区110构成的SCR电流泄放路径，可以提高器件的二次击穿电流，并降低导通电阻；由所述第一N阱103与所述第一N+注入区106之间的电阻与所述第一P+107与所述第一N阱103之间形成的PN结，可构成正反馈网络，使得Rnw上的偏置电压快速升高，从而提高器件的开启速度。由上可知，在正向高压ESD脉冲作用下，器件均是通过所述高压深N阱102与所述衬底Psub 101界面交接处的反向PN结被触发而形成多条ESD电流泄放路径，因此是一种衬底触发的高压ESD保护器件。
[0046] 如图4所示，当反向高压脉冲作用于器件，即器件所述阳极与所述栅极相连并接地，器件所述阴极接高电位时，可由所述第三N+注入区110、所述第二N阱105、所述轻掺杂的P型漂移区104、所述高压深N阱102、及所述高压深N阱102与所述第二N阱105之间的所述衬底Psub 101和所述第二N+注入区108构成一LDMOS结构，此时所述第三N+注入区110用作LDMOS的漏端，且与所述多晶硅栅119之间设有所述第二P+注入区109、所述第四场氧隔离区115，使得漏栅距离较大，可以承受高压ESD脉冲的冲击；通过拉升LDMOS结构的栅长，以提高器件的维持电压。同时在反向高压脉冲作用于器件时，可由所述第二P+注入区109、所述第三P+注入区111、所述第二N阱105、所述衬底Psub 101与所述第二N+注入区108、所述第一N+注入区106构成两条SCR结构的ESD电流泄放路径，可以提高器件的二次击穿电流，降低导通电阻。由上可知，在反向高压ESD脉冲作用下，器件均是通过所述第二N阱105与所述衬底Psub 101界面交接处的反向PN结被触发而形成多条ESD电流泄放路径，因此仍是一种衬底触发的高压ESD保护器件。
[0047] 通过拉长所述高压深N阱102与所述第二N阱105之间的所述衬底Psub 101的长度，增大其横向寄生NPN结构的基区宽度，以保证器件工作于高压ESD脉冲下，不发生基区穿通，提高维持电压。
[0048] 所述第一N阱103版图层次的增加及其N型杂质浓度居中的优化，可以降低反向ESD脉冲作用下的导通电阻、提高二次击穿电流，增加器件的鲁棒性；所述轻掺杂的P型漂移区104版图层次的增加及其P型轻掺杂杂质离子浓度的优化，可以提高正向ESD脉冲作用下的维持电压。
[0049] 该双向衬底触发的高压ESD保护器件采用0.5μm BCD工艺，所述第二N+注入区108与所述多晶硅栅119之间的所述第七场氧隔离区118的长度，或者第三N+注入区110到所述多晶硅栅119之间的长度，本发明器件实例推荐其长度为0.5～3μm，以调节器件的触发电压。
[0050] 最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
